KR101127741B1 - 마이크로일렉트로닉 장치용 전기 소자 및 그 형성 방법 - Google Patents
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Abstract
마이크로일렉트로닉 장치용 전기 소자 및 그 전기 소자의 형성 방법이 제공된다. 이러한 방법의 특정 실시예의 하나는 워크피스에 하부층을 증착하는 것과, 상기 하부층 위에 도전층을 형성하는 것을 포함한다. 이 방법은 상기 도전층 위에 유전층을 증착하여 계속될 수 있다. 하부층은 도전층 아래에 하부층이 존재하지 않을 때보다 유전층으로 하여금 더 높은 유전상수를 갖게 하는 물질이다. 예를 들면, 하부층은, 도전층 위에 유전층을 증착한 후 별도의 고온 어닐링 처리를 받을 필요없이, 다른 비정질 유전층으로 하여금 결정화되도록 필름 스택의 구조 또는 다른 성질에 영향을 줄 수 있다. 이 방법의 몇 예는, 별도의 고온 어닐링 처리를 사용하는 것을 회피하기 때문에 높은 유전 상수를 갖는 유전층을 형성하는데 매우 유용한 것으로 기대된다.
Description
본 발명은 마이크로일렉트로닉 장치용 전기 소자의 설계 및 제조에 관련된 것으로, 본 발명의 몇 예는 특히 메모리 장치용 금속-절연체-금속 커패시터에 관한 것이다.
DRAM(Dynamic Random Access Memory) 장치는 전계효과 트랜지스터와 커패시터를 갖는 메모리 셀을 갖는다. 고용량 DRAM 장치는 트렌치 커패시터 또는 스택 커패시터 등의 비평면 커패시터 구조를 일반적으로 사용한다. 비평면 커패시터 구조는 일반적으로 평면 커패시터 구조보다 더 많은 마스킹, 증착 및 에칭 처리를 필요로 하지만, 가장 고용량 DRAM 장치는 비평면 커패시터를 사용한다. 비평면 및 평면 커패시터 모두에서, MIM(metal-insulator-metal) 구조는 고집적 장치를 가능하게 하기 위해 더 높은 용량을 제공한다. 일반적인 MIM 커패시터는 유전층에 의해 분리된 정상 및 바닥 도전층을 가진다. 전극 또는 플레이트로 칭해지는 정상 및 바닥 도전층은 동일 물질 또는 다른 물질로 구성될 수 있다. MIM 커패시터를 제조하는 하나의 구성은, 유전층의 주어진 두께에 대해 커패시터에 더 많은 전하가 저장될 수 있도록 높은 절연 상수를 갖는 유전층을 제공하고 있다. MIM 커패시터를 제조하 는 다른 파라미터는 전류 누설을 완화시키거나 제거하기 위해 충분히 두꺼운 유전층을 제공하는 것이다. 일반적으로, 작은 커패시터로 하여금 비교적 큰 커패시터와 같은 양의 전하를 낮은 누설 레벨로 저장할 수 있도록 하기 위해 높은 유전 상수를 갖는 유전층을 사용하는 것이 바람직하다.
탄탈륨 옥사이드는 MIM 커패시터에 유전층을 형성하는 하나의 촉망받는 물질이다. 현존하는 커패시터에서, 루테늄의 제1 전극이 확산 영역 위에 위치하는 플러그 위에 직접 증착된다. 비정질 탄탈륨 옥사이드의 유전층은 300 ~ 450℃에서 기상 증착 처리를 사용하여 루테늄층 위에 증착된다. 비정질 탄탈륨 옥사이드는 약 18 ~ 25의 유전 상수를 갖는다. 탄탈륨 옥사이드 층의 유전 상수를 약 40 ~ 50까지 증가시키기 위해, 300℃ 위(예를 들면, 일반적으로 600 ~ 800 ℃ 사이에서)의 별도의 고온 처리를 사용하여 실질적으로 결정화된다. 그러나, 탄탈륨 옥사이드를 결정화하는 이러한 부가적인 고온 처리는 마이크로일렉트로닉 장치를 제조하는데 열처리량(thermal budget)에 영향을 줄 수 있다. 예를 들면, 필름 스택에서 비소망의 스트레스의 발생, 도펀트/임플란트의 확산, 필름의 비안정화를 방지하기 위해 고온 처리를 일반적으로 회피한다. 제조 처리에 통합되어야 하는 부가적인 시간소바 절차를 요구하기 때문에, 고온 어닐링 처리를 또한 회피한다. 그러므로, 증착된 후, 별도의 처리로 고온에서 탄탈륨 옥사이드를 어닐링하지 않고 고유전 상수를 갖는 탄탈륨 옥사이드 유전층을 형성하는 것이 바람직하다.
A. 개요
본 발명은 마이크로일렉트로닉 장치용 전기 소자 및 그 전기 소자의 형성 방법에 관한 것이다. 이러한 방법의 특징적인 실시예의 하나는 워크피스에 하부층을 증착하는 것과, 상기 하부층 위에 도전층을 형성하는 것을 포함한다. 이 방법은 상기 도전층 위에 유전층을 증착하여 계속될 수 있다. 하부층은 도전층 아래에 하부층이 존재하지 않을 때보다 유전층으로 하여금 더 높은 유전상수를 갖도록 하는 물질이다. 예를 들면, 하부층은, 도전층 위에 유전층을 증착한 후 별도의 고온 어닐링 처리를 받을 필요없이, 다른 비정질 유전층으로 하여금 결정화되도록 필름 스택의 구조 또는 다른 성질에 영향을 줄 수 있다. 이 방법의 몇 예는, 별도의 고온 어닐링 처리를 사용하는 것을 피하기 때문에 높은 유전 상수를 갖는 유전층을 형성하는데 매우 유용한 것으로 기대된다.
본 발명에 따른 방법의 다른 예는 메모리 장치용 커패시터 또는 다른 유형의 마이크로일렉트로닉 장치를 형성하는 것에 관한 것이다. 이 방법은, 커패시터 영역을 갖는 워크피스를 제공하는 것과, 상기 커패시터 영역의 적어도 일부 위에 하부층을 증착하는 것을 포함한다. 이 방법은 상기 커패시터 영역에 제1 전극을 형성하기 위해 상기 하부층 위에 제1 도전층을 형성하는 것과, 상기 제1 도전층 위의 상기 커패시터 영역에 탄탈륨 옥사이드층을 증착하는 것을 더 포함할 수 있다. 상기 하부층은 상기 제1 도전층 위의 탄탈륨 옥사이드층으로 하여금 제1 도전층 아래에 하부층이 존재하지 않을 때보다 더 높은 유전 상수를 갖게 하는 물질로 구성되거나 또는 성질을 갖는다. 본 실시예는 제2 전극을 형성하기 위해 탄탈륨 옥사이드층 위에 제2 도전층을 형성하는 것을 더 포함할 수 있다. 특정 예에서, 탄탈륨 옥사이드층이 제1 도전층 위에 증착된 후 별도의 어닐링 처리로 탄탈륨 옥사이드를 결정화하지 않고 탄탈륨 옥사이드층 위에 제2 도전층이 증착된다.
본 발명의 다른 실시예에 따르는 마이크로일렉트로닉 장치용 전기 소자를 형성하는 다른 방법은, 상기 워크피스의 일부 위에 라이너를 증착하는 것과, 상기 라이너 위에 도전층을 형성하는 것과, 상기 도전층 위에 유전층을 증착하는 것을 포함한다. 이 실시예에서, 상기 도전층 위에 유전층을 증착한 후 대략 300℃ 위의 환경에 상기 유전층을 노출하지 않고, 상기 라이너가 상기 도전층 아래에 있지 않을 때보다 상기 라이너가 상기 도전층 아래에 있을 때 상기 유전층이 더 높은 유전 상수를 갖는다.
본 발명에 따르는 방법의 또 다른 실시예는, 측벽을 포함하는 디프레션을 갖는 워크피스를 제공하는 것과, 상기 디프레션의 측벽을 적어도 부분적으로 덮도록 라이너를 증착함으로써 커패시터를 형성하는 것에 관한 것이다. 이 실시예는, 제1 전극을 형성하기 위해 상기 디프레션의 라이너 상에 제1 도전층을 형성하는 것과, 상기 제1 도전층 위의 디프레션에 탄탈륨 옥사이드층을 증착하는 것과, 제2 전극을 형성하기 위해 탄탈륨 옥사이드층 위에 제2 도전층을 형성하는 것을 포함한다. 라이너는 디프레션에 탄탈륨 옥사이드를 증착한 후, 대략 300℃ 위의 온도에서 별도의 처리로 탄탈륨 옥사이드층을 결정화하지 않고, 상기 탄탈륨 옥사이드층으로 하여금 적어도 대략 40의 유전 상수를 갖도록 하는 물질이다.
본 발명의 다른 구성은 마이크로일렉트로닉 장치용 부품 등의 장치 및 이 부품들을 포함하는 시스템에 관한 것이다. 예를 들면, 본 발명의 하나의 실시예는, 제1 면 및 제2 면을 갖는 도전성 소자와, 상기 도전성 소자의 제1 면과 접촉하는 유전층, 및 상기 도전성 소자의 제2 면의 적어도 일부와 접촉하는 라이너를 포함하는 마이크로일렉트로닉 장치용 소자에 관한 것이다. 이 라이너는 상기 유전층으로 하여금 상기 라이너가 상기 도전성 소자의 제2 면과 접촉하지 않을 때보다 더 높은 유전 상수를 갖도록 하는 물질이다. 본 실시예의 하나의 특정 예에서, 라이너는 실리케이트(예를 들면, ZrSixOy 및/또는 HfSixOy), 복합 산화물(예를 들면, HfAlxOy 및/또는 ZrAlxOy), 또는 증착된 후에 유전층을 어닐링하지 않고 유전층에 소망의 결정화 또는 다른 유전 성질을 주는 다른 적합한 물질을 포함한다. 이 예에서, 도전층은 루테늄(Ru), 루테늄 옥사이드(RuO2), 백금(Pt), 백금 로듐(PtRh), 또는 라이너에 증착될 때 유전층에 높은 유전 상수를 주는 층을 제공하는 적합한 결정 구조를 갖는 다른 적합한 금속으로 구성될 수 있다. 이 예에서, 유전층은 전도성 소자 위에 직접 증착되는 탄탈륨 옥사이드(Ta2O5)일 수 있다. 비정질 HfSixOy 또는 비정질 HfAlxOy을 포함하는 라이너, 루테늄을 포함하는 전도성 소자 및 탄탈륨 옥사이드를 포함하는 유전층을 포함하는 필름 스택에서, 고온 처리(예를 들면, 300 ℃ 위)에서 탄탈륨 옥사이드층을 어닐링하지 않고, 탄탈륨 옥사이드 유전층의 결정화에서 현저한 증가가 발생한다. 탄탈륨 옥사이드의 이러한 결정화는 라이너가 루테늄 층의 타면 위에 존재하지 않을 때와 비교하여 유전층이 더 높은 유전 상수를 가지도록 하는 것으로 기대된다.
본 발명의 특정 실시예들의 많은 구체적인 상세가 이들 실시예의 완전한 이해를 제공하기 위해 아래에 도 1~6을 참조하여 설명되어 있다. 그러나, 본 기술에서 숙련된 자는, 이들 상세한 설명 또는 추가적인 상세한 설명의 몇몇이 본 발명에 추가되지 않아도 본 발명이 실행될 수 있는 것으로 이해한다. 예를 들면, 본 발명에 따르는 방법 및 장치의 다음의 예가 DRAM 장치의 메모리 셀에 대한 커패시터의 배경에서 설명하였지만, 본 발명은 다른 유형의 장치(예를 들면, 플래시 메모리 장치 또는 높은 유전 상수를 갖는 유전층으로부터 이익을 얻는 다른 장치)에서 다른 유형의 전기 소자에 적용될 수 있다.
도 1은 본 발명의 실시예에 따르는 방법의 단계에서 마이크로일렉트로닉 워크피스의 일부를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 실시예에 따르는 방법의 최종 단계에서 도 1의 마이크로일렉트로닉 워크피스 상에 형성된 전기 소자의 단면도이다.
도 3은 본 발명의 실시예에 따르는 하부층에 대한 물질의 성질을 도시하는 그래프이다.
도 4는 본 발명의 다른 실시예에 따르는 방법의 단계에서 마이크로일렉트로닉 워크피스의 일부를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 실시예에 따르는 방법의 다음의 단계에서 도 4의 마이크로일렉트로닉 워크피스 상에 형성된 전기 소자를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 실시예에 따르는 전기 소자를 갖는 마이크로일렉트로닉 장 치를 사용하는 시스템의 개략도이다.
B. 전기 소자 및 전기 소자를 형성하는 방법의 실시예
도 1은 본 발명의 실시예에 따라서 DRAM 장치의 커패시터를 형성하는 단계에서 워크피스(10)의 일부를 도시하는 단면도이다. 이 단계에서, 워크피스(10)는 게이트 산화 영역(14)과 소스 드레인 확산 영역(22)을 갖는 기판(12)을 포함한다. 워크피스(10)는 게이트 산화 영역(14) 및/또는 확산 영역(22)과 연관된 복수의 게이트 스택(30, 31)을 더 포함한다. 게이트 스택(30, 31)은 산화층(32), 도핑된 폴리실리콘층(34), 실리사이드 영역(36), 및 절연캡(38)을 포함한다. 각 게이트 스택은 절연 측벽 스페이서(39)를 더 포함한다. 도 1에 나타낸 예에서, 게이트 스택(30)과 대응하는 확산 영역(22)은 메모리 셀에 대한 액세스 트랜지스터를 형성한다. 게이트 스택(30)의 도핑된 폴리실리콘층(34)은, 보다 구체적으로, 메모리 장치용 워드 라인이다. 워크피스(10)는 인접하는 게이트 스택(30, 31)의 쌍 사이의 도전 플러그(40), 및 인접하는 게이트 스택(30) 사이의 도전 플러그(42)를 더 포함한다.
워크피스(10)는 도전 플러그(40)가 정렬된 복수의 홀을 갖는 유전층(50)을 더 포함한다. 유전층(50)은 BPSG(borophosphosilicate glass) 또는 다른 적합한 절연 물질일 수 있다. 홀(52)은 유전층(50)을 통해 일반적으로 패터닝 및 에칭되어 도전 플러그(40)의 상면을 노출한다. 따라서 홀(52)은 유전층(50)을 통해 측벽(54)을 갖는다. 도 1에 도시된 확산 영역(22), 게이트 스택(30, 31), 플러그(40) 및 홀(52)은, 본 발명에 따라서 전기 소자가 사용될 수 있는 환경의 일 예이다. 이와 같이, 본 발명의 다른 예는 이러한 구조를 포함할 수 없다.
이 실시예에서, 커패시터를 형성하는 처음 단계는 워크피스(10)상에 하부층(60)을 증착하는 것을 포함한다. 도 1에 도시된 하부층(60)은 측벽(54), 스페이서(39) 및/또는 플러그(40)의 적어도 실질적인 부분을 덮는 라이너이다. 본 발명에 따르는 몇몇 바람직한 실시예에서, 하부층(60)은 실리케이트, 옥사이드 및/또는 다른 물질을 포함한다. 하부층(60)에 대해 적합한 실리케이트는 하프늄 실리케이트(HfSixOy) 및/또는 지르코늄 실리케이트(ZrSixOy)를 포함한다. 적합한 옥사이드는 하프늄 옥사이드, 하프늄 알루미늄 옥사이드(HfAlxOy) 및/또는 지르코늄 알루미늄 옥사이드(ZrAlxOy)를 포함한다. 하부층(60)이 하프늄 실리케이트 또는 하프늄 알루미늄 옥사이드일 때, 대략 300 ~ 450℃의 온도에서, 화학 기상 증착 또는 원자층 증착 등의 기상 증착 처리를 사용하여 일반적으로 증착된다. 아래에 보다 상세하게 설명하는 것같이, 하부층(60)이 이러한 실리케이트 또는 복합 산화물로 구성되면, 하부층(60)을 덮는 도전층위에 증착되는 탄탈륨 옥사이드 유전층에 더 높은 유전 상수를 부여한다. 그러나, 하부층(60)은 이들 화합물에 제한되지 않는다.
도 2는 대응하는 홀(52)(도 1)에 커패시터(70)를 구성한 후의 워크피스(10)를 나타내는 단면도이다. 커패시터(70)는 측벽(54)에 따르고 스페이서(39) 및/또는 플러그(40) 위에 있는 하부층(60)을 포함한다. 커패시터(70)는 하부층(60) 위의 제1 도전층(72), 제1 도전층(72) 위의 유전층(74), 유전층(74) 위의 제2 도전층(76)을 더 포함한다. 커패시터의 경우에, 유전층(74)은 일정 기간 동안 전하를 보유할 수 있는 절연 스페이서이다. 커패시터(70)는 제2 도전층(76) 위에 유전층(78)을 더 포함할 수 있다.
제1 도전층(72)은 제1 전극 또는 바닥 전극을 형성한다. 제1 도전층(72)은 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 몰리브덴(Mo), 레늄(Re), 이리듐(Ir), 탄탈륨(Ta), 티타늄(Ti), 바나듐(V), 니오브(Nb), 및 텅스텐(W), 및/또는 그 도전성 합금, 옥사이드, 서브옥사이드, 니트라이드, 서브니트라이드, 실리사이드, 실리케이트 및 카바이드를 포함할 수 있다. 특정 예에서, 제1 도전층(72)은 루테늄을 포함한다. 제2 도전층(76)은 제2 전극 또는 정상 전극이다. 제2 도전층(76)은 제2 전극 또는 정상 전극이다. 제2 도전층(76)은 루테늄(Ru), 백금(Pt), 로듐(Rh), 팔라듐(Pd), 크롬(Cr), 몰리브덴(Mo), 레늄(Re), 티타늄(Ti), 바나듐(V), 니오브(Nb), 텅스텐(W), 및 탄탈륨(Ta) 및/또는 그 도전성 합금, 옥사이드, 서브옥사이드, 니트라이드, 서브니트라이드, 실리사이드, 실리케이트 및 카바이드를 포함할 수 있다.
유전층(74)은 어닐링되지 않고 제1 도전층(72) 위에 증착되거나, 증착된 후 대략 300℃ 위의 온도에서 처리될 때 적어도 대략 40의 유전 상수를 갖는 금속을 일반적으로 포함한다. 예를 들면, 유전층(74)은 탄탈륨 옥사이드(Ta2O5)를 바람직하게 포함한다. 이러한 탄탈륨 옥사이드 유전층(74)이 대략 300 ~ 450℃에서 기상 증착 처리를 사용하여 제1 도전층(72) 위에 증착될 수 있다. 본 발명의 여러 실시예중 하나의 구성은, 하부층(60)이 제1 도전층(72) 아래에 있지 않으면, 유전층(74) 은 어닐링되지 않고 대략 40 ~ 50의 소망의 유전 상수를 통상적으로 가지지 않는 것이다. 예를 들면, 하부층(60)이 제1 도전층(72)의 반대면과 접촉하지 않고, 유전층(74)이 제1 도전층(72) 위에 증착되면 유전층(74)은 40보다 적은 유전 상수를 갖는 비정질 구조를 가질 수 있지만, 증착된 후 유전층(74)을 결정화하는 별도의 고온 처리를 사용하지 않고 하부층(60)이 제1 도전층(72)의 반대면과 접촉한 채 유전층(74)은 40 이상의 유전 상수를 갖는 결정 구조를 가질 수 있다. 이와 같이, 고유전 상수를 제공하는 것은 유전층(74)의 물질 또는 유전층(74) 자체의 증착후처리가 아니고, 오히려 유전층(74)에 고유전 상수를 주는 것은 제1 도전층(72) 및/또는 유전층(74)과 하부층(60)의 결합이다.
본 발명의 하나의 특정 예에서, 하부층(60)은 하프늄 옥사이드(HfO2), 하프늄 실리케이트(HfSixOy) 또는 하프늄 알루미늄 옥사이드(HfAlxOy)를 포함하고, 제1 도전층(72)은 루테늄(Ru)을 포함하고, 유전층(74)은 탄탈륨 옥사이드(Ta2O5)를 포함한다. 하프늄 실리케이트 또는 하프늄 알루미늄 옥사이드 하부층(60)이 존재하지 않으면, 기상 증착된 탄탈륨 옥사이드 유전층(74)은 비정질일 수 있고, 대략 18~25의 유전 상수를 갖는다. 그러나, 하프늄 실리케이트 또는 하프늄 알루미늄 옥사이드 층(60)이 루테늄 제1 도전층(72) 아래에 있으면, 탄탈륨 옥사이드 유전층(74)은 증착된 후 별도의 고온 어닐링 처리를 받지 않고, 결정화된다. 루테늄 도전층(72) 아래에 HfSixOy 또는 HfAlxOy 라이너를 사용하는 탄탈륨 옥사이드 유전층(74)의 이러한 결정화는, 하부층(60)이 존재하지 않고 루테늄 도전층 위에 증착되는 탄탈륨 옥 사이드 층에 비해, 탄탈륨 산화 유전층(74)으로 하여금 더 높은 유전 상수를 가지도록 한다. 많은 경우에, 탄탈륨 옥사이드 유전층(74)은 제1 도전층(72)이 루테늄이고, 하부층(60)이 Hf02, HfSixOy 또는 HfAlxOy일 때 별도의 어닐링 처리를 받지 않고, 대략 50의 유전 상수를 갖는다.
본 발명에 따르는 전기 소자의 몇 예에서 예상되는 장점의 하나는, 유전층(74)을 증착한 뒤에 워크피스가 별도의 어닐링 처리를 받을 필요없이, 유전층(74)이 높은 유전 상수를 갖는 것이다. 상기 설명한 것같이, 현존하는 처리들은, 탄탈륨 옥사이드를 18 ~ 25의 유전 상수를 갖는 비정질로부터 대략 50의 유전 상수를 갖는 결정체로 변경시키기 위해 탄탈륨 옥사이드층이 증착된 후, 대략 300 ~ 800 ℃ 사이의 온도에서 탄탈륨 옥사이드 유전층을 어닐링한다. 현존하는 시스템과 다르게, 본 발명의 몇 예는 제1 도전층(72) 아래에 하부층(60)을 사용함으로써 유전층(74)으로 하여금 별도의 어닐링 처리 또는 다른 고온 처리를 받을 필요없이 높은 유전 상수를 갖게 한다. 이와 같이, 본 발명의 몇 실시예들은 높은 유전 상수를 갖는 유전층을 제공하며, 결정체의 탄탈륨 옥사이드를 형성하기 위해 현재 사용되는 고온 어닐링 처리와 연관된 필름 안정성, 도펀트 확산, 및 활성화/비활성화 문제에 관한 우려를 완화시키거나 제거한다.
워크피스(10)는 워크피스 상에 메모리 셀을 완성하기 위해 더 많은 처리를 받을 수 있다. 예를 들면, 워크피스(10)는 절연층(50) 위에 증착된 다른 유전층(80) 및 커패시터(70)를 더 포함할 수 있다. 유전층(80)은 플러그(42)를 향해 아 래로 연장하는 홀(82), 홀(82)의 컨덕터(84), 및 컨덕터(84)에 접속된 전기적 도전성 비트 라인(86)를 가질 수 있다. 따라서, 전기적 도전성 비트 라인(86)은 플러그(42) 아래의 활성 영역(22)에 전기적으로 접속된다. 이 어레이 및 주변 회로는 이 분야에서 주지의 기술을 사용하여 완성된다.
도 3은 라이너의 물질이 탄탈륨 옥사이드 결정화에서 중요한 역할을 하는 것을 나타내는 지표각 입사 X-레이 회절(GIXRD) 데이터의 그래프이다. 도 3에서, 비정질 실리콘 옥사이드, 비정질 탄탈륨 옥사이드, 또는 비정질 알루미늄 옥사이드가 라이너로서 사용되면, 뒤이은 고온 처리없이 도전성 루테늄 층의 정상 위에 탄탈륨 옥사이드 층의 결정화가 관찰되지 않는다. 루테늄이 비정질 하프늄 옥사이드 라이너 위에 증착되면, 탄탈륨 옥사이드 층에 소량의 결정화만이 발생한다. 그러나, 탄탈륨 옥사이드층을 증착한 후 추가의 고온 처리없이 비정질 하프늄 실리케이트 또는 비정질 하프늄 알루미늄 옥사이드 라이너 위에 증착되면, 현저한 양의 결정화가 탄탈륨 옥사이드 층에 발생한다.
도 4는 본 발명의 다른 실시예에 따르는 워크피스(10)의 단면도이다. 워크피스(10)는 도 1, 2 및 4에서 실질적으로 유사하므로 동일한 참조부호는 이들 도면에서 동일한 소자를 나타낸다. 이 예에서, 하부층(60) 또는 라이너는 스페이서-에칭되어 수평면에서 하부층(60)의 일부를 제거한다. 그 결과, 하부층(60)은 측벽(54)을 덮고, 스페이서(39)의 일부를 덮을 수 있다. 도 5를 참조하면, 하부층(60)을 에칭한 후, 복수의 커패시터(70a) 및 다른 소자가 도 1 및 2를 참조하여 상기 서술된 처리와 유사한 방식으로 형성된다. 도 5에 도시된 커패시터(70a)의 기대되는 장점 은 도 2의 커패시터(70)에 대해 상기 서술된 것과 유사하다.
C. 시스템의 실시예
도 6은 커패시터 또는 상시 서술된 실시예에 따라서 조립된 다른 전기 소자를 포함하는 DRAM 장치(108) 포함하는 일반적인 프로세서-기반 시스템(102)을 나타내는 개략도이다. 컴퓨터 시스템과 같은 프로세서-기반 시스템(102)은, 버스(118)를 통해서 하나 이상의 입출력 장치(104, 106)와 통신하는 중앙 처리 장치(CPU)(112)를 일반적으로 포함한다. CPU(112)는 마이크로 프로세서 또는 다른 적합한 형태의 프로세서가 가능하다. 컴퓨터 시스템은 ROM(read only memory device)(110)를 또한 포함할 수 있고, 플로피 디스크 드라이브(114), 버스(118)를 통해서 CPU(112)와 통신하는 CD-ROM 드라이브(116), DVD 장치 또는 다른 주변 장치를 포함할 수 있다. DRAM 장치(108)는 도 1 ~ 5를 참조하여 상기 서술된 것같이, 하부층, 상기 하부층 위의 제1 도전층, 상기 제1 도전층 위의 유전층, 상기 유전층 위의 제2 도전층을 포함하는 적층 커패시터를 바람직하게 갖는다.
상기로부터, 본 발명의 특정 실시예가 도시의 목적으로 여기에 서술되어 있지만, 다양한 변경이 본 발명의 진의와 범위를 벗어나지 않으면 행해질 수 있다. 예를 들면, 본 발명은 상기 개시된 특정 물질에 제한되지 않고, 본 발명은 DRAM 장치 이외의 장치에 대해서 커패시터이외의 형성 소자를 포함할 수 있다. 용어 "마이크로일렉트로닉 장치"는 마이크로미캐니컬 장치, 데이터 저장 소자, 읽기/쓰기 소자 및 제조자의 다른 품목을 포함하도록 사용된다. 예를 들면, 마이크로일렉트로닉 장치는 SIMM, DRAM, 플래시 메모리, ASICS, 프로세서, 이미저, 플립 칩, 볼 그리드 어레이 칩, 및 다른 유형의 장치 또는 소자를 포함한다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 제한된다.
Claims (51)
- 마이크로일렉트로닉 장치용 전기 소자를 형성하는 방법으로서,워크피스 위에 하부층을 퇴적하는 단계;상기 하부층 위에 도전층을 형성하는 단계; 및상기 도전층 위에 유전층을 퇴적하는 단계로서, 상기 하부층은 상기 유전층으로 하여금 상기 도전층 아래에 상기 하부층이 존재하지 않을 때보다 더 높은 유전 상수를 가지도록 적어도 부분적으로 결정화되게 하고, 상기 하부층은 실리케이트를 포함하고, 상기 유전층은 탄탈륨 옥사이드(Ta2O5)를 포함하는, 단계를 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 1에 있어서,상기 하부층은 하프늄 실리케이트(HfSixOy)를 포함하고,상기 도전층은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 1에 있어서,상기 도전층은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 1에 있어서,상기 하부층은 지르코늄 실리케이트(ZrSixOy)를 포함하고,상기 도전층은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 마이크로일렉트로닉 장치용 전기 소자를 형성하는 방법으로서,워크피스 위에 하부층을 퇴적하는 단계;상기 하부층 위에 도전층을 형성하는 단계; 및상기 도전층 위에 유전층을 퇴적하는 단계로서, 상기 하부층은 상기 유전층으로 하여금 상기 도전층 아래에 상기 하부층이 존재하지 않을 때보다 더 높은 유전 상수를 가지도록 하고, 상기 하부층은 실리케이트를 포함하고, 상기 유전층은 탄탈륨 옥사이드(Ta2O5)를 포함하는, 단계를 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 5에 있어서,상기 하부층은 하프늄 실리케이트(HfSixOy)를 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 1에 있어서,상기 유전층은, 상기 유전층이 상기 도전층 위에 퇴적된 후 300℃ 위의 환경에 노출되지 않고, 40보다 큰 유전 상수를 갖는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 1에 있어서,상기 하부층 위에 형성된 도전층은 제1 도전층을 포함하고,상기 제1 도전층 위에 상기 유전층이 퇴적된 후, 별도의 처리로 유전층을 어닐링하지 않고 상기 유전층 위에 제2 도전층을 퇴적하는 단계를 더 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 1에 있어서,상기 하부층 위에 형성된 도전층은 제1 도전층을 포함하고,상기 제1 도전층 위에 상기 유전층이 퇴적된 후, 별도의 처리로 유전층을 결정화하지 않고 상기 유전층 위에 제2 도전층을 퇴적하는 단계를 더 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 청구항 9에 있어서,상기 하부층은 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy) 중 적어도 하나를 포함하고,상기 제1 도전층은 루테늄(Ru), 백금(Pt), 백금 로듐(PtRh), 백금 이리듐(PtIr), 크롬(Cr), 몰리브덴(Mo), 레늄(Re), 이리듐(Ir), 티타늄(Ti), 탄탈륨(Ta), 바나듐(V), 니오브(Nb), 텅스텐(W), 및 그 옥사이드, 니트라이드, 실리사이드, 또는 카바이드 중 적어도 하나를 포함하고,상기 제2 도전층은 백금(Pt), 백금 합금, 텅스텐 니트라이드(WNx, WN, W2N), 텅스텐(W) 및 티타늄 니트라이드(TiN)중 적어도 하나를 포함하는, 마이크로일렉트로닉 장치용 전기 소자 형성 방법.
- 마이크로일렉트로닉 장치용 커패시터를 형성하는 방법으로서,커패시터 영역을 갖는 워크피스를 제공하는 단계;상기 커패시터 영역의 적어도 일부 위에 하부층을 퇴적하며, 상기 하부층은 실리케이트를 포함하는 단계;상기 커패시터 영역에 제1 전극을 형성하기 위해 상기 하부층 위에 제1 도전층을 형성하는 단계;상기 제1 도전층 위의 상기 커패시터 영역에 유전층을 퇴적하는 단계로서, 상기 유전층은 탄탈륨 옥사이드(Ta2O5)를 포함하고, 상기 하부층은 상기 제1 도전층 위의 유전층으로 하여금, 상기 제1 도전층 아래에 하부층이 존재하지 않는 것보다 더 높은 유전 상수를 갖도록 하는, 단계; 및제2 전극을 형성하기 위해 상기 유전층 위에 제2 도전층을 형성하는 단계를 포함하는, 마이크로일렉트로닉 장치용 커패시터 형성 방법.
- 청구항 11에 있어서,상기 하부층은 하프늄 실리케이트(HfSixOy)를 포함하고,상기 제1 도전층은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 커패시터 형성 방법.
- 청구항 11에 있어서,상기 하부층은 지르코늄 실리케이트(ZrSixOy)를 포함하고,상기 제1 도전층은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 커패시터 형성 방법.
- 청구항 11에 있어서,상기 하부층은 하프늄 실리케이트(HfSixOy)를 포함하는, 마이크로일렉트로닉 장치용 커패시터 형성 방법.
- 청구항 11에 있어서,상기 유전층은, 상기 유전층이 상기 제1 도전층 위에 퇴적된 후 300℃ 위의 환경에 노출되지 않고, 40보다 큰 유전 상수를 갖는, 마이크로일렉트로닉 장치용 커패시터 형성 방법.
- 마이크로일렉트로닉 워크피스용 전기 소자를 형성하는 방법으로서,상기 워크피스의 일부 위에 라이너를 퇴적하는 단계로서, 상기 라이너는 실리케이트를 포함하는, 단계;상기 라이너 위에 도전층을 형성하는 단계: 및상기 도전층 위에 유전층을 퇴적하는 단계로서, 상기 유전층은 탄탈륨 옥사이드(Ta2O5)를 포함하고, 상기 도전층 위에 유전층을 퇴적한 후 300℃ 위의 환경에 상기 유전층을 노출하지 않고, 상기 라이너가 상기 도전층 아래에 없을 때보다 상기 라이너가 상기 도전층 아래에 있을 때 상기 유전층이 더 높은 유전 상수를 갖는, 단계를 포함하는, 마이크로일렉트로닉 워크피스용 전기 소자 형성 방법.
- 청구항 16에 있어서,상기 라이너는 하프늄 실리케이트(HfSixOy)를 포함하고,상기 도전층은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 워크피스용 전기 소자 형성 방법.
- 청구항 16에 있어서,상기 라이너는 지르코늄 실리케이트(ZrSixOy)를 포함하고,상기 도전층은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 워크피스용 전기 소자 형성 방법.
- 청구항 16에 있어서,상기 유전층은, 상기 유전층이 상기 도전층 위에 퇴적된 후 300℃ 위의 환경에 노출되지 않고, 40보다 큰 유전 상수를 갖는, 마이크로일렉트로닉 워크피스용 전기 소자 형성 방법.
- 마이크로일렉트로닉 워크피스에 커패시터를 형성하는 방법으로서,측벽이 있는 디프레션을 갖는 워크피스를 제공하는 단계;상기 디프레션의 측벽을 적어도 부분적으로 덮도록 라이너를 퇴적하는 단계로서, 상기 라이너는 하프늄 실리케이트(HfSixOy), 하프늄 알루미늄 옥사이드(HfAlxOy), 지르코늄 실리케이트(ZrSixOy) 및 지르코늄 알루미늄 옥사이드(ZrAlxOy) 중 적어도 하나를 포함하는, 단계;제1 전극을 형성하기 위해 상기 디프레션의 라이너 상에 제1 도전층을 형성하는 단계로서, 상기 제1 도전층은 루테늄(Ru)을 포함하는, 단계;상기 제1 도전층 위의 디프레션에 유전층을 퇴적하는 단계로서, 300℃ 위의 온도에서 별도의 처리로 상기 유전층을 가열하지 않고, 상기 라이너는 상기 유전층으로 하여금 적어도 40의 유전 상수를 갖도록 적어도 부분적으로 결정화되게 하는, 단계; 및제2 전극을 형성하기 위해 상기 유전층 위에 제2 도전층을 형성하는 단계를 포함하는, 마이크로일렉트로닉 워크피스에 커패시터를 형성하는 방법.
- 청구항 20에 있어서,상기 유전층은 탄탈륨 옥사이드(Ta2O5)를 포함하는, 마이크로일렉트로닉 워크피스에 커패시터를 형성하는 방법.
- 청구항 20에 있어서,상기 유전층은, 상기 유전층이 상기 제1 도전층 위에 퇴적된 후 300℃ 위의 환경에 노출되지 않고, 50의 유전 상수를 갖는, 마이크로일렉트로닉 워크피스에 커패시터를 형성하는 방법.
- 마이크로일렉트로닉 장치용 소자로서,제1 면 및 상기 제1 면과 반대편의 제2 면을 갖는 전기적 도전성 소자;상기 전기적 도전성 소자의 제1 면과 접촉하며, 탄탈륨 옥사이드(Ta2O5)를 포함하는 유전층; 및상기 전기적 도전성 소자의 제2 면의 적어도 일부와 접촉하는 라이너로서, 상기 라이너는 실리케이트를 포함하며, 상기 유전층으로 하여금 상기 라이너가 상기 도전성 소자의 제2 면과 접촉하지 않을 때보다 더 높은 유전 상수를 갖게 하는 라이너를 포함하는 마이크로일렉트로닉 장치용 소자.
- 청구항 23에 있어서,상기 라이너는 하프늄 실리케이트(HfSixOy)를 포함하고,상기 도전성 소자는 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 소자.
- 청구항 23에 있어서,상기 라이너는 지르코늄 실리케이트(ZrSixOy)를 포함하고,상기 도전성 소자는 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 소자.
- 청구항 23에 있어서,상기 라이너는 하프늄 실리케이트(HfSixOy)를 포함하는, 마이크로일렉트로닉 장치용 소자.
- 청구항 23에 있어서,상기 유전층은, 상기 유전층이 상기 도전성 소자 위에 퇴적된 후 300℃ 위의 환경에 노출되지 않고, 40보다 큰 유전 상수를 갖는, 마이크로일렉트로닉 장치용 소자.
- 청구항 23에 있어서,상기 라이너는 하프늄 실리케이트(HfSixOy) 및 지르코늄 실리케이트(ZrSixOy) 중 적어도 하나를 포함하고,상기 도전성 소자는 루테늄(Ru), 백금(Pt), 백금 로듐(PtRh), 백금 이리듐(PtIr), 크롬(Cr), 몰리브덴(Mo), 레늄(Re), 이리듐(Ir), 티타늄(Ti), 탄탈륨(Ta), 바나듐(V), 니오브(Nb), 텅스텐(W), 및 그 옥사이드, 니트라이드, 실리사이드, 또는 카바이드중 적어도 하나를 포함하는, 마이크로일렉트로닉 장치용 소자.
- 마이크로일렉트로닉 장치용 커패시터로서,실리케이트를 포함하는 라이너;상기 라이너와 접촉하는 제1 전극;상기 제1 전극과 접촉하는 제1 면, 상기 제1 면과 반대편의 제2 면을 갖는 유전 스페이서로서, 상기 유전 스페이서는 탄탈륨 옥사이드(Ta2O5)를 포함하고, 상기 라이너는 상기 유전 스페이서로 하여금 상기 라이너가 상기 제1 전극과 접촉하지 않을 때보다 더 높은 유전 상수를 갖게 하는 유전 스페이서; 및상기 유전 스페이서의 제2 면과 접촉하는 제2 전극을 포함하는 마이크로일렉트로닉 장치용 커패시터.
- 청구항 29에 있어서,상기 라이너는 하프늄 실리케이트(HfSixOy)를 포함하고,상기 제1 전극은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 커패시터.
- 청구항 29에 있어서,상기 라이너는 지르코늄 실리케이트(ZrSixOy)를 포함하고,상기 제1 전극은 루테늄(Ru)을 포함하는, 마이크로일렉트로닉 장치용 커패시터.
- 청구항 29에 있어서,상기 라이너는 하프늄 실리케이트(HfSixOy)를 포함하는, 마이크로일렉트로닉 장치용 커패시터.
- 청구항 29에 있어서,상기 유전 스페이서는, 상기 유전 스페이서가 상기 제1 전극 위에 퇴적된 후 300℃ 위의 환경에 노출되지 않고, 40보다 큰 유전 상수를 갖는, 마이크로일렉트로닉 장치용 커패시터.
- 청구항 29에 있어서,상기 라이너는 하프늄 실리케이트(HfSixOy) 및 지르코늄 실리케이트(ZrSixOy) 중 적어도 하나를 포함하고,상기 제1 전극은 루테늄(Ru), 백금(Pt), 백금 로듐(PtRh), 백금 이리듐(PtIr), 크롬(Cr), 몰리브덴(Mo), 레늄(Re), 이리듐(Ir), 티타늄(Ti), 탄탈륨(Ta), 바나듐(V), 니오브(Nb), 텅스텐(W), 및 그 옥사이드, 니트라이드, 실리사이드, 또는 카바이드중 적어도 하나를 포함하는, 마이크로일렉트로닉 장치용 커패시터.
- 프로세서; 및상기 프로세서에 동작가능하게 결합된 메모리 장치로서, 상기 메모리 장치는 커패시터 구조를 포함하고, 상기 커패시터 구조는, 실리케이트를 포함하는 라이너, 상기 라이너와 접촉하는 제1 전극, 상기 제1 전극과 접촉하는 제1 면 및 상기 제1 면과 반대편의 제2 면을 갖는 유전 스페이서, 및 상기 유전 스페이서의 제2 면과 접촉하는 제2 전극을 구비하고, 상기 유전 스페이서는 탄탈륨 옥사이드(Ta2O5)를 포함하고, 상기 라이너는 상기 유전 스페이서로 하여금 상기 라이너가 상기 제1 전극과 접촉하지 않을 때보다 더 높은 유전 상수를 갖게 하는, 메모리 장치를 포함하는, 시스템.
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