KR100771543B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR100771543B1
KR100771543B1 KR1020060058938A KR20060058938A KR100771543B1 KR 100771543 B1 KR100771543 B1 KR 100771543B1 KR 1020060058938 A KR1020060058938 A KR 1020060058938A KR 20060058938 A KR20060058938 A KR 20060058938A KR 100771543 B1 KR100771543 B1 KR 100771543B1
Authority
KR
South Korea
Prior art keywords
film
zro
forming
zircon oxide
storage node
Prior art date
Application number
KR1020060058938A
Other languages
English (en)
Inventor
이금범
이은아
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060058938A priority Critical patent/KR100771543B1/ko
Application granted granted Critical
Publication of KR100771543B1 publication Critical patent/KR100771543B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 소자의 캐패시터 형성방법은, 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 실린더 형태의 스토리지노드 전극을 형성하는 단계; 실린더 형태의 스토리지노드 전극 위에 제1 지르콘옥사이드(ZrO2)막을 형성하는 단계; 제1 지르콘옥사이드(ZrO2)막상에 경화성 물질을 도포하여 실린더 형태의 스토리지노드 전극을 고정시키는 지지층을 형성하는 단계; 열처리를 진행하여 제1 지르콘옥사이드(ZrO2)막을 결정화시키는 단계; 지지층을 제거하는 단계; 결정화된 제1 지르콘옥사이드(ZrO2)막 위에 알루미나(Al2O3)막을 형성하는 단계; 알루미나(Al2O3)막 위에 제2 지르콘옥사이드(ZrO2)막을 형성하는 단계; 및 제2 지르콘옥사이드(ZrO2)막 위에 플레이트 전극을 형성하는 단계를 포함한다.
스토리지노드 전극, 지지층, 결정화

Description

반도체 소자의 캐패시터 형성방법{Method for fabricating capacitor in semiconductor device}
도 1 내지 도 10은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 118 : 스토리지노드 전극
120 : 제1 지르콘옥사이드막 122 : 지지층
124 : 알루미나막 126 : 제2 지르콘옥사이드막
130 : 플레이트전극
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 셀 크기가 감소되어 충분한 정전용량(Cs)을 갖는 캐패시터를 형성하기가 어려워지고 있으며 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램(DRAM) 소자는 칩에서 많은 면적을 차지하는 캐 패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 된다. 이에 따라 정전용량을 확보하는 방법으로 종래의 캐패시터 물질을 이용하면서 캐패시터의 표면적을 넓히는 방법, 예를 들어 캐패시터의 높이를 높이는 방법을 이용하여 왔다. 그러나 캐패시터의 높이를 증가시키면, 높이 증가에 따른 단차에 의해 공정 마진이 급속히 감소하여 후속 공정이 어려워지고, 정전용량 확보가 어려워지는 문제가 있었다.
정전용량을 증가시키는 다른 방법으로 유전상수(k)가 높은 물질을 유전체막에 적용하는 방법이 있다. 그런데 이러한 높은 유전상수를 갖는 물질은 결정화 온도가 낮아 고온의 열에 의한 과도한 열 부담(Thermal budget)이 가해지는 경우, 유전체막을 증착하는 도중에 결정화(crystallization)가 진행되어 누설전류 특성이 열화되는 문제가 발생할 수 있다.
따라서 높은 유전상수를 갖는 물질을 단일막으로 이용하지 않고, 비결정성이 높아 누설전류가 작은 알루미나(Al2O3)막을 적층하여 다층(multi-layer) 구조로 이루어진 유전체막을 이용하고 있다. 이러한 알루미나막(Al2O3)을 유전체막에 적용할 경우, 증착 온도를 높여서 알루미나막(Al2O3) 하부에 배치된 유전체막의 결정화를 돕고 있다. 그런데 증착 온도를 높이면, 유전체막의 결정화에 의해 체적(volume)이 증가하게 되면서 실린더(cylinder) 타입의 캐패시터의 경우, 실린더가 기울어지는(leaning) 현상이 발생할 수 있다. 이와 같이 실린더가 기울어지게 되면, 인접하는 스토리지노드 전극과 브릿지(bridge)로 인한 불량이 발생할 수 있다.
이에 따라 알루미나(Al2O3)막 증착시 온도를 감소시키게 되면, 유전체막의 결정화가 미미하게 발생하게 되고, 유전체막의 유전상수 상승효과를 기대할 수 없다. 따라서 유전체막의 결정화를 안정적으로 진행하여 캐패시터의 열안정성을 높이고, 실린더가 기울어지는 현상을 개선함에 따라 소자의 특성을 향상시킬 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 유전체막의 결정화를 안정적으로 진행하여 캐패시터의 열안정성을 높이고, 실린더가 기울어지는 현상을 개선함에 따라 소자의 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 실린더 형태의 스토리지노드 전극을 형성하는 단계; 상기 실린더 형태의 스토리지노드 전극 위에 제1 지르콘옥사이드(ZrO2)막을 형성하는 단계; 상기 제1 지르콘옥사이드(ZrO2)막상에 경화성 물질을 도포하여 상기 실린더 형태의 스토리지노드 전극을 고정시키는 지지층을 형성하는 단계; 열처리를 진행하여 상기 제1 지르콘옥사이드(ZrO2)막을 결정화시키는 단계; 상기 지지층을 제거하는 단계; 상기 결정화된 제1 지르콘옥사이드(ZrO2)막 위에 알루미나(Al2O3)막을 형성하는 단계; 상기 알루미나(Al2O3)막 위에 제2 지르콘옥사이드(ZrO2)막을 형성하는 단계; 및 상기 제2 지르콘옥사이드(ZrO2)막 위에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 전극은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성되는 것이 바람직하다.
상기 지지층은 폴리이미드계열의 화합물로 형성할 수 있다.
상기 열처리는, 350-500℃의 온도에서 급속열처리(RTA)로 진행할 수 있고, 또는 퍼니스에서 10분 이하로 진행할 수 있다.
상기 지지층은, 황산(H2SO4)을 포함하는 식각용액을 이용하여 제거하는 것이 바람직하다.
상기 제1 지르콘옥사이드(ZrO2)와 제2 지르콘옥사이드(ZrO2)의 두께는 2:1의 비율로 형성하는 것이 바람직하다.
상기 제1 지르콘옥사이드(ZrO2)를 형성하는 단계 내지 제2 지르콘옥사이드(ZrO2)을 형성하는 단계는 엑스-시츄(ex-situ)로 진행하는 것이 바람직하다.
상기 지르콘옥사이드(ZrO2)는 200-300℃의 온도에서 원자층 증착법(ALD)을 이용하여 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 10은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 1 내지 도 6은 반도체 기판의 층간절연막 상에 실린더 형태의 스토리지노드 전극을 형성하는 단계를 설명하기 위해 나타내보인 도면들이다.
먼저 도 1을 참조하면, 트랜지스터 및 비트라인 등의 하부구조물(미도시함)이 형성되어 있는 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 그리고 층간절연막(102) 내에 반도체 기판(100)의 소정 표면이 노출되는 컨택홀(미도시)을 형성하고, 컨택홀 내부를 도전성 물질, 예를 들어 다결정 실리콘(poly-Si)으로 매립한 후, 에치백(etchback)을 진행하여 컨택홀을 분리시켜 하부구조물과 이후 형성하는 캐패시터와 연결되는 컨택플러그(104)를 형성한다.
다음에 컨택플러그(104) 위에 실리콘질화막(Si3N4)(106)을 화학 기상 증착법(CVD; Chemical Vapor Deposition)을 이용하여 형성한다. 여기서 실리콘질화막(106)은 이후 스토리지노드용 컨택홀을 형성하는 과정에서 식각이 하부까지 과도하게 진행하는 것을 방지하는 식각정지막 역할을 한다.
도 2를 참조하면, 실리콘질화막(106) 위에 스토리지노드 절연막(108)을 캐패시터가 형성될 높이, 예를 들어 약 16000Å의 높이로 적층한다. 여기서 스토리지노드 절연막(108)은 화학 기상 증착법을 이용하여 PETEOS(Plasma Enhanced TEOS) 산 화막의 단일층으로 형성하거나 PSG(Phosphorus Silicate Glass) 산화막과 TEOS산화막의 이중층으로 형성할 수 있다. 이때, PSG막은 대략 2000Å의 높이로 형성하고, TEOS산화막은 대략 14000Å의 높이로 형성할 수 있다.
계속해서 스토리지노드 절연막(108) 위에 하드마스크막을 도포 및 패터닝하여 이후 스토리지노드 컨택홀을 형성하기 위한 식각 과정에서 식각 마스크로 이용될 하드마스크막패턴(110)을 형성한다. 여기서 하드마스크막패턴(110)은 폴리실리콘막으로 5000Å 이상의 두께로 형성할 수 있다.
도 3을 참조하면, 하드마스크막패턴(110)을 마스크로 식각공정을 진행하여 스토리지노드 절연막(108)을 소정깊이, 예를 들어 실리콘질화막(106)이 노출될 때까지 제거하여 스토리지노드 콘택홀(112)을 형성한다. 다음에 스토리지노드 콘택홀(112) 하부의 실리콘질화막(106)도 제거하여 컨택플러그(104)를 노출시킨다. 계속해서 노출된 컨택플러그(104) 상에 형성된 자연 산화막과 같은 불순물을 제거하기 위해 세정을 실시한다. 이때, 컨택플러그(104)가 수Å 가량 식각될 수 있다.
도 4를 참조하면, 스토리지노드 콘택홀(112)상에 스토리지노드용 금속막(114)으로 티타늄나이트라이드막/티타늄막(TiN/Ti)을 화학기상증착법을 이용하여 증착한다. 여기서 티타늄나이트라이드막은 150-300Å 두께로 증착한다. 여기서 티타늄나이트라이드막은 통상적으로 증착하는 두께보다 상대적으로 낮은 두께, 예를 들어 150Å의 두께로 증착하여도 기울어지는(leaning) 현상을 억제할 수 있다. 이에 따라 공정 마진을 향상시킬 수 있다. 이때, 스토리지노드용 금속막(114)은 텅스텐질화막(WN), 탄탈륨질화막(TaN), 플래티나(Pt), 루테늄(Ru) 또는 비정질 실리 콘(a-Si)을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성할 수 있다.
계속해서 노출된 컨택플러그(104)와 인접하는 스토리지노드용 금속막(114)의 일부를 금속 실리사이드막(116)으로 형성한다.
구체적으로, 컨택플러그(104) 상에 형성된 스토리지노드용 금속막(114), 예컨대 티타늄나이트라이드막 및 티타늄막(TiN/Ti)상에 열처리를 진행한다. 그러면 티타늄막과 노출된 컨택플러그(104)의 다결정 실리콘(Poly-Si)이 반응하여 컨택플러그(104)와 인접한 스토리지노드용 금속막(114)의 일부분 및 컨택플러그(104)의 일부분이 금속 실리사이드막(116), 예를 들어 티타늄실리사이드막(TiSix)으로 형성된다. 여기서 금속 실리사이드막(116)은 후속 공정에서 형성되는 스토리지노드 전극과 컨택플러그(104)와의 접촉 저항을 감소시키는 역할을 한다.
도 5를 참조하면, 스토리지노드용 금속막(114)에 대한 에치백(etch back)을 수행하여 스토리지노드용 절연막(108) 상부의 스토리지노드용 금속막을 제거한다. 그러면 도시된 바와 같이, 노드 분리된 스토리지노드 전극(118)이 만들어진다. 여기서 스토리지노드 전극(118)은 티타늄실리사이드(TiSix)막 및 티타늄나이트라이드(TiN)막 패턴을 포함하며 이루어지며, 노드 분리는 화학적기계적연마(CMP; Chemical Mechanical Polishing)공정을 이용하여 수행할 수도 있다.
도 6을 참조하면, 실린더 형태(cylinder-type)의 스토리지노드 전극(118)을 형성하기 위해 스토리지노드 절연막(108)을 습식식각용액을 이용하여 제거한다. 이때, 스토리지노드 절연막(108)은 습식식각용액에 딥-아웃(dip-out)하여 산화물을 완전히 제거하는 것이 바람직하다.
도 7을 참조하면, 실린더 형태의 스토리지노드 전극(118) 위에 제1 지르콘옥사이드(ZrO2)막(120)을 형성한다. 여기서 제1 지르콘옥사이드(ZrO2)막(120)은 200-300℃의 온도에서 원자층 증착법(ALD; Atomic Layer Deposition)을 이용하여 대략 60Å 이상의 두께로 형성할 수 있다. 이때, 제1 지르콘옥사이드(ZrO2)막(120)은 통상적인 증착 온도보다 상대적으로 낮은 온도, 예컨대 200℃의 온도에서 증착을 진행하더라도 후속 열처리에 의해 공정 마진을 향상할 수 있다. 이에 따라 스텝 커버리지(step coverage)를 종횡비 12:1 이상에서 95% 이상 확보할 수 있다.
도 8을 참조하면, 제1 지르콘옥사이드(ZrO2)막(120) 상에 실린더 형태의 스토리지노드 전극(118)이 쓰러지지 않도록 고정시키는 지지층(122)을 형성한다.
구체적으로, 실린더 형태의 스토리지노드 전극(118) 위에 형성된 제1 지르콘산화(ZrO2)막(120)이 모두 매립되도록 열에 의해 굳어지는 경화성 물질을 도포한다. 이러한 경화성 물질은 폴리이미드계열의 화합물을 포함할 수 있으며, 본 발명의 실시예에서는 고온용 포토레지스트(photoresist)를 이용하기로 한다.
다음에 상기 지지층(120)을 포함하는 반도체 기판(100)에 열처리를 수행하여 제1 지르콘옥사이드(ZrO2)막(120)을 결정화시킨다. 여기서 제1 지르콘옥사이드(ZrO2)막(120)을 결정화시키기 위해 진행하는 열처리는 급속 열처리(RTA; Rapid Thermal Anneal)를 수행한다. 이때, 열처리는 반도체 기판(100)을 퍼니스(furnace)에 로딩한 다음 적정 온도, 예를 들어 350-500℃의 온도에서 대략 10분 이하로 진 행할 수도 있다.
이와 같이 미리 스토리지노드 전극(118)을 고정시키는 지지층(122)을 형성한 다음 열처리를 통해 제1 지르콘옥사이드(ZrO2)막(120)의 결정화를 진행하게 되면, 이후 알루미나(Al2O3)막을 증착하는 과정에서 열을 가하더라도 제1 지르콘옥사이드(ZrO2)막(120)은 이미 결정화 되어 있으므로 과다하게 결정이 성장하는 것을 방지하여 제1 지르콘옥사이드(ZrO2)막(120)의 체적이 증가하는 것을 방지할 수 있다. 이에 따라 제1 지르콘옥사이드(ZrO2)막(120)의 체적 증가에 의한 스토리지노드 전극(118)이 기울어지는(leaning) 현상을 방지할 수 있다.
다음에 지지층(122)을 제거한다. 여기서 지지층(122)은 황산(H2SO4)을 포함하는 용액을 이용하여 제거하는 것이 바람직하다.
도 9를 참조하면, 결정화된 제1 지르콘옥사이드(ZrO2)막(120) 위에 알루미나(Al2O3)막(124)을 형성한다. 여기서 알루미나(Al2O3)막(124)은 원자층 증착방법(ALD; Atomic layer deposition)을 이용하여 400-500℃의 온도에서 6-10Å의 두께로 형성할 수 있다. 알루미나(Al2O3)막(124)은 미리 결정화 되어 있는 제1 지르콘옥사이드(ZrO2)막(124)의 결정화를 돕고, 유전율을 향상시키는 역할을 한다. 이러한 알루미나(Al2O3)막(124)을 증착하는 과정에서 열을 가하더라도 제1 지르콘옥사이드(ZrO2)막(120)은 이미 결정화 되어 있으므로 과다하게 결정이 성장하는 것을 방지 하여 제1 지르콘옥사이드(ZrO2)막(120)의 체적이 증가하는 것을 방지한다. 또한, 이미 제1 지르콘옥사이드(ZrO2)막(120)은 상(phase) 변화가 진행된 상태이므로 결정화가 과다하게 진행하지 않아 스토리지노드 전극(118)이 기울어지는(leaning) 현상을 방지할 수 있다.
도 10을 참조하면, 알루미나(Al2O3)막(124) 위에 제2 지르콘옥사이드(ZrO2)막(126)을 형성하여 제1 지르콘옥사이드막/알루미나막/제2 지르콘옥사이드막(ZrO2/Al2O3,ZrO2, 120, 124, 126)의 삼중층의 적층된 구조로 이루어지는 유전체막(128)을 형성한다. 여기서 제2 지르콘옥사이드(ZrO2)막(126)은 200-300℃의 온도에서 원자층 증착법(ALD)을 이용하여 대략 60Å 이상의 두께로 형성할 수 있다. 이때, 삼중층의 적층된 구조로 이루어지는 유전체막(128)을 형성하는 과정은 엑스-시츄(ex-situ)로 이루어질 수 있다. 또한, 제1 지르콘옥사이드(ZrO2)막(120)과 제2 지르콘옥사이드(ZrO2)막(126)을 종래의 1:1에서 2:1의 비율로 증착함으로써 하부에 위치하는 제1 지르콘옥사이드(ZrO2)막(120)의 결정화 효과를 극대화할 수 있다.
다음에 제2 지르콘옥사이드(ZrO2)막(126)를 포함하는 유전체막(128) 위에 플레이트 전극(130)으로 티타늄나이트라이드(TiN)막을 증착한다. 여기서 티타늄나이트라이드막은 500℃ 이상의 온도에서 화학기상증착법(CVD)을 이용하여 대략 300Å 이상의 두께로 증착한다. 이때, 플레이트 전극(130)은 텅스텐질화막(WN), 탄탈륨질화막(TaN), 플래티나(Pt), 루테늄(Ru) 또는 비정질 실리콘(a-Si)을 포함하는 그룹 에서 선택되는 어느 하나를 이용하여 형성할 수 있다.
이와 같이, 본 발명에 따른 실린더 타입의 캐패시터를 형성하는데 있어서, 스토리지노드 전극 위에 제1 지르콘옥사이드(ZrO2)막을 형성하고, 열에 의해 굳어지는 경화성 물질을 이용한 지지층을 이용하여 스토리지노드 전극을 고정시킨다. 이러한 상태에서 제1 지르콘옥사이드(ZrO2)막에 결정화를 진행하면, 이후 제1 지르콘옥사이드(ZrO2)막이 과다하게 결정이 성장하는 것을 방지하여 체적이 증가하는 것을 방지할 수 있다. 이에 따라 스토리지노드 전극이 기울어지는 현상을 방지할 수 있고, 누설전류를 감소시켜 소자의 특성을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 캐패시터 형성방법에 의하면, 스토리지노드 전극을 고정하는 지지층을 이용함으로써 유전체막의 결정화 과정에서 과다하게 결정이 성장하여 체적이 증가하는 것을 방지할 수 있다. 따라서 체적이 증가하면서 스토리지노드 전극이 기울어져 인접하는 스토리지노드 전극과 브릿지가 발생하는 것을 억제하여 소자의 특성을 향상시킬 수 있다.

Claims (9)

  1. 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 실린더 형태의 스토리지노드 전극을 형성하는 단계;
    상기 실린더 형태의 스토리지노드 전극 위에 제1 지르콘옥사이드(ZrO2)막을 형성하는 단계;
    상기 제1 지르콘옥사이드(ZrO2)막상에 경화성 물질을 도포하여 상기 실린더 형태의 스토리지노드 전극을 고정시키는 지지층을 형성하는 단계;
    열처리를 진행하여 상기 제1 지르콘옥사이드(ZrO2)막을 결정화시키는 단계;
    상기 지지층을 제거하는 단계;
    상기 결정화된 제1 지르콘옥사이드(ZrO2)막 위에 알루미나(Al2O3)막을 형성하는 단계;
    상기 알루미나(Al2O3)막 위에 제2 지르콘옥사이드(ZrO2)막을 형성하는 단계; 및
    상기 제2 지르콘옥사이드(ZrO2)막 위에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 전극은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항에 있어서,
    상기 지지층은 폴리이미드계열의 화합물로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제1항에 있어서,
    상기 열처리는, 350-500℃의 온도에서 급속열처리(RTA)로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제1항에 있어서,
    상기 열처리는, 퍼니스에서 10분 이하로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제1항에 있어서,
    상기 지지층은, 황산(H2SO4)을 포함하는 식각용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제1항에 있어서,
    상기 제1 지르콘옥사이드(ZrO2)와 제2 지르콘옥사이드(ZrO2)의 두께는 2:1의 비율로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제1항에 있어서,
    상기 제1 지르콘옥사이드(ZrO2)를 형성하는 단계 내지 제2 지르콘옥사이드(ZrO2)을 형성하는 단계는 엑스-시츄(ex-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제1항에 있어서,
    상기 제1 및 제2 지르콘옥사이드(ZrO2)는 200-300℃의 온도에서 원자층 증착법(ALD)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
KR1020060058938A 2006-06-28 2006-06-28 반도체 소자의 캐패시터 형성방법 KR100771543B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060058938A KR100771543B1 (ko) 2006-06-28 2006-06-28 반도체 소자의 캐패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058938A KR100771543B1 (ko) 2006-06-28 2006-06-28 반도체 소자의 캐패시터 형성방법

Publications (1)

Publication Number Publication Date
KR100771543B1 true KR100771543B1 (ko) 2007-10-30

Family

ID=38816338

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060058938A KR100771543B1 (ko) 2006-06-28 2006-06-28 반도체 소자의 캐패시터 형성방법

Country Status (1)

Country Link
KR (1) KR100771543B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050000896A (ko) * 2003-06-25 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100640654B1 (ko) 2005-07-16 2006-11-01 삼성전자주식회사 ＺｒＯ2 박막 형성 방법 및 이를 포함하는 반도체 메모리소자의 커패시터 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050000896A (ko) * 2003-06-25 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100640654B1 (ko) 2005-07-16 2006-11-01 삼성전자주식회사 ＺｒＯ2 박막 형성 방법 및 이를 포함하는 반도체 메모리소자의 커패시터 제조 방법

Similar Documents

Publication Publication Date Title
US7682924B2 (en) Methods of forming a plurality of capacitors
KR101127741B1 (ko) 마이크로일렉트로닉 장치용 전기 소자 및 그 형성 방법
US20090004808A1 (en) Method for fabricating semiconductor device
US7732851B2 (en) Method for fabricating a three-dimensional capacitor
KR100979244B1 (ko) 반도체 소자의 캐패시터 형성방법
US6762110B1 (en) Method of manufacturing semiconductor device having capacitor
US6656784B2 (en) Method for fabricating capacitors
US6649465B2 (en) Process for manufacturing a semiconductor memory device including a memory cell selecting transistor and a capacitor with metal electrodes
JP2002134715A (ja) 半導体集積回路装置およびその製造方法
JP4771589B2 (ja) 半導体素子のキャパシタ製造方法
KR100771543B1 (ko) 반도체 소자의 캐패시터 형성방법
JP2004247333A (ja) 半導体装置の製造装置、半導体装置の製造方法、および半導体装置
KR100677765B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100633330B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100811255B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100296914B1 (ko) 반도체 메모리 소자의 캐패시터 제조 방법_
US6808977B2 (en) Method of manufacturing semiconductor device
KR100587088B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20080114403A (ko) 반도체소자의 캐패시터 형성방법
KR101060763B1 (ko) 반도체 장치의 강유전체 캐패시터 제조방법
KR100423534B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100881737B1 (ko) 반도체 장치의 캐패시터 및 그 제조방법
KR20010106713A (ko) 캐패시터 제조 방법
KR100846368B1 (ko) 메모리 소자 및 그 제조 방법
KR100598985B1 (ko) 반도체 장치의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee