KR100423534B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000003990 capacitor Substances 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000010408 film Substances 0.000 claims abstract description 65
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910003071 TaON Inorganic materials 0.000 claims abstract description 41
- 239000010409 thin film Substances 0.000 claims abstract description 25
- 238000003860 storage Methods 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 239000012495 reaction gas Substances 0.000 claims 1
- 238000000427 thin-film deposition Methods 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 하부 전극으로 낮은 온도에서 불순물이 거의 없고 ULSI 공정 및 다층 배선 공정에 적합한 스텝 커버리지와 필름의 균일도를 지닌 TiN막을 TaON 베리어 형성후 ALD 방식으로 증착한 후 TaON막 상부의 TiN막을 제거하여 ALD TiN 하부 전극 구조의 컨케이브 구조의 캐패시터를 형성함으로써, TaON막과 TiN, 스토리지노드 산화막 간의 에칭 선택비가 우수하여 TaON 박막만을 베리어로 스토리지노드 산화막과 TiN막을 효과적으로 제거할 수 있어 첩점 발생을 방지하고 기존의 CMP 공정이 추가된 공정에 비해 공정을 단순화할 수 있는 이점이 있다.
Description
본 발명은 스토리지노드산화막 상부에 TaON 박막을 증착한 후 감광막 패턴을 이용하여 TaON 박막을 패터닝하여 TaON 박막 패턴을 마스크로 스토리지노드 산화막을 건식식각한 다음 ALD TiN막을 증착한 후 에치백 공정으로 셀 상부의 TiN막을 노출시키고 블랭킷 식각하여 TaON막 상부의 TiN막을 제거해 컨케이브 구조의 캐패시터를 형성하는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어감에 따라 캐패시터가 차지하는 면적 또한 줄어들고 있는 추세이다. 캐패시터의 면적이 줄어들고 있음에도 불구하고 소자의 동작에 필요한 캐패시터의 정전 용량은 확보되어야 한다.
최근 캐패시터 형성시 CMP 공정으로 캐패시터를 형성하는 공정이 주류를 이루고 있으나 하부 전극을 폴리로 형성한 후, CMP 공정을 진행하면 페리 영역의 폴 리가 완전히 제거되지 않아 페리 오픈 마스크를 형성하여 페리 영역의 폴리를 따로 제거하는 단계를 진행해야한다.
그러나, 이러한 방법은 공정 단계를 추가해야하고 상대적으로 장비 가격이 비싼 CMP 공정을 진행해야하기 때문에 생산 단가가 2중으로 증가되는 문제점이 있었다.
이러한 문제를 개선하기 위해 스토리지노드 산화막을 증착한 후 스토리지노드를 식각한 다음 스토리지노드 폴리를 증착하고 셀 상부 부위의 폴리만을 노출시키기 위해 포토레지스트를 채운후 에치백 공정을 진행하고 노출된 폴리를 에치백해서 셀간 단락을 시킨다.
이러한, 공정은 에치백 공정이 여러 단계로 진행되기 때문에 충분한 두께의 식각을 위해 오버 에치가 진행되는 동안 스토리지노드 산화막이 필요 이상으로 식각되어 캐패시터의 높이가 낮아져 캐패시턴스가 적어지고 하부 전극인 스토리지노드 폴리의 상부부근에 에치백 공정시 첩점이 발생하여 캐패시터의 누설 전류를 증가시킨다.
또한, 높은 캐패시턴스를 확보하기 위해 캐패시터의 높이를 높일수록 단차에 의한 스텝 커버리지 및 필름의 균일도가 저하되어 결국 캐패시터의 특성을 저하시키는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 스토리지노드 산화막 상부에 TaON 박막을 증착한 후 감광막 패턴을 이용하여 TaON 박막을 패터닝하여 TaON 박막 패턴을 마스크로 스토리지노드 산화막을 건식식각한 다음 ALD TiN막을 증착한 후 에치백 공정으로 셀의 상부의 TiN막을 노출시키고 블랭킷 식각하여 TaON막 상부의 TiN막을 제거해 컨케이브 구조의 캐패시터를 형성함으로써 TaON 박막과 산화막 또는 TiN 간의 에칭 선택비가 우수하여 TaON 박막만을 베리어로 하여 스토리지노드 산화막과 TiN막을 제거할 수 있어 에치백 공정시 발생하는 첩점을 방지할 수 있도록 하는 반도체 소자의 캐패시터 형성 방법을 제공하는 것이다.
도1 내지 도1h는 본 발명에 의한 반도체 소자의 캐패시터 형성 공정을 나타낸 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 플러그 폴리 11 : 스토리지노드 산화막
12 : TaON 박막 13 : 감광막 패턴
14 : TiN 15 : 포토레지스트
A : 셀
상기와 같은 목적을 실현하기 위한 본 발명은 플러그 폴리가 형성된 실리콘기판 상에 스토리지노드 산화막 증착하는 단계와, 상기 스토리지노드 산화막 상부에 TaON 박막 증착한 후 감광막 패턴을 이용하여 TaON 박막을 패터닝 하는 단계와, 상기 감광막 패턴을 제거하고 마스크 없이 블랭킷 건식식각으로 스토리지노드 산화막을 식각한 후 ALD 방식으로 TiN막을 증착하는 단계와, 상기 TiN막 증착후 포토레지스트를 이용해 셀을 채운후 TiN막의 상부가 노출될 때까지 포토레지스트를 에치백 하고 블랭킷 식각으로 TaON막 상부의 TiN막을 제거하는 단계와, 상기 포토레지스트를 제거하여 컨케이브 구조의 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
이때, 상기 스토리지노드 산화막으로는 PE-TEOS, PSG, USG, SOG, HSQ, 또는 HDP 중 어느 하나를 사용하는 것을 특징으로 한다.
상기, TaON 박막 증착시 Ta 성분의 화학 증기는 H2TaF7화합물을 LMFC(Liquid Mass Flow Controller)와 같은 유량 조절기를 통해 증발기 또는 증발관으로 정량 공급한 다음 120~200℃의 온도 범위에서 증발시켜 얻고, 상기에서 얻어진 화학증기를 과잉 O2가스와 NH3가스를 10sccm~1000sccm의 범위로 각각 정량하여 공급한 다음 300~600℃의 LPCVD 챔버 내에서 표면화학 반응을 유도하여 TaON 막을 형성하는 것을 특징으로 한다.
상기, TaON막은 Ta 화학 증기와 NH3가스만을 이용하여 증착하거나, TaON막 대신 Ta(OC2H5)5단독 또는 O2가스와 반응시킨 Ta2O5박막으로 형성할 수도 있다.
상기, TaON 박막의 두께는 50~1000Å의 두께로 형성하는 것을 특징으로 한다.
상기, ALD 방식의 TiN막 증착시 300~450℃의 온도로 증착하고, 상기 ALD TiN막 증착후 NH3가스를 이용하여 600~800℃의 온도로 RTA 또는 퍼니스에서 30~60분간 열처리 하여 Cl 성분을 낮추는 것을 특징으로 한다.
또한, 상기 TiN막은 PVD 또는 CVD 방식으로 증착하고, 상기 ALD TiN막 증착시 Ti(N(C2H5CH3)2)4과 NH3를 이용하여 170~210℃의 온도 조건에서 증착하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1 내지 도1h는 본 발명에 의한 반도체 소자의 캐패시터 형성 공정을 나타낸 도면이다.
먼저, 도1a에 도시된 바와 같이 플러그 폴리(10)가 형성된 실리콘 기판(미도시함) 상에 스토리지노드 산화막(11)을 증착한다.
이때, 산화막으로는 PE-TEOS, PSG, USG, SOG, HSQ, 또는 HDP에 등을 사용한다.
이어서, 도1b에 도시된 바와 같이 TaON 박막(12)을 50~1000Å의 두께로 증착한 후 도1C에 도시된 바와 같이 감광막 패턴(13)을 이용하여 TaON 박막(12)을 패터닝 한다.
이때, 상기 TaON(12) 박막은 웨이퍼상에 일어나는 표면 화학반응(surface chemical reaction)을 통해 비정질 TaON 박막을 형성하는 것으로 먼저, Ta 성분의 화학증기는 Ta(OC2H5) 증의 화합물을 LMFC(Liquid Mass Flow Controller)와 같은 유량 조절기를 통해 일정량을 증발기로 공급한 다음 120~200℃의 온도 범위에서 증발시켜 얻는다.
이와 같은 방법으로 얻어진 화학증기를 반응 가스인 과잉 O2가스와 NH3가스를 10sccm~1000sccm 범위내의 유량으로 각각 정량 공급한 다음 300~600℃의 LPCVD 챔버 내에서 표면 반응시키면서 비정질 TaON 박막을 형성한다.
이때, 상기 TaON막은 Ta 화학 증기와 NH3가스만을 이용하여 증착하거나, TaON막 대신 Ta(OC2H5)5단독 또는 O2가스와 반응시킨 Ta2O5박막으로 형성할 수도 있다.
이어서, 도1d에 도시된 바와 같이 감광막 패턴(13)을 제거하고 마스크 없이 블랭킷 건식식각으로 스토리지노드용 산화막(11)을 식각한 후 도1e에 도시된 바와 같이 ALD(Atomic Layer Deposition) TiN(14)막을 증착한다.
이때, 상기 ALD 방식으로 증착되는 TiN(14)막은 300~450℃의 온도 조건으로 증착하며, TiN(14)막 증착후 NH3가스를 이용하여 600~800℃의 온도로 급속 열처리 공정이나 퍼니스 상에서 30~60분간 열처리 하여 Cl 성분을 낮출 수 있다.
또한, ALD 방식의 TiN(14)막은 Ti(N(C2H5CH3)2)4과 NH3를 이용하여 170~210℃의 온도 조건에서 증착할 수도 있다.
그런 다음, 도1f에 도시된 바와 같이 셀(A) 사이에 포토레지스트(15)를 채운후 TiN막(14)의 상부가 노출될 때까지 포토레지스트(15)를 에치백한 후 도1g에 도시된 바와 같이 TiN(14)막을 에치백한다.
이때, TaON(12) 박막과 TiN(14) 간의 에칭 선택비가 우수하여 TaON(12)의 오버 에치는 거의 없다.
이어서, 도1h에 도시된 바와 같이 포토레지스트(15)를 제거하여 컨케이브(Concave) 구조의 캐패시터를 형성한다.
상기한 바와 같이 본 발명은 하부 전극으로 낮은 온도에서 불순물이 거의 없고 ULSI 공정 및 다층 배선 공정에 적합한 스텝 커버리지와 필름의 균일도를 지닌 TiN막을 TaON 베리어 형성후 ALD 방식으로 증착한 후 블랭킷 식각으로 TaON막 상부의 TiN막을 제거하여 ALD TiN 하부 전극 구조의 컨케이브 구조의 캐패시터를 형성함으로써,TaON막과 TiN, 스토리지노드 산화막 간의 에칭 선택비가 우수하여 TaON 박막만을 베리어로 스토리지노드 산화막과 TiN막을 효과적으로 제거할 수 있어 첩점 발생을 방지하고 기존의 CMP 공정이 추가된 공정에 비해 공정을 단순화할 수 있는 이점이 있다.
Claims (9)
- 플러그 폴리가 형성된 실리콘 기판 상에 스토리지노드 산화막 증착하는 단계와,상기 스토리지노드 산화막 상부에 TaON 박막 증착한 후 감광막 패턴을 이용하여 TaON 박막을 패터닝 하는 단계와,상기 감광막 패턴을 제거하고 마스크 없이 블랭킷 건식식각으로 스토리지노드 산화막을 식각한 후 ALD 방식으로 TiN막을 증착하는 단계와,상기 TiN막 증착후 포토레지스트를 이용해 셀을 채운후 TiN막의 상부가 노출될 때까지 포토레지스트를 에치백 하고 블랭킷 식각으로 TaON막 상부의 TiN막을 제거하는 단계와,상기 포토레지스트를 제거하여 컨케이브 구조의 캐패시터를 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 스토리지노드 산화막으로는 PE-TEOS, PSG, USG, SOG, HSQ, 또는 HDP 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 TaON박막 증착시 300~600℃의 LPCVD 챔버내에서 Ta 화학 증기를 반응 가스인 O2가스와 NH3 가스를 10sccm~1000sccm의 유량 조절기를통해 각각 정량하여 공급한 다음 웨이퍼 상에서 표면화학 반응을 유도하여 TaON 막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 TaON 박막 증착시 Ta 성분의 화학 증기는 H2TaF7화합물을 LMFC와 같은 유량 조절기를 통해 증발기 또는 증발관을 정량 공급한 다음 120~200℃의 온도 범위에서 증발시켜 얻는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 TaON 박막의 두께는 50~1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 ALD 방식의 TiN막 증착시 300~450℃의 온도로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 ALD TiN막 증착후 NH3가스를 이용하여 600~800℃의 온도로 RTA 또는 퍼니스에서 30~60분간 열처리 하여 Cl 성분을 낮추는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 TiN막은 PVD 또는 CVD 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 ALD TiN막 증착시 Ti(N(C2H5CH3)2)4과 NH3를 이용하여 170~210℃의 온도 조건에서 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0020474A KR100423534B1 (ko) | 2002-04-15 | 2002-04-15 | 반도체 소자의 캐패시터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0020474A KR100423534B1 (ko) | 2002-04-15 | 2002-04-15 | 반도체 소자의 캐패시터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030081999A KR20030081999A (ko) | 2003-10-22 |
| KR100423534B1 true KR100423534B1 (ko) | 2004-03-18 |
Family
ID=32379062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0020474A KR100423534B1 (ko) | 2002-04-15 | 2002-04-15 | 반도체 소자의 캐패시터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100423534B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000032886A (ko) * | 1998-11-18 | 2000-06-15 | 윤종용 | 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법 |
| KR20000044555A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 메모리 소자의 캐패시터 제조 방법 |
| JP2000216356A (ja) * | 1999-01-21 | 2000-08-04 | Nec Corp | 半導体装置およびその製造方法 |
| KR20010063475A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| KR20010065062A (ko) * | 1999-12-21 | 2001-07-11 | 성홍식 | 석 난로와 농어촌 개량주택 |
-
2002
- 2002-04-15 KR KR10-2002-0020474A patent/KR100423534B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000032886A (ko) * | 1998-11-18 | 2000-06-15 | 윤종용 | 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법 |
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| KR20010063475A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030081999A (ko) | 2003-10-22 |
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