KR20000032886A - 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법 - Google Patents
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Abstract
층간절연막으로 구성되는 컨케이브 패턴과 하부 전극과의 사이에 접합 스페이서가 형성된 컨케이브 커패시터(concave capacitor)의 제조 방법에 대하여 개시한다. 본 발명에서는 반도체 기판상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 반도체 기판의 상면을 일부 노출시키는 스토리지 노드 홀을 갖춘 컨케이브 패턴(concave pattern)을 형성한다. 상기 스토리지 노드 홀에 의하여 노출되는 상기 컨케이브 패턴의 측벽에 접합 스페이서를 형성한다. 상기 스토리지 노드 홀 내에 상기 스토리지 노드 홀에 의하여 노출되는 상기 반도체 기판의 상면 및 상기 접합 스페이서를 덮는 하부 전극을 형성한다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 커패시터의 유효 면적을 증가시키기 위해 커패시터 하부 전극의 구조를 3차원 구조로 입체화시키는 방법 등이 제안되고 있다.
그러나, 상기한 바와 같은 방법을 채용하더라도 기존의 유전체로는 1G DRAM 이상의 메모리 소자에서 소자 작동에 필요한 커패시턴스 값을 얻기 어렵다. 따라서, 이와 같은 문제를 해결하기 위하여 커패시터의 유전막을 Ta2O5, (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), (Pb,La)(Zr,Ti)O3(PLZT) 등과 같은 고유전율을 갖는 물질로 이루어지는 박막으로 대체하고자 하는 연구가 활발히 진행중에 있다.
상기와 같은 고유전막을 사용하는 커패시터에서는 전극 물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 백금족 금속 또는 그 산화물, 예를 들면 Pt, Ir, Ru, RuO2, IrO2등을 사용한다.
한편, DRAM의 고집적화에 따라 3차원 구조를 가지는 스택형 커패시터에서 하부 전극의 높이가 높아지고 전극간의 간격이 좁아지게 되었다. 이에 따라, 백금막의 식각 기술에 한계가 있으므로 스토리지 노드를 분리하는 데 어려움이 대두되었다.
이와 같은 문제를 해결하기 위하여, 상기와 같은 고유전막을 사용하면서 백금막의 식각에 있어서의 어려움을 피할 수 있는 커패시터 제조 방법에 대한 연구가 다방면으로 진행되고 있다. 그 일 예로서, 컨케이브 커패시터(concave capacitor)가 고야마(Y. Kohyama) 등에 의하여 제안된 바 있다(Y. Kohyama et al., Symposium on VLSI Technology Digest of Technical Papers, p.17, 1997).
상기 제안된 컨케이브 커패시터의 제조 방법에 의하면, 먼저 반도체 기판상에 층간절연막을 형성하고, 상기 층간절연막 내에 스토리지 노드 홀을 형성한다. 그 후, 상기 스토리지 노드 홀 내에 루테늄(Ru)을 소정의 두께로 증착하여 스토리지 전극을 형성한다.
상기와 같이 컨케이브 커패시터를 형성하는 경우에는 백금족 금속의 식각 공정에 있어서의 어려움을 피할 수 있을 뿐 만 아니라 스토리지 노드의 높이를 임의로 조절할 수 있다는 장점이 있다. 그러나, 컨케이브 커패시터의 스토리지 전극을 형성할 때 상기 스토리지 노드 홀에 의하여 노출되는 층간절연막의 측벽과 스토리지 전극이 접하는 부분에서의 결합력이 약하여 후속의 증착 공정 또는 열처리 공정시 상기 스토리지 전극이 상기 층간절연막으로부터 리프팅(lifting)되는 현상이 발생된다. 이와 같은 리프팅 현상이 발생되면, 커패시터의 전체 구조에 스트레스를 가하게 되어 커패시터의 유전막 및 플레이트 전극에 악영향을 미칠 수 있고, 완성된 커패시터에서 누설 전류를 야기시키는 등 전기적 특성을 열화시킬 염려가 있다.
본 발명의 목적은 컨케이브 커패시터에서 발생될 수 있는 상기한 종래의 문제를 해결하고자 하는 것으로, 스토리지 전극이 층간절연막으로부터 리프팅될 염려가 없는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법을 제공하는 것이다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 컨케이브 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 반도체 기판, 20 : 제1 층간절연막
22 : 콘택, 22a : 폴리실리콘층
22b : TiN층, 32 : 식각 저지층
32a : 식각 저지층 패턴, 34 : 산화막
34a : 산화막 패턴, 36 : 반사 방지층
36a : 반사 방지층 패턴, 38 : 제2 층간절연막
38a : 컨케이브 패턴, 38h : 스토리지 노드 홀
40 : 포토레지스트 패턴, 50 : 접합막
50a : 접합 스페이서, 60 : 제1 도전층
60a : 하부 전극, 62 : 희생층
62a : 희생층의 나머지 일부, 70 : 유전막
80 : 제2 도전층
상기 목적을 달성하기 위하여, 본 발명에 따른 컨케이브 커패시터 제조 방법에서는 반도체 기판상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 반도체 기판의 상면을 일부 노출시키는 스토리지 노드 홀을 갖춘 컨케이브 패턴(concave pattern)을 형성한다. 상기 스토리지 노드 홀에 의하여 노출되는 상기 컨케이브 패턴의 측벽에 접합 스페이서를 형성한다. 상기 스토리지 노드 홀 내에 상기 스토리지 노드 홀에 의하여 노출되는 상기 반도체 기판의 상면 및 상기 접합 스페이서를 덮는 하부 전극을 형성한다.
상기 반도체 기판은 일단이 상기 반도체 기판의 활성 영역과 연결되고 타단이 상기 반도체 기판의 상면에 노출되어 있는 콘택을 포함한다. 이 때, 상기 스토리지 노드 홀에 의하여 상기 콘택의 타단이 노출된다. 상기 콘택의 타단은 TiN, TiAlN, TiSiN, TaN, TaSiN 및 TaAlN으로 이루어지는 군에서 선택되는 어느 하나의 물질로 이루어지는 층으로 구성되는 것이 바람직하다.
상기 층간절연막은 식각 저지층, 산화막 및 반사 방지층이 차례로 적층된 구조로 형성된다. 여기서, 상기 식각 저지층은 SiN으로 이루어진다.
상기 접합 스페이서를 형성하기 위하여, 먼저 상기 스토리지 노드 홀에 의해 노출되는 상기 반도체 기판과, 상기 컨케이브 패턴의 측벽 및 상면을 덮는 접합막을 형성한다. 그 후, 상기 컨케이브 패턴의 측벽에만 상기 접합 스페이서가 남도록 상기 접합막을 에치백한다.
상기 접합막은 Ti, TiN, TiSiN, TiAlN, TiO2, Ta, Ta2O5, TaN, TaAlN, TaSiN, Al2O3, W, WN, Co 및 CoSi로 이루어지는 군에서 선택되는 적어도 하나의 물질을 증착하는 방법에 의하여 형성된다.
상기 접합막은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), MOD(Metal-organic deposition), 졸겔(sol-gel)법 또는 ALD(Atomic Layer Deposition) 방법에 의하여 형성될 수 있다.
상기 하부 전극을 형성하기 위하여, 먼저 상기 스토리지 노드 홀 내에서 노출되는 상기 콘택의 상면 및 상기 접합 스페이서와, 상기 컨케이브 패턴의 상면을 덮는 제1 도전층을 형성한다. 상기 제1 도전층 위에 상기 스토리지 노드 홀의 내부를 완전히 채우기에 충분한 두께를 가지는 희생층을 형성한다. 상기 컨케이브 패턴의 상면이 노출될 때까지 상기 컨케이브 패턴 위에 있는 상기 제1 도전층의 일부 및 상기 희생층의 일부를 제거함으로써, 상기 제1 도전층을 복수의 하부 전극으로 분리시킨다. 상기 희생층의 나머지 일부를 제거한다.
상기 제1 도전층은 백금족 금속, 백금족 금속 산화물 또는 페로브스카이트 구조를 갖는 산화물로 이루어진다.
상기 희생층은 포토레지스트막 또는 산화막으로 이루어진다.
상기 제1 도전층의 일부 및 상기 희생층의 일부를 제거하기 위하여 상기 희생층 및 상기 제1 도전층을 에치백하는 방법 또는 CMP(Chemical Mechanical Polishing) 방법을 사용한다.
상기 희생층이 포토레지스트막으로 이루어진 경우에는 상기 희생층의 나머지 일부는 애싱(ashing)에 의하여 제거되고, 상기 희생층이 산화막으로 이루어진 경우에는 상기 희생층의 나머지 일부는 습식 식각 방법에 의하여 제거된다.
본 발명에 따른 컨케이브 커패시터 제조 방법에서는 상기 하부 전극을 형성한 후, 상기 하부 전극 위에 유전막을 형성하고, 상기 유전막 위에 상부 전극 형성용 제2 도전층을 형성하여 컨케이브 커패시터를 완성한다.
상기 유전막은 Ta2O5, Al2O3, SiO2, SrTiO3, BaTiO3, (Ba,Sr)TiO3, PbTiO3, (Pb,Zr)TiO3, Pb(La,Zr)TiO3, Sr2Bi2NbO9, Sr2Bi2TaO9, LiNbO3및 Pb(Mg,Nb)O3로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어진다.
상기 제2 도전층은 백금족 금속, 백금족 금속 산화물, TiN 또는 페로브스카이트 구조를 갖는 산화물로 이루어진다.
본 발명에 의하면, 컨케이브 패턴의 측벽에 형성된 접합 스페이서에 의하여 하부 전극과 컨케이브 패턴과의 사이의 결합력이 향상되어, 하부 전극이 컨케이브 패턴으로부터 리프팅될 염려가 없다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 컨케이브 커패시터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 제1 층간절연막(20)을 형성한 후, 상기 제1 층간절연막(20)을 관통하여 상기 반도체 기판(10)의 활성 영역과 연결되는 콘택(22)을 형성한다. 바람직하게는, 상기 콘택(22)은 상기 반도체 기판(10)의 활성 영역과 접하는 폴리실리콘층(22a)과 상기 폴리실리콘층(22a) 위에 적층되고 상기 제1 층간절연막(20) 위로 노출되는 TiN층(22b)으로 이루어진다. 상기 TiN층(22b)은 후속 열처리 공정에서 하부 전극 형성 물질과 상기 폴리실리콘층(22a)과의 사이에 원하지 않는 반응이 일어나는 것을 막기 위한 배리어(barrier) 역할을 한다. 상기 콘택(22)은 TiN층으로만 형성할 수도 있다. 또는, 상기 콘택(22)을 TiAlN, TiSiN, TaN, TaSiN 또는 TaAlN으로 형성하는 것도 가능하다.
도 2를 참조하면, 상기 콘택(22)이 형성된 결과물상에 식각 저지층(32), 산화막(34) 및 반사 방지층(36)으로 이루어지는 제2 층간절연막(38)을 형성한다. 상기 제2 층간절연막(38)을 형성하기 위하여, 먼저 상기 제1 층간절연막(20)의 상면 및 상기 콘택(22)의 노출면인 TiN층(22b)의 상면에 식각 저지층(32), 예를 들면 SiN층을 약 50 ∼ 100Å의 두께로 형성하고, 상기 식각 저지층(32) 위에 원하는 하부 전극 높이에 대응하는 두께를 가지는 산화막(34)을 형성한다. 상기 산화막(34)은 층간절연막 형성시 통상적으로 사용되는 어떠한 산화물로도 형성 가능하다. 그 후, 상기 산화막(34) 위에 예를 들면 SiON으로 이루어지는 반사 방지층(36)을 형성한다.
그 후, 상기 제2 층간절연막(38) 위에 포토레지스트 패턴(40)을 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(40)을 식각 마스크로 사용하여 식각 종말점인 상기 식각 저지층(32)까지 상기 제2 층간절연막(38)을 건식 식각하여, 컨케이브 패턴(concave pattern)(38a)을 형성한다. 이 때, 식각 종말점으로 이용된 상기 식각 저지층(32)중 상기 콘택(22)의 위에 형성된 부분은 과도 식각에 의하여 완전히 제거될 수 있다. 그 결과, 식각 저지층 패턴(32a), 산화막 패턴(34a) 및 반사 방지층 패턴(36a)으로 이루어지는 상기 컨케이브 패턴(38a)이 형성되고, 상기 컨케이브 패턴(38a)에 의하여 상기 콘택(22)의 상면을 노출시키는 스토리지 노드 홀(38h)이 한정된다. 그 후, 상기 포토레지스트 패턴(40)을 제거한다.
도 4 및 도 5는 상기 스토리지 노드 홀(38h)에 의하여 노출되는 상기 컨케이브 패턴(38a)의 측벽에 상기 컨케이브 패턴(38a)과 후속 공정에서 형성되는 하부 전극과의 결합력을 향상시키기 위한 접합 스페이서(50a)를 형성하는 단계를 설명하기 위한 단면도들이다.
구체적으로 설명하면, 도 4에서와 같이, 상기 스토리지 노드 홀(38h)에 의해 노출되는 상기 콘택(22)과 상기 컨케이브 패턴(38a)의 측벽 및 상면을 덮는 접합막(50)을 형성한다. 상기 접합막(50)은 예를 들면 Ti, TiN, TiSiN, TiAlN, TiO2, Ta, Ta2O5, TaN, TaAlN, TaSiN, Al2O3, W, WN, Co 및 CoSi로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어질 수 있으며, 상기 접합막(50)을 형성하기 위하여 CVD(Chemical Vapor Deposition) 방법, PVD(Physical Vapor Deposition) 방법, MOD(Metal-organic deposition) 방법, 졸겔(sol-gel)법 또는 ALD(Atomic Layer Deposition) 방법을 사용할 수 있다.
그 후, 상기 컨케이브 패턴(38a)의 측벽에만 상기 접합 스페이서(50a)가 남도록 상기 접합막(50)을 에치백한다. 그 결과, 상기 스토리지 노드 홀(38h) 내부에서는 상기 접합 스페이서(50a) 및 상기 콘택(22)만이 노출된다.
도 6 내지 도 9는 상기 스토리지 노드 홀(38h) 내에 하부 전극(60a)을 형성하는 단계를 설명하기 위한 단면도들이다.
구체적으로 설명하면, 먼저 도 6에서와 같이 상기 스토리지 노드 홀(38h) 내에서 노출되는 상기 콘택(22)의 상면 및 상기 접합 스페이서(50a)와, 상기 컨케이브 패턴(38a)의 상면을 덮는 제1 도전층(60)을 형성한다.
상기 제1 도전층(60)은 PVD 방법 또는 CVD 방법에 의하여 백금족 금속, 백금족 금속 산화물 또는 페로브스카이트(perovskite) 구조를 갖는 물질을 증착하여 형성될 수 있다. 상기 제1 도전층(60)은 예를 들면 Pt, Ru, Ir, RuO2, IrO2, SrRuO3, BaSrRuO3또는 CaSrRuO3로 이루어질 수 있다.
그 후, 상기 제1 도전층(60)이 형성된 결과물상에 도 7에서와 같이 상기 스토리지 노드 홀(38h)의 내부를 완전히 채우기에 충분한 두께를 가지는 희생층(62)을 형성한다. 상기 희생층(62)은 포토레지스트막 또는 산화막으로 이루어질 수 있다.
이어서, 상기 컨케이브 패턴(38a)의 상면이 노출될 때까지 상기 컨케이브 패턴(38a) 위에 있는 상기 제1 도전층(60)의 일부 및 상기 희생층(62)의 일부를 에치백 또는 CMP(Chemical Mechanical Polishing) 방법에 의하여 제거함으로써, 도 8에서와 같이 상기 제1 도전층(60)을 복수의 하부 전극(60a)으로 분리시킨다. 이와 같이 분리된 하부 전극(60a)은 상기 스토리지 노드 홀(38h) 내에서 상기 콘택(22)의 상면 및 상기 접합 스페이서(50a)를 덮도록 형성된다.
이 때, 상기 스토리지 노드 홀(38h) 내에서 상기 하부 전극(60a) 위에는 상기 희생층(62)의 나머지 일부(62a)가 남아있게 된다. 상기 희생층(62)의 나머지 일부(62a)를 애싱(ashing) 또는 습식 식각에 의하여 제거하면, 도 9에 도시한 바와 같은 결과물을 얻을 수 있다. 상기 희생층(62)이 포토레지스트막으로 이루어진 경우에는 상기 희생층(62)의 나머지 일부(62a)를 애싱에 의하여 제거하고, 상기 희생층(62)이 산화막으로 이루어진 경우에는 상기 희생층(62)의 나머지 일부(62a)를 습식 식각 방법에 의하여 제거한다.
여기서, 상기 희생층(62)을 구성하는 포토레지스트막 또는 산화막은 상기 컨케이브 패턴(38a)의 상부에 존재하는 반사 방지층 패턴(36a)을 구성하는 SiON 및 상기 하부 전극(60a)을 구성하는 도전 물질에 대하여 우수한 선택비로 제거될 수 있으므로, 상기 희생층(62)의 나머지 일부(62a)를 제거할 때 상기 반도체 기판(10)상의 다른 부분이 손상될 염려가 없다.
도 10을 참조하면, 상기 하부 전극(60a) 위에 유전막(70)을 형성한다. 상기 유전막(70)은 Ta2O5, Al2O3, SiO2, SrTiO3, BaTiO3, (Ba,Sr)TiO3, PbTiO3, (Pb,Zr)TiO3, Pb(La,Zr)TiO3, Sr2Bi2NbO9, Sr2Bi2TaO9, LiNbO3및 Pb(Mg,Nb)O3로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어질 수 있다. 상기 유전막(70)은 PVD, CVD 또는 졸겔(sol-gel)법에 의하여 형성 가능하다.
그 후, 상기 유전막(70) 위에 제2 도전층(80)을 형성하여 커패시터의 상부 전극을 형성한다. 상기 제2 도전층(80)은 PVD 방법, CVD 방법, MOD 방법 또는 ALD 방법에 의하여 백금족 금속, 백금족 금속 산화물, TiN 또는 페로브스카이트(perovskite) 구조를 갖는 물질을 증착하여 형성될 수 있다. 상기 제2 도전층(80)은 예를 들면 Pt, Ru, Ir, RuO2, IrO2, TiN, SrRuO3, BaSrRuO3또는 CaSrRuO3로 이루어질 수 있다.
상기와 같은 방법에 의하여 본 발명에 따른 컨케이브 커패시터를 완성한다. 상기와 같이 제조된 본 발명에 따른 컨케이브 커패시터에서는 상기 하부 전극(60a)과 컨케이브 패턴(38a)과의 사이에 접합 스페이서(50a)가 형성되어 있으므로, 상기 하부 전극(60a)을 구성하는 도전 물질과 상기 컨케이브 패턴(38a)을 구성하는 절연물질과의 결합력이 상기 접합 스페이서(50a)에 의하여 증가되어 상기 하부 전극(50a)이 상기 컨케이브 패턴(38a)으로부터 리프팅될 염려가 없다.
또한, 상기 접합 스페이서(50a)는 상기 컨케이브 패턴(38a)의 측벽에만 형성되므로 상기 하부 전극(60a)과 상기 콘택(22) 사이의 전도성에는 아무런 영향도 미치지 않는다.
상기한 바와 같이, 본 발명에 따른 컨케이브 커패시터 제조 방법에 의하면, 하부 전극을 형성하기 전에 스토리지 노드 홀에 의하여 노출되는 컨케이브 패턴의 측벽에 접합 스페이서를 형성한다. 그 결과, 상기 접합 스페이서에 의하여 하부 전극과 컨케이브 패턴과의 사이의 결합력이 향상되어, 후속 공정에서 열처리를 받게 되어도 하부 전극이 컨케이브 패턴으로부터 리프팅될 염려가 없다. 따라서, 하부 전극의 리프팅으로 인하여 커패시터의 전기적 특성이 열화되는 것을 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (17)
- (a) 반도체 기판상에 층간절연막을 형성하는 단계와,(b) 상기 층간절연막을 패터닝하여 상기 반도체 기판의 상면을 일부 노출시키는 스토리지 노드 홀을 갖춘 컨케이브 패턴(concave pattern)을 형성하는 단계와,(c) 상기 스토리지 노드 홀에 의하여 노출되는 상기 컨케이브 패턴의 측벽에 접합 스페이서를 형성하는 단계와,(d) 상기 스토리지 노드 홀 내에 상기 스토리지 노드 홀에 의하여 노출되는 상기 반도체 기판의 상면 및 상기 접합 스페이서를 덮는 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제1항에 있어서,상기 단계 (a)에서, 상기 반도체 기판은 일단이 상기 반도체 기판의 활성 영역과 연결되고 타단이 상기 반도체 기판의 상면에 노출되어 있는 콘택을 포함하고,상기 단계 (b)에서, 상기 스토리지 노드 홀에 의하여 상기 콘택의 타단이 노출되는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제2항에 있어서, 상기 콘택의 타단은 TiN, TiAlN, TiSiN, TaN, TaSiN 및 TaAlN으로 이루어지는 군에서 선택되는 어느 하나의 물질로 이루어지는 층으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계 (a)에서 상기 층간절연막은 식각 저지층, 산화막 및 반사 방지층이 차례로 적층된 구조로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제4항에 있어서, 상기 식각 저지층은 SiN으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계(c)에서, 상기 접합 스페이서를 형성하는 단계는(c-1) 상기 스토리지 노드 홀에 의해 노출되는 상기 반도체 기판과, 상기 컨케이브 패턴의 측벽 및 상면을 덮는 접합막을 형성하는 단계와,(c-2) 상기 컨케이브 패턴의 측벽에만 상기 접합 스페이서가 남도록 상기 접합막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제6항에 있어서, 상기 접합막은 Ti, TiN, TiSiN, TiAlN, TiO2, Ta, Ta2O5, TaN, TaAlN, TaSiN, Al2O3, W, WN, Co 및 CoSi로 이루어지는 군에서 선택되는 적어도 하나의 물질을 증착하는 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제7항에 있어서, 상기 접합막은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), MOD(Metal-organic deposition), 졸겔(sol-gel)법 또는 ALD(Atomic Layer Deposition) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계 (d)에서, 상기 하부 전극을 형성하는 단계는(d-1) 상기 스토리지 노드 홀 내에서 노출되는 상기 콘택의 상면 및 상기 접합 스페이서와, 상기 컨케이브 패턴의 상면을 덮는 제1 도전층을 형성하는 단계와,(d-2) 상기 제1 도전층 위에 상기 스토리지 노드 홀의 내부를 완전히 채우기에 충분한 두께를 가지는 희생층을 형성하는 단계와,(d-3) 상기 컨케이브 패턴의 상면이 노출될 때까지 상기 컨케이브 패턴 위에 있는 상기 제1 도전층의 일부 및 상기 희생층의 일부를 제거함으로써, 상기 제1 도전층을 복수의 하부 전극으로 분리시키는 단계와,(d-4) 상기 희생층의 나머지 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제9항에 있어서, 상기 제1 도전층은 백금족 금속, 백금족 금속 산화물 또는 페로브스카이트 구조를 갖는 산화물로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제9항에 있어서, 상기 희생층은 포토레지스트막 또는 산화막으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제9항에 있어서, 상기 단계 (d-3)에서, 상기 제1 도전층의 일부 및 상기 희생층의 일부를 제거하기 위하여 상기 희생층 및 상기 제1 도전층을 에치백하는 방법 또는 CMP(Chemical Mechanical Polishing) 방법을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제11항에 있어서, 상기 희생층은 포토레지스트막으로 이루어지고, 상기 단계 (d-4)에서, 상기 희생층의 나머지 일부는 애싱(ashing)에 의하여 제거되는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제11항에 있어서, 상기 희생층은 산화막으로 이루어지고, 상기 단계 (d-4)에서, 상기 희생층의 나머지 일부는 습식 식각 방법에 의하여 제거되는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계 (d) 후에,(e) 상기 하부 전극 위에 유전막을 형성하는 단계와,(f) 상기 유전막 위에 상부 전극 형성용 제2 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제15항에 있어서, 상기 유전막은 Ta2O5, Al2O3, SiO2, SrTiO3, BaTiO3, (Ba,Sr)TiO3, PbTiO3, (Pb,Zr)TiO3, Pb(La,Zr)TiO3, Sr2Bi2NbO9, Sr2Bi2TaO9, LiNbO3및 Pb(Mg,Nb)O3로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
- 제15항에 있어서, 상기 제2 도전층은 백금족 금속, 백금족 금속 산화물, TiN 또는 페로브스카이트 구조를 갖는 산화물로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 컨케이브 커패시터 제조 방법.
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