JP3526388B2 - 電気デバイスの製造方法 - Google Patents
電気デバイスの製造方法Info
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- H10B12/03—Making the capacitor or connections thereto
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Description
【０００１】
【発明の属する技術分野】本発明は、ノン・プレーナー
・コンデンサおよび強誘電体メモリ・セル内に誘電体構
造を形成する二つの製造方法と、これらの製造方法を用
いたメモリ・デバイス構造とに関する。
・コンデンサおよび強誘電体メモリ・セル内に誘電体構
造を形成する二つの製造方法と、これらの製造方法を用
いたメモリ・デバイス構造とに関する。
【０００２】
【従来の技術】ギガビット・スケールのＤＲＡＭ（ｄｙ
ｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）に適した小さい形状のコンデンサ内に、高誘電率材
料を組み込むことは、トポグラフィ，電極材料のパター
ニング，高誘電率材料のＳｉコンタクトとの反応，最終
的な密度／スケーラビリティ（ｓｃａｌａｂｉｌｉｔ
ｙ）に関する製造の課題を提起する。同様の課題は、強
誘電体ＲＡＭ（ＦＲＡＭ）および他の不揮発性ＲＡＭ
（ＮＶＲＡＭ）用の強誘電体メモリ・セルの製造に関係
している。今日までのところ、ノン・プレーナーなメモ
リ・セル（コンデンサまたは“誘電体メモリ・セル（ｄ
ｉｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ ｃｅｌｌ）”と、
強誘電体メモリ・セルとの両方を含むデバイス・カテゴ
リ）を作製する殆どの製造方法は、誘電体または強誘電
体の付着プロセスが、サンプルのトポグラフィの全構造
にわたって均一に薄く被覆した膜を残す、コンフォーマ
ル・プロセスであったということである。コンフォーマ
ル・プロセス（化学的気相成長のような）としてのこの
要件は、ギャップ充填および平坦化の傾向を有する、有
望なスピン・オン（ｓｐｉｎ−ｏｎ）付着技術（ゾル・
ゲル付着のような）の使用を制限する傾向にあることで
ある。
ｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）に適した小さい形状のコンデンサ内に、高誘電率材
料を組み込むことは、トポグラフィ，電極材料のパター
ニング，高誘電率材料のＳｉコンタクトとの反応，最終
的な密度／スケーラビリティ（ｓｃａｌａｂｉｌｉｔ
ｙ）に関する製造の課題を提起する。同様の課題は、強
誘電体ＲＡＭ（ＦＲＡＭ）および他の不揮発性ＲＡＭ
（ＮＶＲＡＭ）用の強誘電体メモリ・セルの製造に関係
している。今日までのところ、ノン・プレーナーなメモ
リ・セル（コンデンサまたは“誘電体メモリ・セル（ｄ
ｉｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ ｃｅｌｌ）”と、
強誘電体メモリ・セルとの両方を含むデバイス・カテゴ
リ）を作製する殆どの製造方法は、誘電体または強誘電
体の付着プロセスが、サンプルのトポグラフィの全構造
にわたって均一に薄く被覆した膜を残す、コンフォーマ
ル・プロセスであったということである。コンフォーマ
ル・プロセス（化学的気相成長のような）としてのこの
要件は、ギャップ充填および平坦化の傾向を有する、有
望なスピン・オン（ｓｐｉｎ−ｏｎ）付着技術（ゾル・
ゲル付着のような）の使用を制限する傾向にあることで
ある。
【０００３】３次元のメモリ・デバイス内にゾル・ゲル
付着されたセル誘電体を組み込む製造方法の一例は、１
９９２年１月１４日に、Ｆａｚａｎらに発行された米国
特許第５，０８１，５５９号明細書に開示されている。
この方法では、セル誘電材料のゾル・ゲル付着の前に、
二つの電極が連続的に形成され、ギャップが、除去可能
な（ｄｉｓｐｏｓａｂｌｅ）側壁スペーサによって画成
される。
付着されたセル誘電体を組み込む製造方法の一例は、１
９９２年１月１４日に、Ｆａｚａｎらに発行された米国
特許第５，０８１，５５９号明細書に開示されている。
この方法では、セル誘電材料のゾル・ゲル付着の前に、
二つの電極が連続的に形成され、ギャップが、除去可能
な（ｄｉｓｐｏｓａｂｌｅ）側壁スペーサによって画成
される。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ノン
・プレーナー・コンデンサおよび強誘電体メモリ・セル
の内部に、誘電体構造を形成する２つの製造方法、およ
びこれらの製造方法を用いたメモリ・デバイス構造を提
供することにある。
・プレーナー・コンデンサおよび強誘電体メモリ・セル
の内部に、誘電体構造を形成する２つの製造方法、およ
びこれらの製造方法を用いたメモリ・デバイス構造を提
供することにある。
【０００５】
【課題を解決するための手段】本発明は、ノン・プレー
ナー・コンデンサおよび強誘電体メモリ・セルを作製す
る二つの製造方法と、これらの製造方法を用いたメモリ
・デバイス構造に関する。これらの製造方法の主要な特
徴は、強誘電体または高誘電率誘電材料が、凹部を完全
に充填するように付着され、その凹部の幾何学的な幅
が、最終的なデバイス内の強誘電体または高誘電率誘電
体の層の電気的活性部分の厚さの唯一の決定要素である
ことである。第１の実施例では、誘電体が付着される凹
部は、プレート電極とスタック電極との間のギャップに
よって画成され、プレート電極およびスタック電極は、
メモリ・セル誘電体または強誘電体の付着の前に、スル
ー・マスクめっき工程で付着されパターニングされる。
この実施例は、少なくとも一つの電極が、誘電体または
強誘電体の層の後に形成される、典型的なメモリ・セル
の構造とは異なる。本発明の利用は、例えば、ゾル・ゲ
ル付着のような、比較的安価でかつより容易に開発でき
る誘電体の付着プロセスを用いて、ノン・プレーナー・
コンデンサを作製することができる。これは、コンフォ
ーマル付着プロセス（例えば、ＣＶＤ）が、必要な誘電
材料に対して存在しないときに、特に有利である。
ナー・コンデンサおよび強誘電体メモリ・セルを作製す
る二つの製造方法と、これらの製造方法を用いたメモリ
・デバイス構造に関する。これらの製造方法の主要な特
徴は、強誘電体または高誘電率誘電材料が、凹部を完全
に充填するように付着され、その凹部の幾何学的な幅
が、最終的なデバイス内の強誘電体または高誘電率誘電
体の層の電気的活性部分の厚さの唯一の決定要素である
ことである。第１の実施例では、誘電体が付着される凹
部は、プレート電極とスタック電極との間のギャップに
よって画成され、プレート電極およびスタック電極は、
メモリ・セル誘電体または強誘電体の付着の前に、スル
ー・マスクめっき工程で付着されパターニングされる。
この実施例は、少なくとも一つの電極が、誘電体または
強誘電体の層の後に形成される、典型的なメモリ・セル
の構造とは異なる。本発明の利用は、例えば、ゾル・ゲ
ル付着のような、比較的安価でかつより容易に開発でき
る誘電体の付着プロセスを用いて、ノン・プレーナー・
コンデンサを作製することができる。これは、コンフォ
ーマル付着プロセス（例えば、ＣＶＤ）が、必要な誘電
材料に対して存在しないときに、特に有利である。
【０００６】本発明のこの実施例の他の利点は、誘電体
内のピンホールが、電極間のショートを生じないことで
ある。電極間のショートは、第２の電極が、第１の電極
上の被覆として、すでに構造内にある誘電体層に設けら
れる場合によく発生する。
内のピンホールが、電極間のショートを生じないことで
ある。電極間のショートは、第２の電極が、第１の電極
上の被覆として、すでに構造内にある誘電体層に設けら
れる場合によく発生する。
【０００７】第２の実施例では、デバイスのコンタクト
材料に隣接する電極は、セル誘電体の付着後に付着され
る。この実施例では、（ｉ）セル誘電材料によって充填
されたギャップは、まず、除去可能な側壁スペーサによ
って画成され、（ｉｉ）セル誘電体は、第１の電極と、
一時的な“ダミー電極（ｄｕｍｍｙ ｅｌｅｃｔｒｏｄ
ｅ）”との間に付着され、一時的なダミー電極は、セル
電極の付着後に最終的な電極材料により置き換えられ
る。この実施例は、セル誘電体の付着の際、最終的な電
極材料が適切な位置にあっても起こる可能性のある、酸
化およびコンタクト材料の反応を最小にするという利点
を有する。
材料に隣接する電極は、セル誘電体の付着後に付着され
る。この実施例では、（ｉ）セル誘電材料によって充填
されたギャップは、まず、除去可能な側壁スペーサによ
って画成され、（ｉｉ）セル誘電体は、第１の電極と、
一時的な“ダミー電極（ｄｕｍｍｙ ｅｌｅｃｔｒｏｄ
ｅ）”との間に付着され、一時的なダミー電極は、セル
電極の付着後に最終的な電極材料により置き換えられ
る。この実施例は、セル誘電体の付着の際、最終的な電
極材料が適切な位置にあっても起こる可能性のある、酸
化およびコンタクト材料の反応を最小にするという利点
を有する。
【０００８】本発明の強誘電体または高誘電率誘電体の
層構造は、誘電体層が付着される凹部またはギャップの
幅によって決められる厚さを有する。誘電体が、プレー
ト電極とスタック電極との間に付着されるとき、電極の
高さは、コンデンサ領域の幅、プレート電極およびスタ
ック電極の間の縁部あるいは境界領域を定め、これによ
り、コンデンサの領域の長さを決める多数の形状（円
形，長円形，中空の十字形など）のいずれかを選択する
ことができる。
層構造は、誘電体層が付着される凹部またはギャップの
幅によって決められる厚さを有する。誘電体が、プレー
ト電極とスタック電極との間に付着されるとき、電極の
高さは、コンデンサ領域の幅、プレート電極およびスタ
ック電極の間の縁部あるいは境界領域を定め、これによ
り、コンデンサの領域の長さを決める多数の形状（円
形，長円形，中空の十字形など）のいずれかを選択する
ことができる。
【０００９】環状コンデンサでは、有効なコンデンサ領
域は、電極の高さと環の外周との積によって与えられ
る。誘電体の厚さは、ギャップの厚さと同じである。
域は、電極の高さと環の外周との積によって与えられ
る。誘電体の厚さは、ギャップの厚さと同じである。
【００１０】本発明は、ゾル・ゲル付着のような非コン
フォーマル付着プロセスによって付着された誘電体を組
み込むノン・プレーナー・コンデンサの製造を可能にす
る。これは重要なことである。その理由は、ゾル・ゲル
付着プロセスは、コスト，開発の容易さ，広範囲の誘電
材料の利用可能性のような、ＣＶＤにおける多数の利点
を有するからである。以下に説明する、本発明の電極製
造方法を組み合わせると、ＤＲＡＭ，ＦＲＡＭ，および
／またはＮＶＲＡＭ用のメモリ・セルを、比較的容易に
かつ安価に製造することができる。
フォーマル付着プロセスによって付着された誘電体を組
み込むノン・プレーナー・コンデンサの製造を可能にす
る。これは重要なことである。その理由は、ゾル・ゲル
付着プロセスは、コスト，開発の容易さ，広範囲の誘電
材料の利用可能性のような、ＣＶＤにおける多数の利点
を有するからである。以下に説明する、本発明の電極製
造方法を組み合わせると、ＤＲＡＭ，ＦＲＡＭ，および
／またはＮＶＲＡＭ用のメモリ・セルを、比較的容易に
かつ安価に製造することができる。
【００１１】
【発明の実施の形態】本発明は、絶縁基板または半導体
基板と、この基板内に第１の導電材料により形成された
第１の導電領域と、この基板上に形成された第１の誘電
体層とを有する半導体電気デバイスを開示する。第１の
誘電体層は、前述の第１の導電領域の一部の上に、第１
の開口すなわちコンタクト・バイアを有する。第１の開
口は、第２の導電材料でほぼ充填され、“プラグ（ｐｌ
ｕｇ）”を作製する。第１の誘電体層の上には、ほぼ平
坦な層が形成され、ほぼ平坦な層は、第３の導電材料に
より作製された、分離された第１の電極および第２の電
極を有する。
基板と、この基板内に第１の導電材料により形成された
第１の導電領域と、この基板上に形成された第１の誘電
体層とを有する半導体電気デバイスを開示する。第１の
誘電体層は、前述の第１の導電領域の一部の上に、第１
の開口すなわちコンタクト・バイアを有する。第１の開
口は、第２の導電材料でほぼ充填され、“プラグ（ｐｌ
ｕｇ）”を作製する。第１の誘電体層の上には、ほぼ平
坦な層が形成され、ほぼ平坦な層は、第３の導電材料に
より作製された、分離された第１の電極および第２の電
極を有する。
【００１２】第１の電極すなわち“プレート（ｐｌａｔ
ｅ）”電極は、第２の電極すなわち“スタック（ｓｔａ
ｃｋ）”電極を取り囲み、かつ、第２の電極から絶縁さ
れる。第２の電極は、コンタクト・バイアの上に配置さ
れる。
ｅ）”電極は、第２の電極すなわち“スタック（ｓｔａ
ｃｋ）”電極を取り囲み、かつ、第２の電極から絶縁さ
れる。第２の電極は、コンタクト・バイアの上に配置さ
れる。
【００１３】第１の電極および第２の電極は、ギャップ
によって互いに分離され、このギャップの幅は、第３の
導電材料の層に対してほぼ垂直に横切る、電極の側壁の
間隔に等しい。第２の誘電材料の層は、電極間のギャッ
プを充填する。
によって互いに分離され、このギャップの幅は、第３の
導電材料の層に対してほぼ垂直に横切る、電極の側壁の
間隔に等しい。第２の誘電材料の層は、電極間のギャッ
プを充填する。
【００１４】メモリ・デバイスの製造においては、多数
のこれらデバイスまたはメモり・セルが、一つの基板上
に形成される。このようなメモリ・デバイスの形成の
際、プレート電極は互いに電気的に接続されているが、
スタック電極は互いに絶縁されている。
のこれらデバイスまたはメモり・セルが、一つの基板上
に形成される。このようなメモリ・デバイスの形成の
際、プレート電極は互いに電気的に接続されているが、
スタック電極は互いに絶縁されている。
【００１５】電気デバイスを作製する工程は、次のよう
なものである。すなわち、第２の誘電材料がギャップを
完全に充填するように付着され、ギャップの側壁は、第
２の誘電材料が付着されているときに存在し、また、ギ
ャップの側壁は、最終構造における第２の誘電材料の幅
を決め、さらに、ギャップの側壁は、最終的な電極材料
で構成されてもされなくても良い。
なものである。すなわち、第２の誘電材料がギャップを
完全に充填するように付着され、ギャップの側壁は、第
２の誘電材料が付着されているときに存在し、また、ギ
ャップの側壁は、最終構造における第２の誘電材料の幅
を決め、さらに、ギャップの側壁は、最終的な電極材料
で構成されてもされなくても良い。
【００１６】本発明の一実施例では、第２の電極は、第
３の導電材料で作製され、第１の電極は、第４の導電材
料で作製される。ここで、第３および第４の導電材料
は、同じでも異なっても良い。他の実施例では、第１の
電極および第２の電極は、二種類の導電材料よりなる二
層、または二種類以上の導電材料よりなる多層で作製さ
れ、これらの層は、両電極に対して必ずしも同じではな
い。
３の導電材料で作製され、第１の電極は、第４の導電材
料で作製される。ここで、第３および第４の導電材料
は、同じでも異なっても良い。他の実施例では、第１の
電極および第２の電極は、二種類の導電材料よりなる二
層、または二種類以上の導電材料よりなる多層で作製さ
れ、これらの層は、両電極に対して必ずしも同じではな
い。
【００１７】第１の導電材料は、基板内の半導体デバイ
スの導電素子よりなる。第２の導電材料は、ドープト・
ポリシリコン，タングステン，あるいは全ての適切な導
電材料よりなる。第３および第４の電極の材料は、貴金
属（Ａｕ，Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈのような）、貴金属
または非貴金属と貴金属との合金、酸化物が導電性であ
る金属（Ｒｕ，Ｍｏのような）、導電性の酸化物（Ｒｕ
Ｏ2 ，ＩｒＯ2 ，Ｒｅ2 Ｏ3 などのような）、ＴｉＮま
たはＷＮのような窒化物、導電性で耐酸化性の窒化物
（ＴａＮ，ＴａＳｉＮのような）、およびケイ化物（Ｔ
ａＳｉ2 のような）からなる群から選択することができ
る。また、第２の誘電材料の付着後に付着される電極
は、酸化物が絶縁性である導電材料の付加的な群から選
択することができる。
スの導電素子よりなる。第２の導電材料は、ドープト・
ポリシリコン，タングステン，あるいは全ての適切な導
電材料よりなる。第３および第４の電極の材料は、貴金
属（Ａｕ，Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈのような）、貴金属
または非貴金属と貴金属との合金、酸化物が導電性であ
る金属（Ｒｕ，Ｍｏのような）、導電性の酸化物（Ｒｕ
Ｏ2 ，ＩｒＯ2 ，Ｒｅ2 Ｏ3 などのような）、ＴｉＮま
たはＷＮのような窒化物、導電性で耐酸化性の窒化物
（ＴａＮ，ＴａＳｉＮのような）、およびケイ化物（Ｔ
ａＳｉ2 のような）からなる群から選択することができ
る。また、第２の誘電材料の付着後に付着される電極
は、酸化物が絶縁性である導電材料の付加的な群から選
択することができる。
【００１８】第１の誘電材料は、ＳｉＯ2 ，ＰＳＧ（ホ
スホシリケート・ガラス），ＢＰＳＧ（ボロホスホシリ
ケート・ガラス），流動可能な（ｆｌｏｗａｂｌｅ）酸
化物，スピン・オン・ガラス（ｓｐｉｎ−ｏｎ ｇｌａ
ｓｓ），または他の一般の誘電体，あるいはこれらの組
み合わせから実質的になる。第２の誘電材料は、強誘電
体，常誘電体，ペロブスカイト（ｐｅｒｏｖｓｋｉｔ
ｅ），パイロクロア（ｐｙｒｏｃｈｌｏｒｅ），リラク
タ（ｒｅｌａｘｏｒ），積層ペロブスカイト，誘電率２
０が以上の全ての材料からなる群から選択される。この
ような材料の例として、Ｔａ2 Ｏ5 ，（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 （ＢＳＴまたはＢＳＴＯ），ＢａＴｉＯ3 ，Ｓｒ
ＴｉＯ3 ，ＰｂＺｒ1-X ＴｉX Ｏ3 （ＰＺＴ），ＰｂＺ
ｒＯ3 ，Ｐｂ1-X ＬａX ＴｉＯ3 （ＰＬＴ），Ｐｂ1-X
ＬａX （Ｚｒy Ｔｉ1-y ）1-X/4 Ｏ3 （ＰＬＺＴ），Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）がある。
スホシリケート・ガラス），ＢＰＳＧ（ボロホスホシリ
ケート・ガラス），流動可能な（ｆｌｏｗａｂｌｅ）酸
化物，スピン・オン・ガラス（ｓｐｉｎ−ｏｎ ｇｌａ
ｓｓ），または他の一般の誘電体，あるいはこれらの組
み合わせから実質的になる。第２の誘電材料は、強誘電
体，常誘電体，ペロブスカイト（ｐｅｒｏｖｓｋｉｔ
ｅ），パイロクロア（ｐｙｒｏｃｈｌｏｒｅ），リラク
タ（ｒｅｌａｘｏｒ），積層ペロブスカイト，誘電率２
０が以上の全ての材料からなる群から選択される。この
ような材料の例として、Ｔａ2 Ｏ5 ，（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 （ＢＳＴまたはＢＳＴＯ），ＢａＴｉＯ3 ，Ｓｒ
ＴｉＯ3 ，ＰｂＺｒ1-X ＴｉX Ｏ3 （ＰＺＴ），ＰｂＺ
ｒＯ3 ，Ｐｂ1-X ＬａX ＴｉＯ3 （ＰＬＴ），Ｐｂ1-X
ＬａX （Ｚｒy Ｔｉ1-y ）1-X/4 Ｏ3 （ＰＬＺＴ），Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）がある。
【００１９】他の実施例では、酸素拡散に対するバリア
と、シリコンまたはタングステン拡散に対するバリアと
の両方である導電材料の層は、導電プラグの上面に配置
される。拡散バリア材料は、耐エッチング性であっても
なくても良い。可能なバリア材料の例としては、Ｔｉ
Ｎ，Ｔａ1-X ＳｉX ＮY （０＜Ｘ＜１，Ｙ＞１），およ
びこれらに類似する材料がある。または、この導電性バ
リア材料を、導電プラグの底面に配置することもでき、
導電プラグと完全に置き換えることもできる。
と、シリコンまたはタングステン拡散に対するバリアと
の両方である導電材料の層は、導電プラグの上面に配置
される。拡散バリア材料は、耐エッチング性であっても
なくても良い。可能なバリア材料の例としては、Ｔｉ
Ｎ，Ｔａ1-X ＳｉX ＮY （０＜Ｘ＜１，Ｙ＞１），およ
びこれらに類似する材料がある。または、この導電性バ
リア材料を、導電プラグの底面に配置することもでき、
導電プラグと完全に置き換えることもできる。
【００２０】本発明の電気デバイスのさらに他の実施例
では、第１の電極および第２の電極は、それらの上面の
直上または上方に付加的な誘電体層をさらに有し、一例
は、第１の電極および第２の電極間のギャップの充填か
らとり残された過剰な第２の誘電材料である。
では、第１の電極および第２の電極は、それらの上面の
直上または上方に付加的な誘電体層をさらに有し、一例
は、第１の電極および第２の電極間のギャップの充填か
らとり残された過剰な第２の誘電材料である。
【００２１】他の変形例では、一つ以上の付加的な誘電
体層を、第１の絶縁材料と、第１の（プレート）電極と
の間に配置して、エッチ・ストップ層，バッファ層，あ
るいは接着促進剤として働かせることができる。これら
の付加的な誘電体層の一つ以上を、ＳｉＯ2 またはＳｉ
ＮX のような材料で、ＡｌＯ3 またはＨｆＯ2 のような
耐エッチング性の材料で、あるいは第２の誘電材料と同
じか同じでない材料で形成することができる。
体層を、第１の絶縁材料と、第１の（プレート）電極と
の間に配置して、エッチ・ストップ層，バッファ層，あ
るいは接着促進剤として働かせることができる。これら
の付加的な誘電体層の一つ以上を、ＳｉＯ2 またはＳｉ
ＮX のような材料で、ＡｌＯ3 またはＨｆＯ2 のような
耐エッチング性の材料で、あるいは第２の誘電材料と同
じか同じでない材料で形成することができる。
【００２２】本発明によって作製される一つの電気デバ
イスは、上述した断面構造のいずれかを有するコンデン
サであり、第２の誘電材料で充填された側壁ギャップ
は、円形，長円形，中空の十字形などの形状を有するこ
とができる。このようなコンデンサでは、側壁のギャッ
プは、３００〜１２００Åの幅、および、５００Å〜３
μｍの高さ、好ましくは１０００Å〜１μｍの高さを有
することができる。上述した構造によって形成される付
加的なデバイスは、ＤＲＡＭ用の容量メモリ素子と、Ｎ
ＶＲＡＭまたはＦＲＡＭ用の強誘電体メモリ素子とを含
んでいる。
イスは、上述した断面構造のいずれかを有するコンデン
サであり、第２の誘電材料で充填された側壁ギャップ
は、円形，長円形，中空の十字形などの形状を有するこ
とができる。このようなコンデンサでは、側壁のギャッ
プは、３００〜１２００Åの幅、および、５００Å〜３
μｍの高さ、好ましくは１０００Å〜１μｍの高さを有
することができる。上述した構造によって形成される付
加的なデバイスは、ＤＲＡＭ用の容量メモリ素子と、Ｎ
ＶＲＡＭまたはＦＲＡＭ用の強誘電体メモリ素子とを含
んでいる。
【００２３】第１および第２の電極が同時に付着され
る、上記の構造を製造する方法は、次の製造工程からな
る。
る、上記の構造を製造する方法は、次の製造工程からな
る。
【００２４】ａ）スパッタリング，蒸着，無電解付着，
あるいは他の物理的または化学的付着プロセスからなる
群から選択されたプロセスによって、導電性のシード層
すなわち“めっきベース”層のブランケット付着工程。
あるいは他の物理的または化学的付着プロセスからなる
群から選択されたプロセスによって、導電性のシード層
すなわち“めっきベース”層のブランケット付着工程。
【００２５】ｂ）後に電極間のギャップとなる領域を画
成しかつ一時的に充填する、第１の除去可能な材料の付
着工程およびパターニング工程。第１の除去可能な材料
は、ホトレジスト，Ｘ線レジスト，イオン・ビーム・レ
ジスト，ｅビーム・レジストである。
成しかつ一時的に充填する、第１の除去可能な材料の付
着工程およびパターニング工程。第１の除去可能な材料
は、ホトレジスト，Ｘ線レジスト，イオン・ビーム・レ
ジスト，ｅビーム・レジストである。
【００２６】ｃ）第１の処理可能な材料によって被覆さ
れない領域を、めっきベース材料と同じでも同じでなく
ても良い導電材料（“第３の導電材料）で電気めっきし
て、第１の（すなわちプレート）および第２の（すなわ
ちスタック）電極を形成する工程。
れない領域を、めっきベース材料と同じでも同じでなく
ても良い導電材料（“第３の導電材料）で電気めっきし
て、第１の（すなわちプレート）および第２の（すなわ
ちスタック）電極を形成する工程。
【００２７】ｄ）新しく形成された電極間のギャップか
ら、第１の除去可能な材料を除去する工程。
ら、第１の除去可能な材料を除去する工程。
【００２８】ｅ）電極間のギャップのベースに残ってい
るめっきベースによってまだ電気的に接続されている、
めっきプレート電極およびスタック電極の構造を電気的
に絶縁する工程。
るめっきベースによってまだ電気的に接続されている、
めっきプレート電極およびスタック電極の構造を電気的
に絶縁する工程。
【００２９】電気的絶縁は、形成されたプレート電極と
スタック電極との間のめっきベースを除去することによ
って、あるいは、めっきプレートを絶縁することによっ
ても達成できる。このめっきベースの部分は、イオン・
ビーム・スパッタリング，ＲＩＥ，他の物理的エッチン
グまたは化学的なエッチング／反応の方法からなる群か
ら選択されたプロセスによって除去することができる。
または、前述しためっきベースの部分は、酸化，陽極酸
化のようなプロセスによって絶縁することができる。
スタック電極との間のめっきベースを除去することによ
って、あるいは、めっきプレートを絶縁することによっ
ても達成できる。このめっきベースの部分は、イオン・
ビーム・スパッタリング，ＲＩＥ，他の物理的エッチン
グまたは化学的なエッチング／反応の方法からなる群か
ら選択されたプロセスによって除去することができる。
または、前述しためっきベースの部分は、酸化，陽極酸
化のようなプロセスによって絶縁することができる。
【００３０】その後、ゾル・ゲル付着のような非コンフ
ォーマル・プロセス、または化学的気相成長のようなコ
ンフォーマル・プロセスが、第２の誘電材料を付着し
て、プレート電極およびスタック電極の間のギャップを
充填するのに用いられる。
ォーマル・プロセス、または化学的気相成長のようなコ
ンフォーマル・プロセスが、第２の誘電材料を付着し
て、プレート電極およびスタック電極の間のギャップを
充填するのに用いられる。
【００３１】上述した構造を製造する他の方法では、電
極の一つを、第２の誘電体の付着後に付着させる。この
プロセスでは、（ｉ）まず、第２の誘電材料によって充
填されたギャップが、一時的な側壁スペーサによって画
成され、（ｉｉ）第２の誘電材料が、第１の電極と一時
的な“ダミー電極（ｄｕｍｍｙ ｅｌｅｃｔｒｏｄ
ｅ）”との間に付着される。この方法（最初にプレート
電極、最後にスタック電極の変形例に使用されるとき）
は、電極／コンタクト材料の反応が最小になり（コンタ
クト・プラグ材料に隣接する電極は、セル誘電体の付着
後に形成されるので）、プラグの酸化とセル誘電体／プ
ラグの反応とが最小になる（プラグが、セル誘電体の付
着の際、一時的なダミー電極の材料によって保護される
ので）という利点を有する。
極の一つを、第２の誘電体の付着後に付着させる。この
プロセスでは、（ｉ）まず、第２の誘電材料によって充
填されたギャップが、一時的な側壁スペーサによって画
成され、（ｉｉ）第２の誘電材料が、第１の電極と一時
的な“ダミー電極（ｄｕｍｍｙ ｅｌｅｃｔｒｏｄ
ｅ）”との間に付着される。この方法（最初にプレート
電極、最後にスタック電極の変形例に使用されるとき）
は、電極／コンタクト材料の反応が最小になり（コンタ
クト・プラグ材料に隣接する電極は、セル誘電体の付着
後に形成されるので）、プラグの酸化とセル誘電体／プ
ラグの反応とが最小になる（プラグが、セル誘電体の付
着の際、一時的なダミー電極の材料によって保護される
ので）という利点を有する。
【００３２】この方法は、第３の導電材料と、研磨層ま
たはエッチ・ストップ層としても働くことのできる任意
の第３の誘電材料と、任意の第１の除去可能な材料と
を、スパッタリング，蒸着，あるいは他の物理的または
化学的付着プロセスからなる群から選択されたプロセス
によって、ブランケット付着する工程、プレート（また
はスタック）電極の横方向寸法を有する構造を残すよう
に、ＲＩＥ，イオン・ビーム・エッチングなどからなる
群から選択されたプロセスによって、積層スタックを異
方性エッチングする工程、形成されたプレート（または
スタック）電極を有する積層スタックの露出された垂直
面上に、第１の除去可能な材料と同じであっても同じで
なくても良い、容易にエッチングされる第２の除去可能
な材料で側壁スペーサを形成する工程、第１および第２
の除去可能な材料を、積層スタックの厚さにほぼ等しい
厚さにまで除去するエッチング状況に抵抗する特性を有
する第３の除去可能な材料を、コンフォーマルに付着す
る工程、ＣＭＰのようなプロセスによって、第２の除去
可能な材料を露出するために、第３の除去可能な材料を
平坦化する工程、ウェット・エッチングのようなプロセ
スによって、第３の除去可能な材料を残して、第２およ
び第１の除去可能な材料を除去する工程。プレート（ま
たはスタック）電極と第３の除去可能な材料との間のギ
ャップを、第２の誘電材料で充填する工程、第３の除去
可能な材料を露出するために、第２の誘電材料を平坦化
する工程、スタック（またはプレート）電極を作製する
ために、第３の除去可能な材料を、第３の導電材料と同
じか同じでない第４の導電材料と置き換える工程を含
む。
たはエッチ・ストップ層としても働くことのできる任意
の第３の誘電材料と、任意の第１の除去可能な材料と
を、スパッタリング，蒸着，あるいは他の物理的または
化学的付着プロセスからなる群から選択されたプロセス
によって、ブランケット付着する工程、プレート（また
はスタック）電極の横方向寸法を有する構造を残すよう
に、ＲＩＥ，イオン・ビーム・エッチングなどからなる
群から選択されたプロセスによって、積層スタックを異
方性エッチングする工程、形成されたプレート（または
スタック）電極を有する積層スタックの露出された垂直
面上に、第１の除去可能な材料と同じであっても同じで
なくても良い、容易にエッチングされる第２の除去可能
な材料で側壁スペーサを形成する工程、第１および第２
の除去可能な材料を、積層スタックの厚さにほぼ等しい
厚さにまで除去するエッチング状況に抵抗する特性を有
する第３の除去可能な材料を、コンフォーマルに付着す
る工程、ＣＭＰのようなプロセスによって、第２の除去
可能な材料を露出するために、第３の除去可能な材料を
平坦化する工程、ウェット・エッチングのようなプロセ
スによって、第３の除去可能な材料を残して、第２およ
び第１の除去可能な材料を除去する工程。プレート（ま
たはスタック）電極と第３の除去可能な材料との間のギ
ャップを、第２の誘電材料で充填する工程、第３の除去
可能な材料を露出するために、第２の誘電材料を平坦化
する工程、スタック（またはプレート）電極を作製する
ために、第３の除去可能な材料を、第３の導電材料と同
じか同じでない第４の導電材料と置き換える工程を含
む。
【００３３】一実施例では、第１および第２の除去可能
な材料が、ＳｉＯ2 であり、第３の除去可能な材料が、
窒化シリコンである。または、第１および第２の除去可
能な材料が、窒化シリコンであり、第３の除去可能な材
料が、ＳｉＯ2 である。また、研磨層またはエッチ・ス
トップ層としても働くことができる第３の誘電材料は、
Ａｌ2 Ｏ3 とすることができる。さらに、付着される第
２の電極は、一つ以上の材料からなることができ、その
一つは、ＴｉＮであってもなくても良い。また、第３の
誘電材料は、一つ以上の誘電材料よりなる多層とするこ
とができる。
な材料が、ＳｉＯ2 であり、第３の除去可能な材料が、
窒化シリコンである。または、第１および第２の除去可
能な材料が、窒化シリコンであり、第３の除去可能な材
料が、ＳｉＯ2 である。また、研磨層またはエッチ・ス
トップ層としても働くことができる第３の誘電材料は、
Ａｌ2 Ｏ3 とすることができる。さらに、付着される第
２の電極は、一つ以上の材料からなることができ、その
一つは、ＴｉＮであってもなくても良い。また、第３の
誘電材料は、一つ以上の誘電材料よりなる多層とするこ
とができる。
【００３４】次に、図面に戻ると、これら図面には、本
発明の構造および製造方法の幾つかの実施例が示され
る。ここで、同じ数字は同じ構成要素を表す。図１は、
本発明の一実施例の断面図を示す。本実施例のコンデン
サ構造１００は、第２の電極すなわちスタック電極２を
取り囲む、第１の電極すなわちプレート電極１からな
る。第１の電極１は、コンデンサ誘電体３で充填された
狭いギャップによって第２の電極２から分離される。誘
電体５に埋め込まれた導電プラグ４は、基板２０上の導
電領域６に接触する。図４の実施例は、図１の実施例と
類似しており、構造１０２が、プラグ４の上部に付加的
な導電バリア層７を有する点だけが異なる。このバリア
層の目的は、プラグ材料の電極材料への外方拡散を防
ぎ、プラグ材料を酸素との反応から保護するためであ
る。残りの実施例は、バリア層のない場合のみ示すが、
必要ならば、各々の構造にバリア層を含むことができ
る。
発明の構造および製造方法の幾つかの実施例が示され
る。ここで、同じ数字は同じ構成要素を表す。図１は、
本発明の一実施例の断面図を示す。本実施例のコンデン
サ構造１００は、第２の電極すなわちスタック電極２を
取り囲む、第１の電極すなわちプレート電極１からな
る。第１の電極１は、コンデンサ誘電体３で充填された
狭いギャップによって第２の電極２から分離される。誘
電体５に埋め込まれた導電プラグ４は、基板２０上の導
電領域６に接触する。図４の実施例は、図１の実施例と
類似しており、構造１０２が、プラグ４の上部に付加的
な導電バリア層７を有する点だけが異なる。このバリア
層の目的は、プラグ材料の電極材料への外方拡散を防
ぎ、プラグ材料を酸素との反応から保護するためであ
る。残りの実施例は、バリア層のない場合のみ示すが、
必要ならば、各々の構造にバリア層を含むことができ
る。
【００３５】図２および図３は、第１の電極１が第２の
電極２を取り囲むような変形を示す、二つの実施例の平
面図である。誘電体層３によって充填されるギャップの
形状は、その適用および形成される特定のデバイスによ
り、必要とされるような全ての形状とすることができ
る。
電極２を取り囲むような変形を示す、二つの実施例の平
面図である。誘電体層３によって充填されるギャップの
形状は、その適用および形成される特定のデバイスによ
り、必要とされるような全ての形状とすることができ
る。
【００３６】図５の構造１０４は、図１の構造と類似の
実施例であるが、プレート電極およびスタック電極の上
に付加的なコンデンサの誘電材料３が存在する点で異な
る。図６は、図５の構造と類似の構造１０６を示すが、
スタック電極２の上面がプレート電極１の高さより上に
延びており、プレート電極上のコンデンサ誘電材料３と
ほぼ同じ高さにある点で異なる。この実施例では、スタ
ック電極の横方向の領域は、自己整合プロセス（例え
ば、化学機械的研磨）で画成される。図７は、図６の構
造と類似の構造１０８を示し、スタック電極の上面の横
方向寸法が、非自己整合エッチング・プロセスによって
画成される点のみが異なる。
実施例であるが、プレート電極およびスタック電極の上
に付加的なコンデンサの誘電材料３が存在する点で異な
る。図６は、図５の構造と類似の構造１０６を示すが、
スタック電極２の上面がプレート電極１の高さより上に
延びており、プレート電極上のコンデンサ誘電材料３と
ほぼ同じ高さにある点で異なる。この実施例では、スタ
ック電極の横方向の領域は、自己整合プロセス（例え
ば、化学機械的研磨）で画成される。図７は、図６の構
造と類似の構造１０８を示し、スタック電極の上面の横
方向寸法が、非自己整合エッチング・プロセスによって
画成される点のみが異なる。
【００３７】これらのコンデンサの製造における主要な
製造工程は、予め形成されたギャップを、コンデンサの
誘電材料で充填する工程であり、この工程では、ギャッ
プの幅が、コンデンサの誘電体の厚さを決める。ギャッ
プは、最終構造における第１の電極と第２の電極との
間、あるいは、一つ以上の犠牲材料と、一つの第１の電
極または第２の電極との間に形成することができる。こ
のようなプロセスは、コンデンサ誘電体が、化学的気相
成長のようなコンフォーマル・プロセスによって付着さ
れる必要性を回避させることを可能にする。図１〜７の
実施例に適した付着プロセスは、ゾル・ゲル付着であろ
う。
製造工程は、予め形成されたギャップを、コンデンサの
誘電材料で充填する工程であり、この工程では、ギャッ
プの幅が、コンデンサの誘電体の厚さを決める。ギャッ
プは、最終構造における第１の電極と第２の電極との
間、あるいは、一つ以上の犠牲材料と、一つの第１の電
極または第２の電極との間に形成することができる。こ
のようなプロセスは、コンデンサ誘電体が、化学的気相
成長のようなコンフォーマル・プロセスによって付着さ
れる必要性を回避させることを可能にする。図１〜７の
実施例に適した付着プロセスは、ゾル・ゲル付着であろ
う。
【００３８】図８〜３１は、図１〜７のコンデンサの製
造において、コンデンサ誘電体で充填されるギャップ構
造を形成する三つの方法の主要工程を示す。図８〜１４
は、プレート電極とスタック電極との両方に囲まれたギ
ャップを形成するめっき方法を示す。図８は、導電領域
６，誘電体層５，プラグ材料４，バリア材料７からなる
基板２０上に付着された導電めっきベース層８を示す。
図９は、後にプレート電極とスタック電極との間のギャ
ップとなる領域を、画成して一時的に充填する除去可能
な材料９の付着およびパターニングの後の構造を示す。
この除去可能な材料は、ｅビーム，イオン・ビーム、ま
たはＸ線、リソグラフィによってパターンニングされた
ポリマ・レジストとすることができ、電極に必要な厚さ
を超えた厚さを有するべきである。図１０は、プレート
電極１およびスタック電極２を電気めっきした後の構造
を示す。図１１は、除去可能な材料を除去した後の構造
を示し、図１２は、露出されためっきベースを除去した
後の構造を示す。図１３および図１４に示すように、コ
ンデンサ誘電体３は、図４または図５の構造を作製する
のに必要なだけ付着され平坦化される。
造において、コンデンサ誘電体で充填されるギャップ構
造を形成する三つの方法の主要工程を示す。図８〜１４
は、プレート電極とスタック電極との両方に囲まれたギ
ャップを形成するめっき方法を示す。図８は、導電領域
６，誘電体層５，プラグ材料４，バリア材料７からなる
基板２０上に付着された導電めっきベース層８を示す。
図９は、後にプレート電極とスタック電極との間のギャ
ップとなる領域を、画成して一時的に充填する除去可能
な材料９の付着およびパターニングの後の構造を示す。
この除去可能な材料は、ｅビーム，イオン・ビーム、ま
たはＸ線、リソグラフィによってパターンニングされた
ポリマ・レジストとすることができ、電極に必要な厚さ
を超えた厚さを有するべきである。図１０は、プレート
電極１およびスタック電極２を電気めっきした後の構造
を示す。図１１は、除去可能な材料を除去した後の構造
を示し、図１２は、露出されためっきベースを除去した
後の構造を示す。図１３および図１４に示すように、コ
ンデンサ誘電体３は、図４または図５の構造を作製する
のに必要なだけ付着され平坦化される。
【００３９】図１５〜２０（従来技術の変形）は、プレ
ート電極およびスタック電極によって囲まれたギャップ
を形成する、一時的な側壁スペーサ方法を説明する。こ
の方法では、図１〜１４の電極および基板形状を有する
構造の場合を例示する。図１５は、導電領域６，誘電体
層５，プラグ材料４，バリア材料７からなる基板２０上
の第１の電極材料１の付着を示す。図１６は、凹部１０
を形成するエッチング工程後の構造を示す。図１７は、
一時的なスペーサ層１１のコンフォーマルな付着後の構
造を示す。図１８は、一時的なスペーサ層が、一時的な
側壁スペーサ１１を形成するために、異方性エッチング
された後の構造を示す。図１９は、第２の電極材料２の
付着および平坦化付着後の構造を示す。図２０は、一時
的な側壁スペーサ１１の除去後の構造を示す。次に、コ
ンデンサ誘電体が付着され、図４または図５の構造を作
製するのに必要なだけ付着されて平坦化される。
ート電極およびスタック電極によって囲まれたギャップ
を形成する、一時的な側壁スペーサ方法を説明する。こ
の方法では、図１〜１４の電極および基板形状を有する
構造の場合を例示する。図１５は、導電領域６，誘電体
層５，プラグ材料４，バリア材料７からなる基板２０上
の第１の電極材料１の付着を示す。図１６は、凹部１０
を形成するエッチング工程後の構造を示す。図１７は、
一時的なスペーサ層１１のコンフォーマルな付着後の構
造を示す。図１８は、一時的なスペーサ層が、一時的な
側壁スペーサ１１を形成するために、異方性エッチング
された後の構造を示す。図１９は、第２の電極材料２の
付着および平坦化付着後の構造を示す。図２０は、一時
的な側壁スペーサ１１の除去後の構造を示す。次に、コ
ンデンサ誘電体が付着され、図４または図５の構造を作
製するのに必要なだけ付着されて平坦化される。
【００４０】図２１〜２６は、プレート電極またはスタ
ック電極によって囲まれたギャップと、一時的な“ダミ
ー（ｄｕｍｍｙ）”電極１３との両方を形成する工程か
らなる他の一時的な側壁スペーサ方法を説明する。ダミ
ー電極は、コンデンサの誘電体の付着後に、最終的な電
極と置き換えられる。この方法は、プレート電極が最初
に付着される場合を示すが、その順序を逆にすることも
できる。図２１は、導電領域６，誘電体層５，プラグ材
料４からなる基板２０上の、第１の電極材料１と、付加
的な除去可能な材料１２よりなる上層とを示す。図２２
は、凹部１０を形成するエッチング工程後の構造を示
す。図２３は、一時的なスペーサ層１１のコンフォーマ
ルな付着後の構造を示す。図２４は、一時的なスペーサ
層１１が、異方性エッチングされて側壁スペーサ１１を
形成した後の構造を示す。図２５は、ダミー電極材料１
３の付着および平坦化後の構造を示す。図２６は、一時
的な材料１２および一時的な側壁スペーサ１１の除去後
の構造を示す。コンデンサ誘電体３の付着（図２７）の
後、構造は平坦化されダミー電極１３を露出する（図２
８）。次に、ダミー電極１３が除去され（図２９）、最
終的な電極材料２と置き換えられ、それぞれ図４および
図５に相当する、図３０または図３１の構造を作製す
る。
ック電極によって囲まれたギャップと、一時的な“ダミ
ー（ｄｕｍｍｙ）”電極１３との両方を形成する工程か
らなる他の一時的な側壁スペーサ方法を説明する。ダミ
ー電極は、コンデンサの誘電体の付着後に、最終的な電
極と置き換えられる。この方法は、プレート電極が最初
に付着される場合を示すが、その順序を逆にすることも
できる。図２１は、導電領域６，誘電体層５，プラグ材
料４からなる基板２０上の、第１の電極材料１と、付加
的な除去可能な材料１２よりなる上層とを示す。図２２
は、凹部１０を形成するエッチング工程後の構造を示
す。図２３は、一時的なスペーサ層１１のコンフォーマ
ルな付着後の構造を示す。図２４は、一時的なスペーサ
層１１が、異方性エッチングされて側壁スペーサ１１を
形成した後の構造を示す。図２５は、ダミー電極材料１
３の付着および平坦化後の構造を示す。図２６は、一時
的な材料１２および一時的な側壁スペーサ１１の除去後
の構造を示す。コンデンサ誘電体３の付着（図２７）の
後、構造は平坦化されダミー電極１３を露出する（図２
８）。次に、ダミー電極１３が除去され（図２９）、最
終的な電極材料２と置き換えられ、それぞれ図４および
図５に相当する、図３０または図３１の構造を作製す
る。
【００４１】本発明は、その好適な実施例について示し
説明したが、当業者によれば、形態および詳細について
の前述のおよび他の変更を、本発明の趣旨および範囲か
ら逸脱することなく、行なうことができることが分かる
であろう。
説明したが、当業者によれば、形態および詳細について
の前述のおよび他の変更を、本発明の趣旨および範囲か
ら逸脱することなく、行なうことができることが分かる
であろう。
【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）基板と、前記基板内に形成され、第１の導電材料
からなる第１の導電領域と、前記基板上に形成された第
１の誘電体層とを備え、前記第１の誘電体層が、前記第
１の導電領域の一部の上にコンタクト・バイアを有し、
前記コンタクト・バイアが、第２の導電材料でほぼ充填
され、前記第１の誘電体層上に形成されたほぼ平坦な層
を備え、前記ほぼ平坦な層が、それぞれ第３および第４
の導電材料からなる、分離された第１および第２の電極
を有し、前記第１および第２の電極が、ギャップを画成
するように付着され、前記ギャップの幅が、前記第１お
よび第２の電極の側壁の間の間隔に等しく、前記第１の
電極が、前記第２の電極を取り囲み、前記第２の電極
が、前記コンタクト・バイアの上に配置され、かつ、前
記第１の電極から絶縁され、前記第１および第２の電極
の間の前記ギャップを充填する第２の誘電材料を備え
る、ことを特徴とする電気デバイス。 （２）前記第３および第４の導電材料が、同じか異なる
ことを特徴とする、上記（１）に記載の電気デバイス。 （３）前記第１および第２の電極が、二種類以上の導電
材料よりなる多層により作製され、前記層が、両電極に
対して同じか異なる材料であることを特徴とする、上記
（１）に記載の電気デバイス。 （４）前記第１の電極または第２の電極あるいは両電極
の上面の直上または上部に、第３の誘電体層をさらに備
えることを特徴とする、上記（１）に記載の電気デバイ
ス。 （５）一つ以上の付加的な誘電体層が、前記第１の誘電
体層と、前記第１の電極との間に配置されることを特徴
とする、上記（１）に記載の電気デバイス。 （６）前記第２の導電材料が、ドープト・ポリシリコン
またはタングステンから実質的になることを特徴とす
る、上記（１）に記載の電気デバイス。 （７）前記第２の導電材料の上面に配置され、酸素拡散
のバリアとシリコンまたはタングステン拡散のバリアと
の両方となる第５の導電材料の層をさらに備えることを
特徴とする、上記（１）に記載の電気デバイス。 （８）前記第２の導電材料が、酸素拡散のバリアとシリ
コンまたはタングステン拡散のバリアとの両方となるこ
とを特徴とする、上記（１）に記載の電気デバイス。 （９）前記第２の誘電材料が、強誘電体，常誘電体，ペ
ロブスカイト，パイロクロア，リラクタ，積層ペロブス
カイト，誘電率が２０以上の全ての材料からなる群から
選択されることを特徴とする、上記（１）に記載の電気
デバイス。 （１０）前記第２の誘電材料が、Ｔａ2 Ｏ3 ，（Ｂａ，
Ｓｒ）ＴｉＯ3 （ＢＳＴまたはＢＳＴＯ），ＢａＴｉＯ
3 ，ＳｒＴｉＯ3 ，ＰｂＺｒ1-X ＴａX Ｏ3 （ＰＺ
Ｔ），ＰｂＺｒＯ3 ，Ｐｂ1-X ＬａX ＴｉＯ3 （ＰＬ
Ｔ），Ｐｂ1-X ＬａX （Ｚｒy Ｔｉ1-y ）1-X/4 Ｏ3
（ＰＬＺＴ），ＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）からな
る群から選択されることを特徴とする、上記（９）に記
載の電気デバイス。 （１１）前記第３および第４の導電材料が、貴金属，貴
金属または非貴金属と貴金属との合金，酸化物が導電性
である金属，導電性酸化物，導電性窒化物，導電性ケイ
化物，酸化物が絶縁性である導電材料からなる群から選
択されることを特徴とする、上記（１）に記載の電気デ
バイス。 （１２）前記第３および第４の導電材料が、Ａｕ，Ｐ
ｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，Ｍｏ，ＲｕＯ2 ，ＩｒＯ
2 ，ＲｅＯ3 ，ＴｉＮ，ＴａＮ，ＴａＳｉＮ，ＴａＳｉ
2 ，ＷＮからなる群から選択されることを特徴とする、
上記（１１）に記載の電気デバイス。 （１３）上記（１），（４），（５），（７），（８）
に記載された断面構造のいずれかを有するコンデンサに
おいて、前記第２の誘電材料で充填された前記側壁のギ
ャップが、円または中空の十字の形状を有することを特
徴とするコンデンサ。 （１４）上記（１３）に記載された断面構造のいずれか
を有するコンデンサにおいて、前記第２の誘電材料で充
填された前記ギャップまたは凹部が、３００〜１２００
Åの幅と、５００Å〜３μｍの高さとを有することを特
徴とするコンデンサ。 （１５）上記（１），（４），（５），（７），（８）
に記載された構造のいずれかを有する、ＤＲＡＭ用の容
量性メモリ素子。 （１６）上記（１），（４），（５），（７），（８）
に記載された構造のいずれかを有する、ＮＶＲＡＭまた
はＦＲＡＭ用の強誘電体メモリ素子。 （１７）上記（１），（４），（５），（７），（８）
の構造のいずれかを有する半導体デバイス。 （１８）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に、第１の誘電
体層を形成する工程を含み、前記第１の誘電体層が、前
記第１の導電領域の一部の上に第１の開口を有し、前記
第１の開口が、第２の導電材料でほぼ充填され、前記第
１の誘電体層上に、導電性ブランケット・シード層また
はめっきベースを付着する工程を含み、前記シード層ま
たはめっきベースの上に、間隔をもつ一時的な充填領域
を画成するために、第１の除去可能な材料を付着しパタ
ーニングする工程を含み、前記第１の除去可能な材料に
よって被覆されない導電領域を、第１および第２の電極
を形成するために、第３の導電材料で電気めっきする工
程を含み、前記第１および第２の電極間にギャップを形
成するために、前記第１の除去可能な材料を除去する工
程を含み、前記電極間の前記ギャップのベース部に残っ
ている前記シード層またはめっきベースの部分を、除去
することによって、前記第１および第２の電極を絶縁す
る工程を含み、前記ギャップを第２の誘電材料で充填す
る工程を含む、ことを特徴とする電気デバイスの製造方
法。 （１９）前記第１の除去可能な材料が、ホトレジスト，
Ｘ線レジスト，イオン・ビーム・レジスト，またはｅビ
ーム・レジストであることを特徴とする、上記（１８）
に記載の製造方法。 （２０）前記第１および第２の電極間に残っているシー
ド層を、ウェット・エッチング，イオン・ビーム・スパ
ッタリング，またはＲＩＥからなる群から選択されたエ
ッチング・プロセスによって除去することを特徴とす
る、上記（１８）に記載の製造方法。 （２１）前記第１および第２の電極の間の前記シード層
を、酸化または陽極酸化のプロセスによって、絶縁性に
なるようにすることを特徴とする、上記（１８）に記載
の製造方法。 （２２）前記シード層またはめっきベースを、スパッタ
リング，蒸着，または無電解めっきからなる群から選択
されたプロセスによって付着させることを特徴とする、
上記（１８）に記載の製造方法。 （２３）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に、第１の誘電
体層を形成する工程を含み、前記第１の誘電体層が、前
記第１の導電領域の一部の上に第１の開口を有し、前記
第１の開口が、第２の導電材料でほぼ充填され、前記第
１の誘電体層の上に、第１の電極および一時的な電極を
形成する工程を含み、前記第１の電極および前記一時的
な電極の間のギャップが、一時的な側壁スペーサによっ
て画成され、前記第１の電極および前記一時的な電極の
間に第２の誘電材料を付着する工程を含む、ことを特徴
とする電気デバイスの製造方法。 （２４）前記第１の電極および前記一時的な電極を形成
する工程と、前記第２の誘電材料を付着する工程とが、
前記第１の誘電体層上に積層スタックを形成するため
に、第３の導電材料と、第３の誘電材料と、第１の除去
可能な材料とをブランケット付着する工程と、前記第１
の電極の横方向寸法を有する構造を残して、前記積層ス
タックを異方性エッチングする工程と、前記第１の電極
を有する前記積層スタックの露出された垂直面上に、容
易にエッチングされる第２の除去可能な材料からなる側
壁スペーサを形成する工程と、前記第１および第２の除
去可能な材料を、前記積層スタックの厚さにほぼ等しい
厚さにまで除去するのに用いられるエッチング状況に抵
抗する特性を有する第３の除去可能な材料をコンフォー
マルに付着する工程と、前記第２の除去可能な材料を露
出するために、前記第３の除去可能な材料を平坦化する
工程と、前記第３の除去可能な材料を残して、前記第１
および第２の除去可能な材料を除去する工程と、前記積
層スタックと前記第３の除去可能な材料との間のギャッ
プを、前記第２の誘電材料で充填する工程と、前記第３
の除去可能な材料を露出するために、前記第２の誘電材
料を平坦化する工程と、前記第２の電極を作製するため
に、前記第３の除去可能な材料を、第４の導電材料と置
き換える工程と、により実行されることを特徴とする、
上記（２３）に記載の製造方法。 （２５）前記第１および第２の除去可能な材料が、Ｓｉ
Ｏ2 であり、前記第３の除去可能な材料が、窒化シリコ
ンまたはＴｉＮであることを特徴とする、上記（２４）
に記載の製造方法。 （２６）前記第１および第２の除去可能な材料が、窒化
シリコンまたはＴｉＮであり、前記第３の除去可能な材
料が、ＳｉＯ2 であることを特徴とする、上記（２４）
に記載の製造方法。 （２７）前記第３の誘電材料が、研磨層またはエッチ・
ストップ層の一つとして働くことを特徴とする、上記
（２４）に記載の製造方法。 （２８）前記第２の電極が、一種類以上の材料からなる
ことを特徴とする、上記（２４）に記載の製造方法。 （２９）前記第３の誘電材料が、一種類以上の誘電材料
からなる多層であることを特徴とする、上記（２２）に
記載の製造方法。 （３０）前記一つ以上の付加的な誘電体層を、ＳｉＯ2
またはＳｉＮX により形成することを特徴とする、上記
（５）に記載の電気デバイス。 （３１）前記一つ以上の付加的な誘電体層を、エッチ・
ストップ層，バッファ層，接着着層の材料のうちの一つ
により形成することを特徴とする、上記（５）に記載の
電気デバイス。 （３２）前記一つ以上の付加的な誘電体層を、前記第２
の誘電材料と同じか異なることを特徴とする、上記
（５）に記載の電気デバイス。 （３３）前記一時的な電極が、非導電性または導電性で
あることを特徴とする、上記（２３）に記載の製造方
法。 （３４）容量性または強誘電体メモリ・デバイスの製造
方法において、誘電体層を付着して、材料の層内に予め
設けられた凹部を充填する工程を含み、前記凹部の幅
が、前記メモリ・デバイス内の構造の厚さを決めること
を特徴とする製造方法。 （３５）前記誘電体層が、強誘電体または高誘電率材料
の一つからなることを特徴とする、上記（３４）に記載
の製造方法。 （３６）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程と、前記基板上に第１の誘電体層を
形成する工程とを含み、前記第１の誘電体層が、前記第
１の導電領域の一部の上に第１の開口を有し、前記第１
の開口が、第２の導電材料でほぼ充填され、前記第１の
誘電体層の上に、導電性ブランケットのシード層を付着
する工程と、間隔をもつ一時的な充填領域を画成するた
めに、前記シード層上に、第１の除去可能な材料を付着
しパターニングする工程と、前記第１の除去可能な材料
によって被覆されない導電領域を、第１および第２の電
極を形成するために、第３の導電材料によって電気めっ
きする工程と、前記第１および第２の電極の間にギャッ
プを形成するために、前記第１の除去可能な材料を除去
する工程と、前記電極間の前記ギャップのベース部に残
っている前記シード層の部分を除去することによって、
前記第１および第２の電極を絶縁する工程と、前記ギャ
ップを、第２の誘電材料で充填する工程と、を含むこと
を特徴とする、上記（３５）に記載の製造方法。 （３７）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に第１の誘電体
層を形成する工程を含み、前記第１の誘電体層が、前記
第１の導電領域の一部の上に第１の開口を有し、前記第
１の開口が、第２の導電材料でほぼ充填され、前記第１
の誘電体層上に間隔を置いた第１および第２の電極を形
成する工程を含み、前記第２の電極が、前記第２の導電
領域上にあり、前記第１および第２の電極の間に、一時
的な側壁スペーサが前記ギャップを画成し、前記一時的
な側壁スペーサを除去し、前記第１および第２の電極間
の前記ギャップを、第２の誘電材料によって充填する工
程とを含む、ことを特徴とする、上記（３５）に記載の
製造方法。 （３８）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に、第１の誘電
体層を形成する工程を含み、前記第１の誘電体層が、前
記第１の導電領域の一部の上に第１の開口を有し、前記
第１の開口が第２の導電材料で充填され、前記第１の誘
電体層上に、第１の電極と一時的な電極とを形成する工
程を含み、前記第１の電極と前記一時的な電極との間の
ギャップが、一時的な側壁スペーサによって画成され、
前記第１の電極と前記一時的な電極との間に第２の誘電
材料を付着する工程を含む、ことを特徴とする、上記
（３５）に記載の製造方法。
の事項を開示する。 （１）基板と、前記基板内に形成され、第１の導電材料
からなる第１の導電領域と、前記基板上に形成された第
１の誘電体層とを備え、前記第１の誘電体層が、前記第
１の導電領域の一部の上にコンタクト・バイアを有し、
前記コンタクト・バイアが、第２の導電材料でほぼ充填
され、前記第１の誘電体層上に形成されたほぼ平坦な層
を備え、前記ほぼ平坦な層が、それぞれ第３および第４
の導電材料からなる、分離された第１および第２の電極
を有し、前記第１および第２の電極が、ギャップを画成
するように付着され、前記ギャップの幅が、前記第１お
よび第２の電極の側壁の間の間隔に等しく、前記第１の
電極が、前記第２の電極を取り囲み、前記第２の電極
が、前記コンタクト・バイアの上に配置され、かつ、前
記第１の電極から絶縁され、前記第１および第２の電極
の間の前記ギャップを充填する第２の誘電材料を備え
る、ことを特徴とする電気デバイス。 （２）前記第３および第４の導電材料が、同じか異なる
ことを特徴とする、上記（１）に記載の電気デバイス。 （３）前記第１および第２の電極が、二種類以上の導電
材料よりなる多層により作製され、前記層が、両電極に
対して同じか異なる材料であることを特徴とする、上記
（１）に記載の電気デバイス。 （４）前記第１の電極または第２の電極あるいは両電極
の上面の直上または上部に、第３の誘電体層をさらに備
えることを特徴とする、上記（１）に記載の電気デバイ
ス。 （５）一つ以上の付加的な誘電体層が、前記第１の誘電
体層と、前記第１の電極との間に配置されることを特徴
とする、上記（１）に記載の電気デバイス。 （６）前記第２の導電材料が、ドープト・ポリシリコン
またはタングステンから実質的になることを特徴とす
る、上記（１）に記載の電気デバイス。 （７）前記第２の導電材料の上面に配置され、酸素拡散
のバリアとシリコンまたはタングステン拡散のバリアと
の両方となる第５の導電材料の層をさらに備えることを
特徴とする、上記（１）に記載の電気デバイス。 （８）前記第２の導電材料が、酸素拡散のバリアとシリ
コンまたはタングステン拡散のバリアとの両方となるこ
とを特徴とする、上記（１）に記載の電気デバイス。 （９）前記第２の誘電材料が、強誘電体，常誘電体，ペ
ロブスカイト，パイロクロア，リラクタ，積層ペロブス
カイト，誘電率が２０以上の全ての材料からなる群から
選択されることを特徴とする、上記（１）に記載の電気
デバイス。 （１０）前記第２の誘電材料が、Ｔａ2 Ｏ3 ，（Ｂａ，
Ｓｒ）ＴｉＯ3 （ＢＳＴまたはＢＳＴＯ），ＢａＴｉＯ
3 ，ＳｒＴｉＯ3 ，ＰｂＺｒ1-X ＴａX Ｏ3 （ＰＺ
Ｔ），ＰｂＺｒＯ3 ，Ｐｂ1-X ＬａX ＴｉＯ3 （ＰＬ
Ｔ），Ｐｂ1-X ＬａX （Ｚｒy Ｔｉ1-y ）1-X/4 Ｏ3
（ＰＬＺＴ），ＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）からな
る群から選択されることを特徴とする、上記（９）に記
載の電気デバイス。 （１１）前記第３および第４の導電材料が、貴金属，貴
金属または非貴金属と貴金属との合金，酸化物が導電性
である金属，導電性酸化物，導電性窒化物，導電性ケイ
化物，酸化物が絶縁性である導電材料からなる群から選
択されることを特徴とする、上記（１）に記載の電気デ
バイス。 （１２）前記第３および第４の導電材料が、Ａｕ，Ｐ
ｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，Ｍｏ，ＲｕＯ2 ，ＩｒＯ
2 ，ＲｅＯ3 ，ＴｉＮ，ＴａＮ，ＴａＳｉＮ，ＴａＳｉ
2 ，ＷＮからなる群から選択されることを特徴とする、
上記（１１）に記載の電気デバイス。 （１３）上記（１），（４），（５），（７），（８）
に記載された断面構造のいずれかを有するコンデンサに
おいて、前記第２の誘電材料で充填された前記側壁のギ
ャップが、円または中空の十字の形状を有することを特
徴とするコンデンサ。 （１４）上記（１３）に記載された断面構造のいずれか
を有するコンデンサにおいて、前記第２の誘電材料で充
填された前記ギャップまたは凹部が、３００〜１２００
Åの幅と、５００Å〜３μｍの高さとを有することを特
徴とするコンデンサ。 （１５）上記（１），（４），（５），（７），（８）
に記載された構造のいずれかを有する、ＤＲＡＭ用の容
量性メモリ素子。 （１６）上記（１），（４），（５），（７），（８）
に記載された構造のいずれかを有する、ＮＶＲＡＭまた
はＦＲＡＭ用の強誘電体メモリ素子。 （１７）上記（１），（４），（５），（７），（８）
の構造のいずれかを有する半導体デバイス。 （１８）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に、第１の誘電
体層を形成する工程を含み、前記第１の誘電体層が、前
記第１の導電領域の一部の上に第１の開口を有し、前記
第１の開口が、第２の導電材料でほぼ充填され、前記第
１の誘電体層上に、導電性ブランケット・シード層また
はめっきベースを付着する工程を含み、前記シード層ま
たはめっきベースの上に、間隔をもつ一時的な充填領域
を画成するために、第１の除去可能な材料を付着しパタ
ーニングする工程を含み、前記第１の除去可能な材料に
よって被覆されない導電領域を、第１および第２の電極
を形成するために、第３の導電材料で電気めっきする工
程を含み、前記第１および第２の電極間にギャップを形
成するために、前記第１の除去可能な材料を除去する工
程を含み、前記電極間の前記ギャップのベース部に残っ
ている前記シード層またはめっきベースの部分を、除去
することによって、前記第１および第２の電極を絶縁す
る工程を含み、前記ギャップを第２の誘電材料で充填す
る工程を含む、ことを特徴とする電気デバイスの製造方
法。 （１９）前記第１の除去可能な材料が、ホトレジスト，
Ｘ線レジスト，イオン・ビーム・レジスト，またはｅビ
ーム・レジストであることを特徴とする、上記（１８）
に記載の製造方法。 （２０）前記第１および第２の電極間に残っているシー
ド層を、ウェット・エッチング，イオン・ビーム・スパ
ッタリング，またはＲＩＥからなる群から選択されたエ
ッチング・プロセスによって除去することを特徴とす
る、上記（１８）に記載の製造方法。 （２１）前記第１および第２の電極の間の前記シード層
を、酸化または陽極酸化のプロセスによって、絶縁性に
なるようにすることを特徴とする、上記（１８）に記載
の製造方法。 （２２）前記シード層またはめっきベースを、スパッタ
リング，蒸着，または無電解めっきからなる群から選択
されたプロセスによって付着させることを特徴とする、
上記（１８）に記載の製造方法。 （２３）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に、第１の誘電
体層を形成する工程を含み、前記第１の誘電体層が、前
記第１の導電領域の一部の上に第１の開口を有し、前記
第１の開口が、第２の導電材料でほぼ充填され、前記第
１の誘電体層の上に、第１の電極および一時的な電極を
形成する工程を含み、前記第１の電極および前記一時的
な電極の間のギャップが、一時的な側壁スペーサによっ
て画成され、前記第１の電極および前記一時的な電極の
間に第２の誘電材料を付着する工程を含む、ことを特徴
とする電気デバイスの製造方法。 （２４）前記第１の電極および前記一時的な電極を形成
する工程と、前記第２の誘電材料を付着する工程とが、
前記第１の誘電体層上に積層スタックを形成するため
に、第３の導電材料と、第３の誘電材料と、第１の除去
可能な材料とをブランケット付着する工程と、前記第１
の電極の横方向寸法を有する構造を残して、前記積層ス
タックを異方性エッチングする工程と、前記第１の電極
を有する前記積層スタックの露出された垂直面上に、容
易にエッチングされる第２の除去可能な材料からなる側
壁スペーサを形成する工程と、前記第１および第２の除
去可能な材料を、前記積層スタックの厚さにほぼ等しい
厚さにまで除去するのに用いられるエッチング状況に抵
抗する特性を有する第３の除去可能な材料をコンフォー
マルに付着する工程と、前記第２の除去可能な材料を露
出するために、前記第３の除去可能な材料を平坦化する
工程と、前記第３の除去可能な材料を残して、前記第１
および第２の除去可能な材料を除去する工程と、前記積
層スタックと前記第３の除去可能な材料との間のギャッ
プを、前記第２の誘電材料で充填する工程と、前記第３
の除去可能な材料を露出するために、前記第２の誘電材
料を平坦化する工程と、前記第２の電極を作製するため
に、前記第３の除去可能な材料を、第４の導電材料と置
き換える工程と、により実行されることを特徴とする、
上記（２３）に記載の製造方法。 （２５）前記第１および第２の除去可能な材料が、Ｓｉ
Ｏ2 であり、前記第３の除去可能な材料が、窒化シリコ
ンまたはＴｉＮであることを特徴とする、上記（２４）
に記載の製造方法。 （２６）前記第１および第２の除去可能な材料が、窒化
シリコンまたはＴｉＮであり、前記第３の除去可能な材
料が、ＳｉＯ2 であることを特徴とする、上記（２４）
に記載の製造方法。 （２７）前記第３の誘電材料が、研磨層またはエッチ・
ストップ層の一つとして働くことを特徴とする、上記
（２４）に記載の製造方法。 （２８）前記第２の電極が、一種類以上の材料からなる
ことを特徴とする、上記（２４）に記載の製造方法。 （２９）前記第３の誘電材料が、一種類以上の誘電材料
からなる多層であることを特徴とする、上記（２２）に
記載の製造方法。 （３０）前記一つ以上の付加的な誘電体層を、ＳｉＯ2
またはＳｉＮX により形成することを特徴とする、上記
（５）に記載の電気デバイス。 （３１）前記一つ以上の付加的な誘電体層を、エッチ・
ストップ層，バッファ層，接着着層の材料のうちの一つ
により形成することを特徴とする、上記（５）に記載の
電気デバイス。 （３２）前記一つ以上の付加的な誘電体層を、前記第２
の誘電材料と同じか異なることを特徴とする、上記
（５）に記載の電気デバイス。 （３３）前記一時的な電極が、非導電性または導電性で
あることを特徴とする、上記（２３）に記載の製造方
法。 （３４）容量性または強誘電体メモリ・デバイスの製造
方法において、誘電体層を付着して、材料の層内に予め
設けられた凹部を充填する工程を含み、前記凹部の幅
が、前記メモリ・デバイス内の構造の厚さを決めること
を特徴とする製造方法。 （３５）前記誘電体層が、強誘電体または高誘電率材料
の一つからなることを特徴とする、上記（３４）に記載
の製造方法。 （３６）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程と、前記基板上に第１の誘電体層を
形成する工程とを含み、前記第１の誘電体層が、前記第
１の導電領域の一部の上に第１の開口を有し、前記第１
の開口が、第２の導電材料でほぼ充填され、前記第１の
誘電体層の上に、導電性ブランケットのシード層を付着
する工程と、間隔をもつ一時的な充填領域を画成するた
めに、前記シード層上に、第１の除去可能な材料を付着
しパターニングする工程と、前記第１の除去可能な材料
によって被覆されない導電領域を、第１および第２の電
極を形成するために、第３の導電材料によって電気めっ
きする工程と、前記第１および第２の電極の間にギャッ
プを形成するために、前記第１の除去可能な材料を除去
する工程と、前記電極間の前記ギャップのベース部に残
っている前記シード層の部分を除去することによって、
前記第１および第２の電極を絶縁する工程と、前記ギャ
ップを、第２の誘電材料で充填する工程と、を含むこと
を特徴とする、上記（３５）に記載の製造方法。 （３７）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に第１の誘電体
層を形成する工程を含み、前記第１の誘電体層が、前記
第１の導電領域の一部の上に第１の開口を有し、前記第
１の開口が、第２の導電材料でほぼ充填され、前記第１
の誘電体層上に間隔を置いた第１および第２の電極を形
成する工程を含み、前記第２の電極が、前記第２の導電
領域上にあり、前記第１および第２の電極の間に、一時
的な側壁スペーサが前記ギャップを画成し、前記一時的
な側壁スペーサを除去し、前記第１および第２の電極間
の前記ギャップを、第２の誘電材料によって充填する工
程とを含む、ことを特徴とする、上記（３５）に記載の
製造方法。 （３８）基板内に、第１の導電材料からなる第１の導電
領域を形成する工程を含み、前記基板上に、第１の誘電
体層を形成する工程を含み、前記第１の誘電体層が、前
記第１の導電領域の一部の上に第１の開口を有し、前記
第１の開口が第２の導電材料で充填され、前記第１の誘
電体層上に、第１の電極と一時的な電極とを形成する工
程を含み、前記第１の電極と前記一時的な電極との間の
ギャップが、一時的な側壁スペーサによって画成され、
前記第１の電極と前記一時的な電極との間に第２の誘電
材料を付着する工程を含む、ことを特徴とする、上記
（３５）に記載の製造方法。
【図１】本発明のコンデンサ構造の一実施例の断面図で
あり、第１および第２の電極の形状を示す図である。
あり、第１および第２の電極の形状を示す図である。
【図２】図１の構造の第１および第２の電極間のギャッ
プの形状の第１の変形の平面図である。
プの形状の第１の変形の平面図である。
【図３】図１の構造の第１および第２の電極間のギャッ
プの形状の第２の変形の平面図である。
プの形状の第２の変形の平面図である。
【図４】図１の構造の他の実施例の断面図であり、電極
の一つの下に付加的なバリア層を有する図である。
の一つの下に付加的なバリア層を有する図である。
【図５】図１の構造の他の実施例の断面図であり、第１
および第２の電極の上に付加的な誘電体層を有する図で
ある。
および第２の電極の上に付加的な誘電体層を有する図で
ある。
【図６】図５の構造の他の実施例であり、電極の一つの
高さが、他の電極よりも高い図である。
高さが、他の電極よりも高い図である。
【図７】図６の他の実施例の断面図であり、第２の電極
の変形した形状を有する図である。
の変形した形状を有する図である。
【図８】図５の構造を製造する一方法における一工程を
示す断面図である。
示す断面図である。
【図９】図５の構造を製造する一方法における一工程を
示す断面図である。
示す断面図である。
【図１０】図５の構造を製造する一方法における一工程
を示す断面図である。
を示す断面図である。
【図１１】図５の構造を製造する一方法における一工程
を示す断面図である。
を示す断面図である。
【図１２】図５の構造を製造する一方法における一工程
を示す断面図である。
を示す断面図である。
【図１３】図５の構造を製造する一方法における一工程
を示す断面図である。
を示す断面図である。
【図１４】図５の構造を製造する一方法における一工程
を示す断面図である。
を示す断面図である。
【図１５】図１２の構造と類似の構造を製造する従来の
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１６】図１２の構造に類似の構造を製造する従来の
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１７】図１２の構造に類似の構造を製造する従来の
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１８】図１２の構造に類似の構造を製造する従来の
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１９】図１２の構造に類似の構造を製造する従来の
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図２０】図１２の構造に類似の構造を製造する従来の
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図２１】図６の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２２】図６の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２３】図６の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２４】図６の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２５】図６の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２６】図６の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２７】図７の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２８】図７の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図２９】図７の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図３０】図７の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
【図３１】図７の構造を製造する方法における一工程を
示す断面図である。
示す断面図である。
１ プレート電極
２ スタック電極
３ コンデンサ誘電体層
４ 導電プラグ
５ 誘電体層
６ 導電領域
７ 導電バリア層
８ 導電めっきベース層
９ 除去可能な材料
２０ 基板
１０ 凹部
１１ スペーサ電極
１２ 除去可能な材料
１３ ダミー電極
２０ 基板
１００，１０２，１０４，１０６，１０８ 構造
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジェイムス・ハートフィール・カンフォ
ート
アメリカ合衆国 10956 ニューヨーク
州 ニューシティ ストロウタウン ロ
ード 330
(72)発明者 アルフレッド・グリル
アメリカ合衆国 10605 ニューヨーク
州 ホワイトプレインズ オーヴァール
ック ロード 85
(72)発明者 デヴィッド・エドワード・コテッキ
アメリカ合衆国 12533 ニューヨーク
州 ホープウェル ジャンクション シ
ルヴァン レイク ロード 37
(72)発明者 キャサリン・リン・サーンガー
アメリカ合衆国 10562 ニューヨーク
州 オッシニング アンダーヒル アヴ
ェニュー 115
(56)参考文献 特開 平５−218339（ＪＰ，Ａ)
特開 平５−343615（ＪＰ，Ａ)
特開 平４−14862（ＪＰ，Ａ)
特開 平７−183395（ＪＰ，Ａ)
特開 平７−94680（ＪＰ，Ａ)
特開 平２−186684（ＪＰ，Ａ)
特開 平３−11761（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/8242
H01L 27/04
H01L 27/108
Claims (9)
- 【請求項１】基板内に、第１の導電材料からなる第１の
導電領域を形成する工程を含み、 前記基板上に、第１の誘電体層を形成する工程を含み、
前記第１の誘電体層が、前記第１の導電領域の一部の上
に第１の開口を有し、前記第１の開口が、第２の導電材
料でほぼ充填され、 前記第１の誘電体層上に、導電性ブランケット・シード
層またはめっきベースを付着する工程を含み、 前記シード層またはめっきベースの上に、間隔をもつ一
時的な充填領域を画成するために、第１の除去可能な材
料を付着しパターニングする工程を含み、 前記第１の除去可能な材料によって被覆されない導電領
域を、第１および第２の電極を形成するために、第３の
導電材料で電気めっきする工程を含み、 前記第１および第２の電極間にギャップを形成するため
に、前記第１の除去可能な材料を除去する工程を含み、 前記電極間の前記ギャップのベース部に残っている前記
シード層またはめっきベースの部分を、除去することに
よって、前記第１および第２の電極を絶縁する工程を含
み、 前記ギャップを第２の誘電材料で充填する工程を含む、 ことを特徴とする電気デバイスの製造方法。 - 【請求項２】基板内に、第１の導電材料からなる第１の
導電領域を形成する工程を含み、 前記基板上に、第１の誘電体層を形成する工程を含み、
前記第１の誘電体層が、前記第１の導電領域の一部の上
に第１の開口を有し、前記第１の開口が、第２の導電材
料でほぼ充填され、 前記第１の誘電体層の上に、第１の電極および一時的な
電極を形成する工程を含み、前記第１の電極および前記
一時的な電極の間のギャップが、一時的な側壁スペーサ
によって画成され、 前記第１の電極および前記一時的な電極の間に第２の誘
電材料を付着する工程を含む、 ことを特徴とする電気デバイスの製造方法。 - 【請求項３】前記第１の電極および前記一時的な電極の
形成と、前記第２の誘電材料の付着とが、 前記第１の誘電体層上に積層スタックを形成するため
に、第３の導電材料と、第１の除去可能な材料とをブラ
ンケット付着する工程と、 前記第１の電極の横方向寸法を有する構造を残すように
前記積層スタックを異方性エッチングする工程と、 前記第１の電極を有する前記積層スタックの露出された
垂直面上に、容易にエッチングされる第２の除去可能な
材料からなる側壁スペーサを形成する工程と、 前記第
１および第２の除去可能な材料を、前記積層スタックの
厚さにほぼ等しい厚さにまで除去するのに用いられるエ
ッチング状況に抵抗する特性を有する第３の除去可能な
材料をコンフォーマルに付着する工程と、 前記第２の除去可能な材料を露出するために、前記第３
の除去可能な材料を平坦化する工程と、 前記第３の除去可能な材料を残して、前記第１および第
２の除去可能な材料を除去する工程と、 前記積層スタックと前記第３の除去可能な材料との間の
ギャップを、前記第２の誘電材料で充填する工程と、 前記第３の除去可能な材料を露出するために、前記第２
の誘電材料を平坦化する工程と、 前記第２の電極を作製するために、前記第３の除去可能
な材料を、第４の導電材料と置き換える工程と、 により実行されることを特徴とする、請求項２に記載の
製造方法。 - 【請求項４】基板内に、第１の導電材料からなる第１の
導電領域を形成する工程を含み、 前記基板上に、第１の誘電体層を形成する工程を含み、
前記第１の誘電体層が、前記第１の導電領域の一部の上
に第１の開口を有し、前記第１の開口が、第２の導電材
料でほぼ充填され、 前記第１の誘電体層の上に第３の導電材料の層を形成す
る工程を含み、 少なくとも前記第１の開口の前記第２の導電材料を露出
するように前記第３の導電材料の層に凹部を形成する工
程を含み、 前記凹部の側壁に一時的な側壁スペーサを形成する工程
を含み、 前記凹部を第４の導電材料で充填する工程を含み、 前記一時的な側壁スペーサを除去する工程を含み、 前記一時的な側壁スペーサが除去された場所に第２の誘
電材料を付着する工程を含む、 ことを特徴とする電気デバイスの製造方法。 - 【請求項５】前記第２の導電材料が、ドープト・ポリシ
リコンまたはタングステンから実質的になることを特徴
とする、請求項１、請求項２，請求項３又は請求項４に
記載の電気デバイスの製造方法。 - 【請求項６】前記第２の誘電材料が、強誘電体，常誘電
体，ペロブスカイト，パイロクロア，リラクタ，積層ペ
ロブスカイト，誘電率が２０以上の全ての材料からなる
群から選択されることを特徴とする、請求項１、請求項
２，請求項３又は請求項４に記載の電気デバイスの製造
方法。 - 【請求項７】前記第２の誘電材料が、Ｔａ２Ｏ５ ，
（Ｂａ，Ｓｒ）ＴｉＯ3 （ＢＳＴまたはＢＳＴＯ），Ｂ
ａＴｉＯ3 ，ＳｒＴｉＯ3 ，ＰｂＺｒ1-X ＴａX Ｏ3
（ＰＺＴ），ＰｂＺｒＯ3 ，Ｐｂ1-X ＬａX ＴｉＯ3
（ＰＬＴ），Ｐｂ1-X ＬａX （Ｚｒy Ｔｉ1-Ｙ ）1-X/4
Ｏ3 （ＰＬＺＴ），ＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）
からなる群から選択されることを特徴とする、請求項
１，２，３又は４に記載の電気デバイス。 - 【請求項８】前記第３および第４の導電材料が、貴金
属、貴金属または非貴金属と貴金属との合金、酸化物が
導電性である金属、導電性の酸化物、窒化物、導電性で
耐酸化性の窒化物、およびケイ化物からなる群から選択
されることを特徴とする、請求項３又は請求項４に記載
の電気デバイスの製造方法。 - 【請求項９】前記貴金属がＡｕ，Ｐｔ，Ｐｄ，Ｉｒまた
はＲｈであり、前記酸化物が導電性である金属がＲｕま
たはＭｏであり、前記導電性の酸化物がＲｕＯ２，Ｉｒ
Ｏ２またはＲｅ２Ｏ３であり、前記窒化物がＴｉＮまた
はＷＮであり、前記導電性で耐酸化性の窒化物がＴａＮ
またはＴａＳｉＮであり、前記ケイ化物がＴａＳｉ２で
あることを特徴とする、請求項８に記載の電気デバイス
の製造方法。
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