KR100274917B1

KR100274917B1 - 전자디바이스및그의제조방법

Info

Publication number: KR100274917B1
Application number: KR1019970003545A
Authority: KR
Inventors: 롤 에드먼도 아코스타; 제임스 하트피엘 컴포트; 알프레드 엔/에이 그릴; 데이비드 에드워드 코텍키; 캐서린 린 생거
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1996-04-23
Filing date: 1997-02-05
Publication date: 2001-01-15
Also published as: JPH1041474A; US5757612A; TW318960B; KR970072429A; JP3526388B2

Abstract

DRAM용의 캐패시터 및 FRAM용의 강유전성 메모리 셀을 비롯한 메모리 셀 응용을 위한 구조와 이를 제조하는 방법이 개시된다. 이 방법은 강유전성 또는 고-엡실론 유전성 재료를 침착하여 공동부를 완전히 채우는 것을 포함하는데, 그 공동부의 폭은 최종 디바이스에서 강유전성 또는 고-엡실론 유전성 층의 전기적 활성 영역의 두께에 대한 유일의 결정요소로서 작용한다. 바람직한 실시예에 있어서, 유전성 재료가 내부에 침착되는 공동부는 그 유전성 재료의 침착 전에 관통-마스크 도금 단계에서 침착되고 패터닝되는 플레이트 전극과 스택 전극 사이의 갭에 의해 규정된다.

Description

전자 디바이스 및 그의 제조 방법{STRUCTURE AND FABRICATION METHOD FOR NON-PLANAR MEMORY ELEMENTS}

본 발명은 비-평면 캐패시터(non-planar capacitors) 및 강유전성 메모리 셀(ferroelectric memory cells)의 유전성 구조를 형성하는 두 가지의 제조 방법과 이들 제조 방법을 이용하는 메모리 디바이스(memory device) 구조에 관한 것이다.

고 유전상수(high dielectric constant)의 재료를 기가비트 급(Gigabit scale)의 DRAM에 적합한 작은 크기의 캐패시터 내로 합체시키기 위해서는, 토포그래피(topography), 전극 재료 패터닝(patterning), 고-엡실론 (high-epsilon) 재료와 Si 접점(contact) 간의 반응, 그리고 궁극적인 밀도/집적도(density/scalability)에 관련된 제조상의 문제에 직면케 된다. 이와 유사한 문제는 강유전성(ferroelectric) RAM (FRAM) 및 기타 다른 비휘발성(non-volatile) RAM (NVRAM) 용의 강유전성 메모리 셀의 제조에도 관련된다. 현재까지, 비-평면(non-planar) 메모리 셀(캐패시터 또는 "유전성 메모리 셀" 및 강유전성 메모리 셀 모두 포함하는 카테고리의 디바이스)을 제조하는 대부분의 제조 방식에서는, 유전성 또는 강유전성 침착 프로세스로서 부합적(conformal) 프로세스, 즉, 샘플 토포그래피의 모든 부분에 걸쳐 균일한 박막 을 남기는 프로세스를 이용해 오고 있다. 그러나, (화학적 증착(chemical vapor deposition)과 같은) 부합적 프로세스에 대한 요건으로 인해서, 갭 충진 및 평면화 성향(tendency to gap fill and planarize)을 보이는 (졸-겔(sol-gel) 법과 같은) 유망한 스핀-온(spin-on) 침착법의 사용이 제한되는 경향이 있다.

졸-겔 법에 의해 침착된 셀 유전성 재료를 삼차원 메모리 내로 합체시키는 제조방법의 일 예로서는, 1992년 1월 14일 자로 특허된 파잔(Fazan) 등의 미국 특허 제 5,081, 599 호가 있다. 이 방법에 있어서는, 두 전극을 순차적으로 형성한 후에 셀 유전성 재료를 침착하며, 갭은 임시 측벽 스페이서(disposable sidewall spacer)에 의해 규정한다.

본 발명은 비-평면 캐패시터 및 강유전성 메모리 셀을 형성하는 두 가지의 제조 방법과 이들 제조 방법을 이용하는 메모리 디바이스를 제공하고자 하는 것으로서, 이들 제조방법의 주요 특징은 강유전성 또는 고-엡실론 유전성 재료를 침착하여 공동부를 완전히 채우되 그 공동부의 폭이 최종 디바이스에서 강유전성 또는 고-엡실론 유전성 층의 전기적 활성 영역의 두께에 대한 유일의 결정요소로 작용한다는 데에 있다. 제 1 실시예에 있어서, 유전성 재료가 내부에 침착되는 공동부는 그 메모리 셀 유전성 또는 강유전성 재료의 침착 전에 관통-마스크(through-mask) 도금 단계에서 침착되고 패터닝되는 플레이트 전극과 스택 전극 사이의 갭에 의해 규정된다. 이 실시예는 전극들 중의 적어도 한 개를 유전성 또는 강유전성 층 다음에 형성하는 전형적인 메모리 소자 설계와는 다르다. 본발명을 이용하면, 예를 들어, 졸-겔 법과 같은 비교적 비용이 적게 들고 현상이 더욱 용이한 유전성 재료 침착 프로세스에 의해 비-평면 캐패시터를 제조하는 것이 가능하게 된다. 이것은 원하는 유전성 재료에 대해 부합적인 침착 프로세스(예를 들면, CVD)가 없을 경우에 특히 바람직하다.

이 실시예의 다른 장점은 캐패시터 구조의 제 1 전극 상에 피복체로서 미리 제공한 유전성 층에 제 2 전극을 도포하는 경우에 발생할 수도 있는 바와 같은 유전성 재료 내의 핀홀(pinholes)로 인한 전극들 간의 단락이 일어나지 않는다는 것이다.

제 2 실시예에 있어서, 디바이스 접점 재료에 인접하는 전극은 셀 유전성 재료의 침착 후에 침착된다. 이 실시예에 있어서는, (i) 셀 유전성 재료에 의해 채워지는 갭을 임시 측벽 스페이서에 의해 먼저 규정하고 (ii) 셀 유전성 재료를 그 셀 유전성 재료의 침착 후에 최종 전극 재료에 의해 대체될 임시 "더미 전극" 과 제 1 전극 사이에 침착한다. 이 실시예의 장점은 셀 유전성 재료의 침착 동안 최종 전극 재료가 제 위치에 있을 경우에 발생할 수도 있는 산화와 접점 재료 반응이 최소화된다는 것이다.

본 발명의 강유전성 또는 고-입실론 유전성 층 구조는 그 유전성 층이 내부에 침착될 갭 또는 공동부의 폭에 의해 규정되는 두께를 갖는다. 유전성 재료를 플레이트 전극과 스택 전극 사이에 침착할 때, 전극의 높이에 의해 캐패시터 영역의 폭이 규정되고, (원형, 타원형, 중공 십자형 등과 같이) 다수 형상 중의 어떤 형상을 가질 수도 있는 플레이트 전극과 스택 전극 간의 주변 또는 경계 영역에 의해 캐패시터의 길이가 규정된다.

고리형 캐패시터의 경우, 효과적인 캐패시터의 영역은 전극 높이와 고리의 원주를 곱한 값에 의해서 결정된다. 유전성 층의 두께는 갭의 두께와 동일하다.

본 발명에 의하면, 졸-겔 법과 같은 비-부합적 침착 프로세스에 의해 침착되는 유전성 재료를 포함하는 비-평면 캐패시터의 제조가 가능하게 된다. 이것은 CVD에 비해 비용이 저렴하고 현상이 용이하며 유전성 재료를 더욱 폭 넓게 이용할 수 있다는 면에서 많은 장점을 갖기 때문에 중요하다. 후술하는 바와 같은 본 발명의 전극 제조 방법과 조합하면, DRAM, FRAM 및/또는 NVRAM 용의 메모리 셀 제조가 비교적 간단하고도 저렴하게 될 수 있다.

도 1a는 제 1 및 제 2 전극의 배치 형태를 도시한 본 발명에 따른 캐패시터 구조의 일 실시예에 대한 단면도

도 1b 및 1c는 도 1a의 구조에서 제 1 전극과 제 2 전극 사이에 존재하는 갭의 두가지 형상에 대한 평면도

도 2는 전극들 중의 한 전극 밑에 추가적인 장벽 층을 갖는 도 1 구조의 다른 실시예에 대한 단면도

도 3은 제 1 전극과 제 2 전극 위에 추가적인 유전성 층을 갖는 도 1 구조의 다른 실시예에 대한 단면도

도 4는 한 전극의 높이가 다른 전극 보다 더 큰 도 3 구조의 다른 실시예에 대한 단면도

도 5는 제 2 전극이 다른 형상을 갖는 도 4의 다른 실시예에 대한 단면도

도 6a 내지 6g는 도 1 내지 3의 구조를 제조하는 한 가지 방법의 각종 단계를 도시한 단면도

도 7a 내지 7f는 도 6e의 것과 유사한 구조를 제조하는 종래 방법의 각종 단계를 도시한 단면도

도 8a 내지 8k는 도 4 및 5의 구조를 제조하는 방법의 각종 단계를 도시한 단면도

도면의 주요 부분에 대한 부호의 설명

1, 2 : 전극 3 : 유전성 재료

4 : 플러그 5 : 유전성 층

6 : 도전성 영역 7 : 장벽 층

8 : 베이스 층 9,12 : 임시 재료

10 : 공동부 11 : 스페이서

13 : 더미 전극 20 : 기판

100,102,104,106,108 : 캐패시터 구조

본 발명은 절연 또는 반도체 기판과, 이 기판 내에 형성된 제 1 도전성 재료의 제 1 도전성 영역과, 기판 위에 형성된 제 1 유전성 층을 구비하는 반도체 전자 디바이스에 관한 것이다. 제 1 유전성 층은 제 1 도전성 층의 소정 부분 위에 제 1 개구(opening) 또는 접점 비아(contact via)를 구비한다. 제 1 개구는 제 2 도전성 재료로 대체적으로 채워져 플러그(plug)를 형성한다. 제 1 유전성 층 위에는 대체적으로 평면 층이 형성되며, 이 대체적으로 평면 층은 제 3 도전성 재료로 형성되고 서로 분리된 제 1 및 제 2 전극을 구비한다.

제 1 또는 "플레이트(plate)"전극은 제 2 또는 "스택(stack)" 전극을 둘러싸고 있으며 이들은 서로 격리되어 있다. 제 2 전극은 접점 비아 위에 위치된다.

제 1 전극과 제 2 전극은 갭(gap)에 의해 서로 분리되어 있는데, 이 갭의 폭은 제 3 도전성 재료의 층에 대해 대체로 수직한 전극 측벽들 간의 간격과 동일하다. 이들 전극 간의 갭은 제 2 유전성 재료의 층으로 채워진다.

메모리 디바이스(memory device)의 제조에 있어서, 많은 수의 메모리 디바이스 또는 셀(cell)들이 단일 기판의 상에 형성된다. 메모리 디바이스의 제조에서, 플레이트 전극들은 서로 전기적으로 연결되는 반면에 스택 전극들은 서로 절연될 것이다.

이러한 전자 디바이스를 제조하는 단계에서는 제 2 유전성 재료를 침착시켜 갭이 완전하게 채워지도록 한다. 이 갭의 측벽은 제 2 유전성 재료의 침착 중에 나타나는데, 그 측벽은 최종 구조에서 제 2 유전성 재료의 폭을 규정하는 것으로서, 이 측벽은 최종 전극 재료로부터 구성할 수도 있고 그렇게 하지 않을 수도 있다.

본 발명의 일 실시예에 있어서, 제 2 전극은 제 3 도전성 재료로 형성하고, 제 1 전극은 제 4 도전성 재료로 형성하는데, 이들 제 3 및 제 4 도전성 재료는 동일한 것일 수도 있고 다를 수도 있다. 다른 실시예에 있어서, 제 1 및 제 2 전극은 두가지의 도전성 재료로 된 2층 구조로 형성하거나 두가지 이상의 도전성 재료로 된 다층 구조로 형성하는데, 이들 두 전극의 층 구조를 동일하게 할 필요는 없다.

제 1 도전성 재료는 기판 내에 형성된 반도체 디바이스의 도전성 소자들을 을 구성한다. 제 2 도전성 재료는 도핑된 폴리실리콘(doped polysilicon), 텅스텐(tungsten), 혹은 다른 어떤 적합한 도전성 재료로 이루어 진다. 제 3 및 제 4 전극 재료는 귀금속(noble metals)(예를 들면, Au, Pt, Pd, Ir, Rh),귀금속과 귀금속의 합금 또는 귀금속과 비-귀금속(non-noble metals)의 합금, 산화물이 도전성을 갖게 되는 금속(예를 들면, Ru과 Mo), 도전성 산화물(예를 들면, RuO₂, IrO₂, Re₂O₃등), TiN 또는 WN과 같은 질화물, 도전성 및 내산화성을 갖는 질화물(예를 들면, TaN, TaSiN) 그리고 규화물(TaSi₂)로 이루어진 그룹(group)에서 선택할 수도 있다. 제 2 유전성 재료의 침착 후에 침착하는 전극들은 산화물이 절연성을 갖는 도전성 재료들의 부가적인 그룹에서 또한 선택할 수 있다.

제 1 유전성 재료는, 대체로, SiO₂, PSG(포스포실리케이트 글라스(phophosilicate glass), BPSG(보로포스포실리케이트 글라스(borophosphosilicate glass), 유동성 산화물(flowable oxide), 스핀-온 글라스(spin-on-glass), 또는 기타 다른 통상적인 유전성 재료나 이들의 조합으로 부터 이루어 질 수도 있다. 제 2 유전성 재료는 강유전성(ferroelectric), 상유전성(paraelectric), 페로브스카이트(perovskite), 파이로클로르(pyrochlores), 릴렉서(relaxors), 층형 페로브스카이트(layered perovskites) 재료, 또는 유전상수가 20 이상인 다른 재료, 예를 들면, Ta₂O₅, (Ba,Sr)TiO₃(BST 또는 BSTO), BaTiO₃, SrTiO₃, PbZr_1-xTi_xO₃(PZT), PbZrO_3,,Pb_1-xLa_xTiO₃(PLT), Pb_1-xLa_x(Zr_yTi_1-y)_1-x/4O₃(PLZT), 및 SrBi₂Ta₂O₉(SBT)와 같은 재료로 이루어진 그룹에서 선택된다.

다른 실시예에 있어서, 도전성 재료의 층은 산소 확산에 대한 장벽과 실리콘 또는 텅스텐 확산에 대한 장벽으로서 작용하며, 도전성 플러그의 상면에 위치된다. 확산 장벽 재료는 내식각성(etch-resistant)을 갖게 할 수도 있고 그렇게 하지 않을 수도 있다. 채용가능한 장벽 재료의 예로서는 TiN, Ta_1-xSi_xN_y(0<x<1 , y>1), 및 유사 재료가 있다. 선택적으로, 도전성 장벽 재료는 도전성 플러그의 하면에 위치되거나 도전성 플러그 전체를 대신 할 수도 있다.

본 발명에 따른 전자 디바이스의 다른 실시예에 있어서, 제 1 또는 제 2 전극의 상면 상에 또는 그 위쪽에는 추가적인 유전성 층, 예를 들어, 제 1 전극과 제 2 전극 간의 갭을 채우는 공정에서 남겨 지게 되는 여분의 제 2 유전성 재료가 위치된다.

다른 실시예에 있어서, 한 개 이상의 추가적인 유전성 층은 제 1 절연층과 제 1 전극(플레이트) 간에 위치하여 식각 저지 수단(etch-stop), 완충 층(buffer layer), 접착 촉매 수단(adhesion promoter)으로서 작용할 수도 있다. 이들 추가적인 유전성 층들 중의 한 개 이상은 SiO₂, 또는 SiN_x와 같은 재료, Al₂O₃또는 HfO₂와 같은 내식각 재료, 또는 제 2 유전성 재료와 동일하거나 동일하지 않을 수도 있는 재료로 형성될 수도 있다.

본 발명에 따라 제조된 하나의 전자 디바이스로서는, 제 2 유전성 재료로 채워지는 측벽 갭의 형태가 원형, 타원형, 중공 십자형(hollow cross) 등의 상술한 단면 구조를 갖는 캐패시터가 있다. 이러한 캐패시터에 있어서, 측벽 갭은 300∼1200Å의 폭, 500Å∼3㎛ 바람직하게는 1000Å∼1㎛의 높이를 가질 수있다. 상술한 구조에 의해 형성된 추가적인 디바이스들은 DRAM용의 용량성 메모리 소자와 NVRAM 또는 FRAM용의 강유전성 메모리 소자를 구비한다.

제 1 및 제 2 전극들을 동시에 침착시키는 상기 구조를 제조하는 방법은 다음과 같은 단계들, 즉,

a)스퍼터링(sputtering), 증발(evaporation), 무전해 침착(electoless deposition), 또는 어떤 다른 물리적 또는 화학적 침착 프로세스로 이루어진 그룹에서 선택된 프로세스에 의해 도전성 시드(seed) 또는 "도금 베이스(plating base)" 층을 블랭킷 침착(blanket deposition)하는 단계,

b)상기 전극들 사이의 갭(gap)으로 될 영역을 규정하고 그 갭을 임시적으로 채우기 위해(to define and temporarily fill) 제 1 임시 재료(disposable material)를 도포하고 패터닝하는 단계 ― 상기 제 1 임시 재료는 포토레지스트(photoresist), 또는 x-선(x-ray), 이온-빔(ion-beam) 또는 전자-빔(e-beam) 레지스트를 사용함 ―,

c)상기 제 1 임시 재료에 의해 덮혀지지 않은 영역을 도전성 재료로("제 3 도전성충"으로) 전기 도금하여(electroplating) 제 1(또는 플레이트(plate)) 전극과 제 2(또는 스택(stack)) 전극을 형성하는 단계 ― 상기 도전성 재료는 상기 도금 베이스(base) 재료와 동일할 수도 있고 동일하지 않을 수도 있음 ―,

d)상기 새롭게 형성된 전극들 간의 갭으로부터 상기 제 1 임시재료를 제거하는 단계,

e)상기 전극들 간의 갭의 기부에(at the base of the gap) 남아 있는 도금 베이스에 의해서 여전히 전기적으로 접속되는 상기 도금된 플레이트 전극과 스택 전극을 전기적으로 절연시키는 단계

를 포함한다. 전기적 절연은 형성된 플레이트 전극과 스택 전극 사이의 도금 베이스를 제거하거나 절연시킴으로써 구현할 수 있다. 이 도금 베이스 부분은 이온 빔 스퍼터링(ion beam sputtering), 반응성 이온 식각(RIE), 및 어떤 다른 물리적 식각 또는 화학적 식각/반응(chemical etching/reaction) 기법들로 이루어진 그룹에서 선택된 프로세스에 의해 제거할 수도 있다. 선택적으로, 그 도금 베이스 부분은 산화(oxidation), 양극처리(anodization) 등과 같은 프로세스에 의해 절연할 수도 있다.

그 다음, 졸-겔(sol-gel) 등과 같은 비-부합적(non-conformal) 프로세스 또는 화학적 증착(chemical vapor deposition)과 같은 부합적 프로세스를 이용하여 플레이트 전극과 스택 전극 간의 갭에 제 2 유전성 재료를 침착시켜 그 갭을 채운다.

상술한 구조를 제조하는 다른 방법에 의하면, 제 2 유전성 재료의 침착 후에 전극들 중의 하나를 침착시키는 것이 가능하게 된다. 이 방법에서는, (i) 먼저 제 2 유전성 재료에 의해 채워지는 갭을 임시 측벽 스페이서(sidewall spacer)에 의해 규정하고, (ii)제 2 유전성 재료를 제 1 전극과 임시 "더미(dummy) 전극" 사이에 침착시킨다. 이 방법(플레이트 전극에 먼저 사용되는 경우 스택 전극에는 그 다음 사용됨)의 장점은, 전극재료와 접점 재료 간의 반응이 최소화되며(이는 접점 플러그 재료에 인접하게 되는 전극이 셀(cell) 유전성 재료 침착 후에 형성되기 때문임) 플러그의 산화 및 셀 유전성 재료와 플러그 재료 간의 반응이 최소화된다(이는 플러그가 셀 유전성 재료의 침착 동안에 임시 더미 전극의 재료에 의해 보호되기 때문임)는 것이다.

이 방법은 다음과 같은 단계들, 즉,

a)스퍼터링, 증발, 또는 어떤 다른 물리적 또는 화학적 침착 프로세스를 포함하는 그룹에서 선택된 프로세스에 의해 제 3 도전성 재료, 폴리싱(polish) 또는 식각 저지 수단으로서도 작용할 수 있는 선택적인(optional) 제 3 유전성 재료, 및 선택적인 제 1 임시 재료를 블랭킷 침착하는 단계,

b)이 층형 스택(the layered stack)을 반응성 이온 식각(RIE), 이온 빔 식각 등으로 이루어진 그룹에서 선택된 프로세스에 의해 이방성(anisotropic) 식각하여 측방향 치수(lateral dimensions)의 플레이트(또는 스택) 전극을 갖는 구조를 남기는 단계,

c)형성된 플레이트(또는 스택) 전극을 구비하는 층형 스택의 노출된 수직면 상에, 제 1 임시재료와 동일하거나 동일하지 않을 수도 있는 식각이 용이한 제 2 임시 재료로 측벽 스페이서를 형성하는 단계,

d)제 1 및 제 2 임시 재료를 제거하는데 사용하는 식각 조건에 대해 내성을 갖는 성질의 제 3 임시 재료를 층형 스택 두께와 거의 동일한 두께로 부합적으로 침착시키는 단계,

e)제 3 임시재료를 화학 기계적 폴리싱(CMP)과 같은 프로세스에 의해서 평면화하여 제 2 임시 재료를 노출시키는 단계,

f)제 2 및 제 1 임시 재료를 습식 식각(wet etching)과 같은 프로세스에 의해 제거하여 제 3 임시 재료를 남기는 단계,

g)플레이트 전극(또는 스택 전극)과 제 3 임시 재료 사이의 갭을 제 2 유전성 재료로 채우는 단계,

h)제 2 유전성 재료를 평면화하여 제 3 임시 재료를 노출시키는 단계,

i)제 3 임시 재료를 그와 동일하거나 동일하지 않을 수도 있는 제 4 도전성 재료로 대체하여 스택(또는 플레이트) 전극을 형성하는 단계

포함한다.

일 실시예에 있어서, 제 1 및 제 2 임시 재료는 SiO₂이고, 제 3 임시 재료는 질화 실리콘이다. 선택적으로, 제 1 및 제 2 임시 재료는 질화 실리콘이고, 제 3 임시 재료는 SiO₂이다. 또한, 제 3 유전성 재료는 폴리싱 또는 식각-저지 수단으로 서도 사용될 수 있는 것으로서 Al₂O₃로 형성될 수 있다. 또한, 침착될 제 2 전극은 한 개 이상의 재료로 이루어 질 수 있는데, 그 중의 하나는 TiN을 사용할 수도 있고 사용하지 않을 수도 있다. 또한, 제 3 유전성 재료는 한 개 이상의 유전성 재료의 다층(multilayer)일 수 있다.

이제, 도면을 참조하면, 본 발명의 구조와 제조 방법에 대한 여러 실시예가 도시되는데, 여기서 동일 소자에는 동일한 번호를 부여한다. 도 1a는 본 발명의 일실시예에 대한 단면도이다. 본 발명의 일실시예에 따른 캐패시터 구조(100)는 제 2 또는 스택 전극(2) 을 둘러싸고 있는 제 1 또는 플레이트 전극(1)을 구비한다. 제 1 전극(1)은 캐패시터 유전성 재료로 채워진 좁은 갭에 의해 제 2 전극(2)으로 부터 이격되어 있다. 유전성 재료(5)내의 도전성 플러그(4)는 기판(20)내의 도전성 영역(6)과 전기적으로 접촉한다. 도 2의 실시예는 도 1a의 것과 유사하며, 단지 차이점은 캐패시터 구조(102)에서 플러그(4)의 상부에 도전성 장벽 층(7)이 부가적으로 형성된다는 것이다. 이 장벽 층의 목적은 플러그 재료가 전극 재료 내로 확산되는 것을 방지하여 플러그 재료를 산소와의 반응으로부터 보호하고자 하는 것이다. 나머지 다른 실시예는 장벽 층이 없는 경우에 대한 것이나, 원한다면 장벽 층을 각 경우에 포함시킬 수도 있다.

도 1b 및 1c는 제 1 전극(1)이 제 2 전극(2)을 둘러싸는 식의 두가지 변형 실시예에 대한 평면도이다. 유전성 재료(3)로 채워진 갭의 형상은 이용 분야에 따라 특히 제조하고자 하는 특정 디바이스에 따라 필요하게 될 수도 있는 어떠한 것을 취할 수도 있다.

도 3의 구조(104)는 도 1a의 실시예와 유사한 실시예이나, 차이점은 플레이트 전극과 스택 전극의 위에 캐패시터 유전성 재료(3)가 형성된다는 것이다. 도 4의 구조(106)는 도 3의 구조와 유사하지만, 단지 차이점은 스택 전극(2)의 상면이 플레이트 전극(1)의 전극의 높이 이상으로 연장하여 플레이트 전극 위에 놓인 캐패시터 유전성 재료(3)와 동평면을 이룬다는 것이다. 이 실시예에 있어서, 스택 전극의 측방향 범위(lateral extent)는 자기-정렬 프로세스(self-aligned process)(예를 들면, 화학 기계적 폴리싱(chemical mechanical polishing))에 의해 규정된다. 도 5의 구조(108)는 도 4의 구조와 유사하며, 단지 차이점은 스택 전극의 상면의 측방향 치수가 비-자기 정렬 식각 프로세스(non-self aligned ethching process)에 의해 규정된다.

이들 캐패시터의 제조에 있어서 주요 단계는 기형성된 갭에 캐패시터 유전성 재료를 채우는 것으로서, 여기서 갭의 폭은 캐패시터 유전성 재료의 두께를 규정한다. 갭은 최종구조에서 있게 될 제 1과 제 2 전극의 사이에 형성될 수도 있고, 또는 하나이상의 희생(sacrificial) 재료와 단일의 제 1 또는 제 2 전극의 사이에 형성될 수도 있다. 이러한 프로세스에서는, 화학적 증착(chemical vapor deposition)과 같은 부합적 프로세스에 의해 캐패시터 유전성 재료를 침착시켜야만 하는 요건이 회피될 수 있다. 도 1 내지 5의 실시예에 적합한 침적 프로세스로서는 졸-겔(sol-gel) 침착이 있다.

도 6 내지 8는 도 1 내지 5에 도시된 캐패시터의 제조에서 캐패시터 유전성 재료로 채워지는 갭 구조를 형성하는 세가지 방법의 주요 단계를 도시한다. 도 6a 내지 6g는 플레이트 및 스택 전극으로 둘러싸인 갭을 형성하는 도금 방법을 도시한다. 도 6a는 도전성 영역(6), 유전성 층(5), 플러그 재료(4), 및 장벽 층 재료(7)로 이루어진 기판(20) 상에 도전성 도금 베이스 층(8)을 형성하는 것을 도시한다. 도 6b는 플레이트 전극과 스택 전극사이의 갭으로 될 영역을 규정하고 임시적으로 채우기 위해 임시 재료(9)를 침착하고 패터닝한 다음의 구조를 도시한 것이다. 이 임시 재료는 전자빔(e-beam), 이온빔(ion-beam), 또는 x-선 리소그래피(x-ray lithography)에 의해 패터닝되는 폴리머 레지스트(polymer resisit)일 수도 있으며, 이 임시 재료의 두께는 전극들에 대해 요망되는 두께를 초과해야만 한다. 도 6c는 플레이트(1) 및 스택(2) 전극들을 전기 도금한 후의 구조를 도시한 것이다. 도 6d는 임시 재료를 제거한 후의 구조를 도시한 것이고, 도 6 e는 노출된 도금 베이스를 제거한 후의 구조를 도시한 것이다. 도 6f 및 6g를 참조하면, 캐패시터 유전성 재료(3)는 도 2 또는 도 3의 구조를 형성하는데 요망되는 바와 같이 침착되고 평면화된다.

도 7a 내지 7f(종래 기술로부터 채용함)는 플레이트 전극과 스택 전극에 둘러 싸인 갭을 형성하기 위한 임시 측벽 스페이서(spacer)를 만드는 방법을 도시한 것이다. 이 방법은 도 1 내지 6의 전극과 기판의 배치 형태를 갖는 구조의 경우에 대해 설명된다. 도 7a는 도전성 영역(6), 유전성 층(5), 플러그 재료(4), 및 장벽 재료(7)을 포함하는 기판(20) 상에 제 1 전극 재료를 침착하는 것을 도시한다. 도 7(b)는 공동부(10)를 형성하기 위한 식각 단계 후의 구조를 도시한 것이다. 도 7c는 임시 스페이서 층(11)을 부합적으로 침착한 후의 구조를 도시한 것이고, 도 7d는 임시 스페이서 층을 이방적으로 식각하여 임시 측벽 스페이서(11)를 형성한 후의 구조를 도시한 것이다. 도 7e는 제 2 전극 재료(2)를 침착하고 평면화한 후의 구조를 도시한 것이다. 도 7f는 임시 스페이서(11)를 제거한 후의 구조를 도시한 것이다. 그 다음, 원하는 바에 따라 캐패시터 유전성 재료를 침착하고 평면화하여 도 2 또는 도 3의 구조를 만든다.

도 8은 플레이트 또는 스택 전극과 임시 "더미(dummy)" 전극(13)에 의해 둘러 싸인 갭을 형성하기 위한 다른 임시 측벽 스페이서를 제조하는 방법을 도시한 것이다. 더미 전극은 캐패시터 유전성 재료의 침착 후에 최종 전극으로 대체된다. 이 방법은 플레이트 전극을 먼저 침적하되 순서는 반대로 할 수도 있는 경우에 대해서 설명된다. 도 8a는 도전성 영역(6), 유전성 층(5), 및 플러그 재료(4)를 포함하는 기판(20) 상에 제 1 전극 재료(1)와 이를 덮는 부가적인 임시 재료(12)의 층을 침착한 것을 도시한 것이다. 도 8b는 공동부(10)의 형성을 위한 식각 단계 후의 구조를 도시한 것이다. 도 8c는 임시 스페이서 층(11)을 부합적으로 침착한 후의 구조를 도시한 것이고, 도 8d는 임시 스페이서 층(11)을 이방적으로 식각하여 측벽 스페이서(11)를 형성한 후의 구조를 도시한 것이다. 도 8e는 더미 전극 재료(13)를 침착하고 평면화한 후의 구조를 도시한 것이다. 도 8f는 임시 재료(12)와 임시 스페이서(11)를 제거한 후의 구조를 도시한 것이다. 다음, 캐패시터 유전성 재료(3)의 침착(도 8g) 후에, 평면화를 행해 더미 전극(13)을 노출시킨다(도 8h). 그 다음, 더미 전극(13)을 제거하고(도 8i) 최종 전극 재료(2)로 대체함으로써 도 8j 또는 도 8k의 구조를 만드는데, 이들 구조는 제각기 도 4 및 도 5의 것에 대응한다.

이제까지 본 발명을 바람직한 실시예들에 관하여 특별하게 도시하고 설명하였지만, 당업자라면 본 발명의 사상과 범주를 벗어나지 않는 범위 내에서 형태 및 세부 사항에 대한 상기 및 다른 변경이 가능할 수도 있음을 알 것이다.

본 발명에 의하면, 졸-겔 법과 같은 비-부합적 침착 프로세스에 의해 침착되는 유전성 재료를 포함하는 비-평면 캐패시터의 제조가 가능하게 된다. 이것은 CVD에 비해 비용이 저렴하고 현상이 용이하며 유전성 재료를 더욱 폭 넓게 이용할 수 있다는 면에서 많은 장점을 갖기 때문에 중요하다. 또한, DRAM, FRAM 및/또는 NVRAM 용의 메모리 셀 제조가 비교적 간단하고도 저렴하게 될 수 있다.

Claims

전자 디바이스(electrical device)에 있어서,

① 기판(substate)과,

② 상기 기판 내에 형성된 제 1 도전성 재료(first conductive material)의 제 1 도전성 영역과,

③ 상기 기판의 위에 형성된 제 1 유전성 층(first dielectric layer) ― 상기 제 1 유전성 층은 상기 제 1 도전성 영역의 일 부분 위에 형성된 접점 비아(contact via)를 포함하며, 상기 접점 비아는 제 2 도전성 재료에 의해 채워짐 ― 과,

④ 상기 제 1 유전성 층 위에 형성된 평면 층(a planar layer) ― 상기 평면 층은 제각기 제 3 및 제 4 도전성 재료로 형성되고 서로 분리된 제 1 과 제 2 전극을 포함하고, 상기 제 1 및 제 2 전극은 제 1 및 제 2 전극의 측벽들 간의 간격과 동일한 폭을 가진 갭(gap)이 규정되게 침착되며, 상기 제 1 전극은 상기 제 2 전극을 둘러 싸며, 상기 제 2 전극은 상기 접점 비아 위에 위치되고 제 1 전극으로 부터 절연됨 ― 과,

⑤ 상기 제 1 전극과 제 2 전극 사이의 갭을 채우는 제 2 유전성 재료 층

을 포함하는 전자 디바이스.
제 1 항에 있어서,

상기 제 1 또는 제 2 전극이나 이들 두 전극의 상에 또는 그 위에 제 3 유전성 층을 더 포함하는 전자 디바이스.
제 1 항에 있어서,

한 개 이상의 추가적인 유전성 층이 상기 제 1 유전성 층과 상기 제 1 전극 사이에 위치하는 전자 디바이스.
제 1 항에 있어서,

상기 제 2 도전성 재료의 상면에 위치되어 산소 확산에 대한 장벽(barrier) 및 실리콘 또는 텅스텐 확산에 대한 장벽으로서 작용하는 제 5 도전성 재료 층을 더 포함하는 전자 디바이스.
제 1 항에 있어서,

상기 제 2 도전성 재료는 산소 확산에 대한 장벽 및 실리콘 또는 텅스텐 확산에 대한 장벽인 전자 디바이스.
제 1 항에 있어서,

상기 제 2 유전성 재료는 강유전성(ferroelectric), 상유전성(paraelectric), 페로브스카이트(perovskite), 파이로클로르(pyrochlores), 릴렉서(relaxors), 층형 페로브스카이트(layered perovskites) 또는 유전상수가 20 이상인 재료로 이루어진 그룹에서 선택되는 전자 디바이스.
제 6 항에 있어서,

상기 제 2 유전성 재료는 Ta₂O₅, (Ba,Sr)TiO₃(BST 또는 BSTO), BaTiO₃, SrTiO₃, PbZr_1-xTi_xO₃(PZT), PbZrO_3,,Pb_1-xLa_xTiO₃(PLT), Pb_1-xLa_x(Zr_yTi_1-y)_1-x/4O₃(PLZT) 및 SrBi₂Ta₂O₉(SBT)로 이루어진 그룹에서 선택되는 전자 디바이스.
제 1 항에 있어서,

상기 제 3 또는 제 4 도전성 재료는 귀금속(noble metals), 귀금속과 귀금속의 합금 또는 귀금속과 비-귀금속(non-noble metals)의 합금, 산화물이 도전성을 갖는 금속, 도전성 산화물(oxides), 도전성 질화물(nitrides), 도전성 규화물(silicides) 및 산화물이 절연성을 갖는 도전성 재료로 이루어진 그룹에서 선택되는 전자 디바이스.
제 8 항에 있어서,

상기 제 3 및 제 4 도전성 재료는 Au, Pt, Pd, Ir, Rh, Ru, Mo, RuO₂, IrO₂, Re₂O_3,TiN, TaN, TaSiN, TaSi₂및 WN로 이루어진 그룹에서 선택되는 전자 디바이스.
제 1, 2, 3, 4 또는 5 항에 기재된 단면 구조를 가진 캐패시터에 있어서,

상기 제 2 유전성 재료로 채워진 측벽 갭은 원형 또는 중공 십자형(hollow cross)의 형태를 갖는 캐패시터.
제 10 항에 기재된 단면 구조를 가진 캐패시터에 있어서,

상기 제 2 유전성 재료로 채워진 갭 또는 공동부는 300∼1200Å의 폭 및 500Å∼3㎛의 높이를 갖는 캐패시터.
제 1, 2, 3, 4 또는 5 항에 기재된 구조를 갖는 DRAM용의 용량성 메모리 소자.
제 1, 2, 3, 4 또는 5 항에 기재된 구조를 갖는 NVRAM 또는 FRAM용의 용량성 메모리 소자.
제 1, 2, 3, 4 또는 5항에 기재된 구조를 갖는 반도체 디바이스.
전자 디바이스 제조 방법에 있어서,

① 기판 내에 제 1 도전성 재료의 제 1 도전성 영역을 형성하는 단계와,

② 상기 기판 위에 제 1 유전성 층을 형성하는 단계 ― 상기 제 1 유전성 층은 상기 제 1 도전성 영역의 소정 부분 위에 제 1 개구(opening)를 포함하며, 상기 제 1 개구는 제 2 도전성 재료에 의해 실질적으로 채워짐 ― 와,

③ 상기 제 1 유전성 층 상에 도전성 블랭킷 시드 층 또는 도금 베이스(blanket seed layer or plating base)를 침착하는 단계와,

④ 서로 이격된 임시 충진 영역들(spaced temporary fill regions)을 규정하기 위해 상기 시드 층 또는 도금 베이스 상에 제 1 임시 재료(disposable material)를 도포하고 패터닝하는(applying and patterning) 단계와,

⑤ 상기 제 1 임시 재료에 의해 덮혀지지 않은 영역을 제 3 도전성 재료로 전기 도금하여(electroplating) 제 1 전극과 제 2 전극을 형성하는 단계와,

⑥ 상기 제 1 임시 재료를 제거하여 상기 제 1전극과 제 2 전극 간에 갭을 형성하는 단계와,

⑦ 상기 제 1전극과 제 2 전극 간의 갭의 기부에(at the base of the gap) 남아 있는 시드 층 또는 도금 베이스 부분을 제거하는 것에 의해서 상기 제 1 전극과 제 2 전극을 전기적으로 절연시키는 단계와,

⑧ 제 2 유전성 재료를 상기 갭에 채우는 단계

를 포함하는 전자 디바이스 제조 방법.
제 15 항에 있어서,

상기 제 1 전극과 제 2 전극 사이의 시드 층은 산화(oxidation) 또는 양극처리(anodization)에 의해 절연되게 만들어 지는 전자 디바이스 제조 방법.
전자 디바이스 제조 방법에 있어서,

① 기판 내에 제 1 도전성 재료의 제 1 도전성 영역을 형성하는 단계와,

② 상기 기판 위에 제 1 유전성 층을 형성하는 단계 ― 상기 제 1 유전성 층은 상기 제 1 도전성 영역의 소정 부분 위에 제 1 개구(opening)를 포함하며, 상기 제 1 개구는 제 2 도전성 재료에 의해 실질적으로 채워짐 ― 와,

③ 상기 제 1 유전성 층 상에 제 1 전극과 임시 전극을 형성하는 단계 ― 상기 제 1 전극과 임시 전극 간의 갭은 임시 측벽 스페이서에 의해 규정됨 ― 와,

④ 상기 제 1 전극과 임시 전극 간에 제 2 유전성 재료를 침착하는 단계

를 포함하는 전자 디바이스 제조 방법.
제 17 항에 있어서,

상기 제 1 유전성 층 상에 제 1 전극과 임시 전극을 형성하는 단계와 상기 제 1 전극과 임시 전극 간에 제 2 유전성 재료를 침착하는 단계는,

a) 제 3 도전성 재료, 제 3 유전성 재료, 및 제 1 임시 재료를 블랭킷 침착하여 상기 제 1 유전성 층 상에 층형 스택(layered stack)을 형성하는 단계와,

b) 이 층형 스택을 이방성(anisotropic) 식각하여 측방향 치수(lateral dimensions)의 제 1 전극을 갖는 구조를 남기는 단계와,

c) 상기 제 1 전극을 구비하는 상기 스택의 노출된 수직면 상에 식각이 용이한 제 2 임시 재료로 측벽 스페이서를 형성하는 단계와,

d) 제 1 및 제 2 임시 재료를 제거하는데 사용하는 식각 조건에 대해 내성을 갖는 성질의 제 3 임시 재료를 상기 스택의 두께와 거의 동일한 두께로 부합적으로 침착시키는 단계와,

e) 상기 제 3 임시재료를 평면화하여 상기 제 2 임시 재료를 노출시키는 단계와,

f) 상기 제 1 및 제 2 임시 재료를 제거하여 상기 제 3 임시 재료를 남기는 단계와,

g) 상기 전극 스택과 상기 제 3 임시 재료 사이의 갭을 상기 제 2 유전성 재료로 채우는 단계와,

h) 상기 제 2 유전성 재료를 평면화하여 상기 제 3 임시 재료를 노출시키는 단계와,

i) 상기 제 3 임시 재료를 제 4 도전성 재료로 대체하여 상기 제 2 전극을 형성하는 단계

에 의해 수행되는 전자 디바이스 제조 방법.
제 18 항에 있어서,

상기 제 3 유전성 재료는 폴리싱-저지(polish-stop)또는 식각-저지(etch-stop) 수단으로서 작용하는 전자 디바이스 제조 방법.
용량성 또는 강유전성 메모리 디바이스를 제조하는 방법에 있어서,

그 폭이 상기 메모리 디바이스내의 유전성 층 구조의 두께를 결정하는 재료 층 내의 기존(pre-existing) 공동부를 채우기 위해, 상기 유전성 층 구조를 침착하는 단계를 포함하는

용량성 또는 강유전성 메모리 디바이스 제조 방법.
제 20 항에 있어서,

상기 유전성 층은 강유전성 또는 고-엡실론(high-epsilon) 재료로 형성되는 용량성 또는 강유전성 메모리 디바이스 제조 방법.
제 21 항에 있어서,

① 기판 내에 제 1 도전성 재료의 제 1 도전성 영역을 형성하는 단계와,

② 상기 기판 위에 제 1 유전성 층을 형성하는 단계 ― 상기 제 1 유전성 층은 상기 제 1 도전성 영역의 소정 부분 위에 제 1 개구를 포함하며, 상기 제 1 개구는 제 2 도전성 재료에 의해 실질적으로 채워짐 ― 와,

③ 상기 제 1 유전성 층 상에 도전성 블랭킷 시드 층을 침착하는 단계와,

④ 서로 이격된 임시 충진 영역들을 규정하기 위해 상기 시드 층 상에 제 1 임시 재료를 도포하고 패터닝하는 단계와,

⑤ 상기 제 1 임시 재료에 의해 덮혀지지 않은 영역을 제 3 도전성 재료로 전기 도금하여 제 1 전극과 제 2 전극을 형성하는 단계와,

⑥ 상기 제 1 임시 재료를 제거하여 상기 제 1전극과 제 2 전극 간에 갭을 형성하는 단계와,

⑦ 상기 제 1전극과 제 2 전극 간의 갭의 기부에 남아 있는 시드 층 부분을 제거하는 것에 의해서 상기 제 1 전극과 제 2 전극을 전기적으로 절연시키는 단계와,

⑧ 제 2 유전성 재료를 상기 갭에 채우는 단계

를 포함하는 전자 디바이스 제조 방법.
제 21 항에 있어서,

① 기판 내에 제 1 도전성 재료의 제 1 도전성 영역을 형성하는 단계와,

② 상기 기판 위에 제 1 유전성 층을 형성하는 단계 ― 상기 제 1 유전성 층은 상기 제 1 도전성 영역의 소정 부분 위에 제 1 개구를 포함하며, 상기 제 1 개구는 제 2 도전성 재료에 의해 실질적으로 채워짐 ―와,

③ 상기 제 1 유전성 층 상에 서로 이격된 제 1 전극과 제 2 전극을 형성하는 단계 ― 상기 제 2 전극은 상기 제 2 도전성 영역 위에 있으며, 상기 제 1 전극과 임시 전극 간의 갭은 임시 측벽 스페이서에 의해 규정됨 ― 와,

④ 상기 측벽 스페이서를 제거하고 상기 제 1 전극과 임시 전극 간의 갭에 제 2 유전성 재료를 침착하는 단계

를 포함하는 전자 디바이스 제조 방법.
제 21 항에 있어서,

① 기판 내에 제 1 도전성 재료의 제 1 도전성 영역을 형성하는 단계와,

② 상기 기판 위에 제 1 유전성 층을 형성하는 단계 ― 상기 제 1 유전성 층은 상기 제 1 도전성 영역의 소정 부분 위에 제 1 개구를 포함하며, 상기 제 1 개구는 제 2 도전성 재료에 의해 실질적으로 채워짐 ― 와,

③ 상기 제 1 유전성 층 상에 제 1 전극과 임시 전극을 형성하는 단계 ― 상기 제 1 전극과 임시 전극 간의 갭은 임시 측벽 스페이서에 의해 규정됨 ― 와,

④ 상기 제 1 전극과 임시 전극 간에 제 2 유전성 재료를 침착하는 단계

를 포함하는 전자 디바이스 제조 방법.