JP3701194B2 - キャパシタの電極製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置製造方法に係り、特に絶縁膜を利用して３次元形状のキャパシタ電極を製造する方法に関する。
【０００２】
【従来の技術】
半導体装置が高集積化されることによりキャパシタが占める面積が小さくなる反面、キャパシタに要求される静電容量は増大する。これにより、ＤＲＡＭ装置のような半導体装置に採用されるストレージ電極の誘電膜に対する有効表面積を拡張させる方案が提示されている。
【０００３】
ストレージ電極の有効表面積を拡張させる方案は米国特許第５，１６２，２４８号（「Ｏｐｔｉｍｉｚｅｄ ｃｏｎｔａｉｎｅｄ ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ ＤＲＡＭ ｃｅｌｌ ｕｔｉｌｉｚｉｎｇ ｓａｃｒｉｆｉｃｉａｌ ｏｘｉｄｅ ｄｅｐｏｓｉｔｉｏｎ ａｎｄ ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ」、Ｃｈａｒｌｅｓ Ｈ． Ｄｅｎｎｉｓｏｎ ｅｔ ａｌ．）で開示されるようにストレージ電極の形状を３次元的な形状に誘導するために犠牲酸化膜を導入する方案が一般的である。
【０００４】
しかし、半導体装置がより高集積化され、キャパシタの誘電膜として五酸化二タンタル（Ｔａ2Ｏ5）またはＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ3）などのような高誘電率の物質を使用する方案に提示されている。このような高誘電率の物質を誘電膜として利用する場合、キャパシタの電極として導電性ポリシリコンの代りに窒化チタニウム（ＴｉＮ）膜のような金属膜からなされる電極が要求されている。すなわち、キャパシタの構造としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を使用する方案が提示されている。
【０００５】
このように金属電極を利用する場合、上記のように犠牲酸化膜を導入してストレージ電極を、シリンダまたはコンテナ状、またはスタック状などの３次元的な構造に形成するのが困難になる。
【０００６】
たとえば、３次元形状のストレージ電極を形成するために導入される犠牲酸化膜は、ストレージ電極の形状を３次元的な形状へ誘導するためのモールドとして使われる。この時、ストレージ電極を分離するために別の犠牲酸化膜が追加として導入されることもある。このような犠牲酸化膜は、ストレージ電極の有効表面を最大限得るために、後続工程から除去されることが望ましい。
【０００７】
犠牲酸化膜を除去する工程は通常湿式蝕刻工程で行われる。このような湿式蝕刻工程を制御するためには犠牲酸化膜の下方に蝕刻終了膜を導入することが必須である。このような蝕刻終了膜として窒化シリコン膜が導入されている。このような窒化シリコン膜を蝕刻終了膜として導入する場合に、上記の犠牲酸化膜を除去する湿式蝕刻工程により蝕刻終了膜の下方に導入される下部絶縁膜が損傷する不良が生じうる。
【０００８】
すなわち、湿式蝕刻工程に用いられる蝕刻液が、窒化シリコン膜とストレージ電極の界面に沿ってにしみ込んでしまい、下方の絶縁膜をとかし出すことがある。このような現象は窒化シリコン膜と金属電極との低い接着特性に大きく起因する。
【０００９】
前記の蝕刻終了膜下部の絶縁膜はストレージ電極を支持する役割を果たすので、前記のように下部の絶縁膜がとける現象によりストレージ電極が倒れたり傾いたりして電極不良が生じうる。したがって、金属電極をキャパシタの電極として利用するためには、前記のような蝕刻終了膜下部の絶縁膜が蝕刻液により侵蝕されることを防止できる新たな蝕刻終了膜を導入することが求められる。
【００１０】
【発明が解決しようとする課題】
本発明がなそうとする技術的課題は、犠牲絶縁膜を導入して３次元形状のキャパシタ電極を形成する時、残留する犠牲絶縁膜を除去する湿式蝕刻工程により下方の絶縁膜がとけたり形成された電極が倒れたり陥没したりすることを防止できる新たな蝕刻終了膜を導入するキャパシタの電極製造方法を提供するところにある。
【００１１】
【課題を解決するための手段】
上記の技術的課題をなすための本発明の一観点は次の通りである。半導体基板上に前記半導体基板に電気的に連結する導電性プラグをつつむ下部絶縁膜を形成する。その後、前記下部絶縁膜上に支持用絶縁膜を形成する。前記支持用絶縁膜上に酸化タンタル膜を含んでなされる蝕刻終了膜を形成する。前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する。
【００１２】
前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支持用絶縁膜を順次にパターニングして前記導電性プラグを露出するモールドを形成する。前記モールドを形成するパターニング工程は乾式蝕刻方法で行われ、このような乾式蝕刻の蝕刻終了を制御するための補助蝕刻終了膜を前記の酸化タンタル膜上部または下部にさらに形成できる。前記補助蝕刻終了膜としては酸化アルミニウム膜または窒化タンタル膜を導入できる。
【００１３】
前記モールド用犠牲絶縁膜上に前記モールドの内側面を覆って前記導電性プラグに電気的に連結するストレージ電極膜を形成する。前記ストレージ電極膜を分離してストレージ電極を形成する。分離された前記ストレージ電極により露出される残留する前記モールド用犠牲絶縁膜を前記蝕刻終了膜を蝕刻終了点として選択的に蝕刻して除去する。
【００１４】
これにより、シリンダ状またはスタック状などのように３次元形状を持つストレージ電極が形成される。
【００１５】
また、前記ストレージ電極膜を形成する段階は、窒化チタニウム膜、窒化アルミニウムチタニウム膜、窒化タンタル膜、窒化タングステン膜、白金膜、ルテニウム膜、イリジウム膜、酸化ルテニウム膜、酸化ストロンチウムルテニウム膜および導電性ポリシリコン膜からなされる一群の導電膜から選択される何れか一つの導電膜を形成する段階を含む。
【００１６】
前記ストレージ電極膜を形成する段階は、前記モールドの前記導電性プラグを露出する凹んだ部分を埋込む段階を含み、前記ストレージ電極を分離する段階は、前記ストレージ電極膜の全面を平坦化して前記ストレージ電極膜下部の前記モールド用犠牲絶縁膜を露出する段階を含む。
【００１７】
前記平坦化は、前記分離用犠牲絶縁膜上を前記モールド用犠牲絶縁膜が露出されるよう化学機械的研磨またはエッチバック段階を含む。
【００１８】
前記ストレージ電極膜を形成する段階は、前記モールドの前記導電性プラグを露出する凹んだ部分の形による凹部を持つように前記モールドの内側面を覆うストレージ電極膜を形成する段階を含み、前記ストレージ電極を分離する段階は、前記ストレージ電極膜上に前記ストレージ電極膜の凹部を埋込む分離用犠牲絶縁膜を形成する段階と、前記分離用犠牲絶縁膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化して前記ストレージ電極膜の下方の前記モールド用犠牲絶縁膜を露出する段階とを含む。
【００１９】
前記ストレージ電極膜を形成する段階は、前記モールドの前記導電性プラグを露出する凹んだ部分の形による凹部を持つように前記モールドの内側面を覆うストレージ電極膜を形成する段階を含み、前記ストレージ電極を分離する段階は、前記ストレージ電極膜上に前記ストレージ電極膜の凹部を埋込む誘電膜を形成する段階と、前記誘電膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化して前記ストレージ電極膜下部の前記モールド用犠牲絶縁膜を露出する段階とを含む。
【００２０】
残留する前記モールド用犠牲絶縁膜を除去する段階は、前記酸化タンタル膜により蝕刻終了が制御される湿式蝕刻方法を使用して行われる。
半導体基板上に前記半導体基板に電気的に連結する導電性プラグをつつむ下部絶縁膜を形成する段階と、前記下部絶縁膜上に支持用絶縁膜を形成する段階と、前記支持用絶縁膜上に酸化タンタル膜を含んでなされる蝕刻終了膜を形成する段階と、前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する段階と、前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支持用絶縁膜を順次に選択的にパターニングし、前記導電性プラグを露出するモールドを形成する段階と、前記モールド上に前記導電性プラグに電気的に連結するストレージ電極膜を前記モールドの内側面に沿って形成する段階と、前記ストレージ電極膜上に前記モールドの形状により生じる凹部を埋込む分離用犠牲絶縁膜を形成する段階と、前記モールド用犠牲絶縁膜が露出されるよう前記分離用犠牲絶縁膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化してシリンダ状のストレージ電極を分離する段階と、分離された前記ストレージ電極により露出される残留する前記モールド用犠牲絶縁膜及び前記分離用犠牲絶縁膜を前記酸化タンタル膜を蝕刻終了点として選択的に蝕刻して除去する段階とを含む。
【００２１】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例はさまざまな他の形に変形でき、本発明の範囲が後述する実施例により限定されるものと解釈されてはならない。本発明の実施例は当業界で平均的な知識を持った者に本発明をより完全に説明するために提供されるのである。したがって、図面での要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。さらに、ある膜が他の膜または半導体基板の「上」にあると記載される場合には、前記ある膜は前記他の膜または半導体基板に直接接触して存在してもよく、あるいはその間に第３の膜が介在されてもよい。
【００２２】
本発明の実施例は、犠牲絶縁膜を導入してシリンダ状またはスタック状などの３次元形状のキャパシタ電極を形成する時、犠牲絶縁膜の除去工程を制御する新たな蝕刻終了膜を提示する。提示される蝕刻終了膜は犠牲絶縁膜を除去する湿式蝕刻工程において蝕刻終了点として作用し、さらにキャパシタ電極が３次元形状を持つように誘導するためのモールドを形成するのに用いられる乾式蝕刻工程の蝕刻終了点としても作用する。
【００２３】
以下、具体的な実施例を示す図面を参照して本発明の実施例を詳細に説明するが、本発明は、これに限定されず犠牲絶縁膜を導入するさまざまな３次元形状を持つキャパシタ電極製造に適用できる。
【００２４】
図１ないし図６は本発明の第１実施例によるキャパシタの電極製造方法を概略的に示すための図である。
【００２５】
図１は半導体基板１００上に蝕刻終了膜５００およびモールド用犠牲絶縁膜４５０を形成する段階を概略的に示した断面図である。
【００２６】
具体的に、半導体基板１００上に通常の埋設コンタクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ）工程を利用してストレージ電極に電気的に連結する導電性プラグ３１０を形成する。この時、導電性プラグ３１０は、下部絶縁膜２００につつまれ半導体基板１００上に形成されたゲートなどのような他の導電性パターン（図示せず）と絶縁され、半導体基板１００の活性領域に電気的に連結する。すなわち、埋設コンタクトとして作用する。下部絶縁膜２００は必要に応じて他の厚さに形成されうるが、導電性プラグ３１０の厚さによりだいたい４０００Åないし５０００Å程度の厚さに形成されうる。
【００２７】
導電性プラグ３１０はさまざまな導電性物質から形成できる。たとえば、導電性ポリシリコンから形成でき、導電性プラグ３１０の上側を覆う拡散障壁膜３３０をさらに導入できる。この時、拡散障壁膜３３０はオーム接触のためのオーム膜をさらに含むことができる。
【００２８】
このようにさまざまなパターンが形成されてトポロジーがある半導体基板１００上に支持用絶縁膜４１０を形成する。支持用絶縁膜４１０は、３次元的な形状からなされるストレージ電極が倒れたり崩れたりしないようにおさえて支持する役割を果たす。したがって、一般的に半導体装置を製造するのに用いられる絶縁物質から形成されうる。たとえば、酸化シリコン（ＳｉＯ2）膜を下部絶縁膜２００上に導電性プラグ３１０などを覆うように蒸着して支持用絶縁膜４１０を形成する。さらに支持用絶縁膜４１０はストレージ電極を支持する最小限の厚さ以上に形成されねばならない。たとえば、だいたい２０００Åないし３０００Å程度の厚さに形成されうる。
【００２９】
この後、支持用絶縁膜４１０上に後続蝕刻工程で使われる蝕刻終了膜５００を形成する。本発明の実施例では前記蝕刻終了膜５００が酸化タンタル膜５１０を含むように形成する。たとえば、前記の支持用絶縁膜４１０上にスパッタリング法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを利用して五酸化二タンタル（Ｔａ2Ｏ5）からなされる酸化タンタル膜５１０を形成する。このような酸化タンタル膜５１０は蝕刻終了の役割を発揮できる最小限の厚さ以上に形成されることが望ましい。たとえば、だいたい１０Åないし９０Å程度の厚さに形成されうるが、後続の蝕刻工程によりその厚さを異ならせることができる。
【００３０】
必要に応じて酸化タンタル膜５１０上に別途の補助蝕刻終了膜５５０をさらに形成できる。補助蝕刻終了膜５５０は酸化タンタル膜５１０の上方または下方に形成され、後続の乾式蝕刻工程時に乾式蝕刻工程を制御する乾式蝕刻用蝕刻の終了点として作用する。このような補助蝕刻終了膜５５０としては窒化シリコン膜または酸化アルミニウム（Ａｌ2Ｏ3）膜を利用できる。このような窒化シリコン膜または酸化アルミニウム膜はスパッタリング法またはＣＶＤ法で形成される。
【００３１】
このような蝕刻終了膜５００上にモールド用犠牲絶縁膜４５０を形成する。モールド用犠牲絶縁膜４５０は、続けてパターニングされてストレージ電極を３次元的な形状を持つように誘導するモールドを構成する役割を果たす。さらに、モールド用犠牲絶縁膜４５０の厚さは必要により異なって設定できるが、ストレージ電極の高さを考慮してその厚さを設定することが望ましい。たとえば、酸化シリコン膜をだいたい１００００Åないし１２０００Å程度の厚さに形成してモールド用犠牲絶縁膜４５０として利用できる。
【００３２】
図２は導電性プラグ３１０を露出するモールド４１０、５００、４５０を形成する段階を概略的に示した断面図である。
【００３３】
具体的に、選択的な乾式蝕刻方法を使用してモールド用犠牲絶縁膜４５０をパターニングする。モールド用犠牲絶縁膜４５０上に写真工程を利用してフォトレジストパターンなどのような蝕刻マスク（図示せず）を形成した後、モールド用犠牲絶縁膜４５０として利用された酸化シリコンを蝕刻するのに適切な蝕刻ガスを使用して露出されるモールド用犠牲絶縁膜４５０を蝕刻する。たとえば、Ｃ4Ｆ8ガスなどのようなフッ化物系ガスに酸素ガスおよびアルゴン（Ａｒ）を追加して前記蝕刻ガスに利用する。
【００３４】
前記のような乾式蝕刻は蝕刻終了膜５００により蝕刻終了を制御できる。すなわち、蝕刻終了膜５００に含まれた酸化タンタル膜５１０は、前記モールド用犠牲絶縁膜４５０に対して乾式蝕刻選択比を持ち、乾式蝕刻終了の役割を果たせる。たとえば、Ｃ4Ｆ8ガス、酸素ガスおよびアルゴンを含む蝕刻ガスを使用する場合、他の蝕刻条件により変化されうるが、酸化シリコンに対して五酸化二タンタルはだいたい２：１程度の蝕刻選択比を示す。したがって、酸化シリコンからなされるモールド用犠牲絶縁膜４５０を乾式蝕刻する時、その終了点として前記酸化タンタル膜５１０を利用できる。
【００３５】
しかし、乾式蝕刻の終了をよりはっきりと制御するためには、前述したように酸化タンタル膜５１０の上方に別途の補助蝕刻終了膜５５０を導入してもよい。補助蝕刻終了膜５５０は前記モールド用犠牲絶縁膜４５０に対して乾式蝕刻選択比を持つ物質に形成されることが望ましい。
【００３６】
上記のようなＣ4Ｆ8ガス、酸素ガス及びアルゴンを含む蝕刻ガスを使用する場合、他の蝕刻条件により変化されうるが、酸化シリコンに対して窒化シリコンはだいたい１０：１程度の蝕刻選択比を示す。さらに、酸化シリコンに対して酸化アルミニウムはだいたい５：１程度の蝕刻選択比を示す。したがって、前記補助蝕刻終了膜５５０として酸化アルミニウム膜または窒化シリコン膜を導入することにより、前記乾式蝕刻の終了をより精巧に制御できる。
【００３７】
乾式蝕刻工程は上述のように酸化タンタル膜５１０または補助蝕刻終了膜５５０により蝕刻終了点の検出がなされる。蝕刻終了点の検出がなされた後も前記の乾式蝕刻工程を一定時間続けて進行することにより、すなわちタイム蝕刻方式で過度蝕刻を行うことにより、下部の導電性プラグ３１０、実質的には拡散障壁膜３３０が露出されるようにする。
【００３８】
このようなパターニング工程により、モールド用犠牲絶縁膜４５０、蝕刻終了膜５００及び支持用絶縁膜４１０が順次にパターニングされ、ストレージ電極を３次元的な形状へ誘導するためのモールド４１０、５００、４５０が形成される。
【００３９】
一方、図１及び図２では上述のように補助蝕刻終了膜５５０が酸化タンタル膜５１０の上部に形成される場合を例示したが、工程の必要に応じて補助蝕刻終了膜５５０を酸化タンタル膜５１０の下に導入できる。さらに、補助蝕刻終了膜５５０と酸化タンタル膜５１０が相互離隔して導入されてもよい。
【００４０】
図３はモールド４１０、５００、４５０上にストレージ電極膜６００を形成する段階を概略的に示した断面図である。
【００４１】
具体的に、モールド４１０、５００、４５０が形成された結果物上にストレージ電極膜６００を形成する。この時、ストレージ電極膜６００は必要に応じてその厚さが変わりうる。たとえば、シリンダ状でストレージ電極を誘導する場合にはモールド４１０、５００、４５０の内側面に沿ってストレージ電極膜６００が蒸着され、結局モールド４１０、５００、４５０の形状により凹部が発生するようになる。このようなストレージ電極膜６００は下方の導電性プラグ３１０と電気的に連結するように形成される。
【００４２】
このようなストレージ電極膜６００はキャパシタの静電容量の増大を具現するために、金属膜を含むように形成されることが望ましい。たとえば、窒化チタニウム（ＴｉＮ）膜、窒化アルミニウムチタニウム（ＴｉＡｌＮ）膜、窒化タンタル（ＴａＮ）膜または窒化タングステン（ＷＮ）膜などのような窒化金属膜でストレージ電極膜６００を形成できる。または白金（Ｐｔ）膜、ルテニウム（Ｒｕ）膜またはイリジウム（Ｉｒ）膜などのような白金系の金属膜でストレージ電極膜６００を形成できる。または、酸化ルテニウム（ＲｕＯ2）膜または酸化ストロンチウムルテニウム（ＳｒＲｕＯ3）膜などのような酸化金属膜を利用できる。そして、すでに常用されている導電性ポリシリコン膜でも前記ストレージ電極膜６００を形成できる。
【００４３】
図４はストレージ電極膜６００上に分離用犠牲絶縁膜７００を形成する段階を概略的に示した断面図である。
【００４４】
具体的に、ストレージ電極膜６００上に分離用犠牲絶縁膜７００を形成する。分離用犠牲絶縁膜７００は化学的機械的研磨またはエッチバックなどによる平坦化のために導入される。この時、分離用犠牲絶縁膜７００はストレージ電極膜６００上にストレージ電極膜６００が形成された結果物の凹んだ部位を埋込むように形成される。分離用犠牲絶縁膜７００はストレージ電極膜６００を分離するのに利用された後で除去されねばならないので、多様な絶縁物質から形成されうる。たとえば、酸化シリコンで形成される。
【００４５】
図５は分離用犠牲絶縁膜７００上に平坦化工程を行った結果を概略的にした断面図である。
【００４６】
具体的に、ストレージ電極膜６００が形成された結果物の凹部を埋込む分離用犠牲絶縁膜７００上に平坦化工程を行う。たとえば、分離用犠牲絶縁膜７００が形成された結果物上を化学的機械的に研磨する。またはエッチバック工程を利用して平坦化を行うことができる。このような化学的機械的な研磨またはエッチバックはモールド用犠牲絶縁膜４５０が露出されるまで行われることが望ましい。これにより、分離用犠牲絶縁膜７００の下方でモールド用犠牲絶縁膜４５０の上方に存在するストレージ電極膜６００の一部は除去され、分離されたストレージ電極６５０が形成される。したがって、分離されたストレージ電極６５０はモールド４５０、５００、４１０の内側面に沿って蒸着されたストレージ電極膜６００部分が残留してなされる。
【００４７】
図６は残留するモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を除去する段階を概略的に示した断面図である。
【００４８】
具体的に、平坦化工程でストレージ電極６５０を形成した後、残留するモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を選択的に除去する。ストレージ電極６５０は残留させなくてはならないので、モールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を湿式蝕刻して選択的に除去する。湿式蝕刻方法にて用いられる蝕刻液としては通常の選択的湿式蝕刻工程に用いられる蝕刻液を使用できる。たとえば、ＬＡＬ溶液またはＨＦ溶液を含む蝕刻液を使用してモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を選択的に湿式蝕刻できる。
【００４９】
このような湿式蝕刻工程は、下部に酸化タンタル膜５１０を含む蝕刻終了膜５００により蝕刻終了され制御される。酸化タンタル膜５１０が湿式蝕刻の終了点として利用される場合、前記の蝕刻液が酸化タンタル膜５１０とストレージ電極６５０との界面を通じてしみ込み、下方の支持用絶縁膜４１０または下部絶縁膜２００などをぬらすことが抑制される。このような結果は次の図７ないし図９のＳＥＭ写真により立証される。
【００５０】
図７および図８は窒化シリコン膜を湿式蝕刻の蝕刻終了として用いた場合に生じる問題点を概略的に示すための図である。
【００５１】
具体的に、上記のようなモールド用犠牲絶縁膜または分離用犠牲絶縁膜を除去する湿式蝕刻工程の蝕刻終了のために通常の窒化シリコン膜を導入する場合、湿式蝕刻に用いられる蝕刻液により下方の支持用絶縁膜または下部絶縁膜がとける現象が生じうる。すなわち、図７の参照番号Ａに示したように支持用絶縁膜に蝕刻液がしみこんで支持用絶縁膜がとける現象が見られる。このような現象が深刻化すれば、図８の参照番号Ｂに示したようにストレージ電極が倒れたり陥没したりする不良につながる。
【００５２】
このような現象は通常の窒化シリコン膜を導入する場合、窒化シリコン膜とストレージ電極との界面特性が相対的に劣悪で、このような界面を通じて蝕刻液が下方にしみ込むことがあるという問題点を示唆する。
【００５３】
図９は本発明の実施例による酸化タンタル膜を湿式蝕刻の蝕刻終了に用いた場合の結果物を概略的に示す走査電子顕微鏡写真を示す図である。
【００５４】
具体的に、本発明の実施例により酸化タンタル膜を湿式蝕刻の蝕刻終了膜として用いた場合、図９に示すように下方の支持用絶縁膜または下部絶縁膜に対する蝕刻液の損傷現象の発生防止がなされた。このような結果は本発明の実施例による酸化タンタル膜が、下方の支持用絶縁膜または下部絶縁膜に蝕刻液が入り込んだりまたはしみ込んだりすることを防止できることを立証する。
【００５５】
図６を再び参照すれば、図示したように下方の支持用絶縁膜４１０または下部絶縁膜２００が蝕刻液により損傷されることを抑制し、湿式蝕刻で残留するモールド用犠牲絶縁膜４５０および分離用犠牲絶縁膜７００を除去しシリンダ状のストレージ電極６５０を完成できる。
【００５６】
その後、ストレージ電極６５０上に通常のキャパシタ製造工程を利用し、誘電膜（図示せず）を形成した後でプレート電極（図示せず）を形成し半導体装置のキャパシタを完成できる。
【００５７】
図１０および図１１は本発明の第２実施例によるキャパシタの電極製造方法を概略的に示す図である。
【００５８】
本発明の第２実施例では第１実施例と異なり、犠牲絶縁膜を導入するキャパシタ電極製造方法によりスタック状のストレージ電極を形成する場合について説明する。このような第２実施例から、本発明が第１実施例で説明したようなシリンダ状のストレージ電極を製造するのに利用されるだけでなくスタック状のような他の形の３次元形状のストレージ電極製造にも利用されうることを提示する。第２実施例において第１実施例と同一の参照符号を付したものは同じ部材を意味する。
【００５９】
まず、図１及び図２を参照して説明したようにモールド用犠牲絶縁膜４５０、蝕刻終了膜５００及び支持用絶縁膜４１０を順次にパターニングしてモールド４５０、５００、４１０を形成する。
【００６０】
図１０はモールド４５０、５００、４１０の凹部を埋込むストレージ電極膜８００を形成する段階を概略的に示した断面図である。
【００６１】
具体的に、形成されたモールド４５０、５００、４１０の凹部、すなわち、下部の導電性プラグ３１０、実質的には拡散障壁膜３３０を露出する開口部を埋込むストレージ電極膜８００をモールド用犠牲絶縁膜４５０上に形成する。このようなストレージ電極膜８００は第１実施例で説明したようなストレージ電極膜（図３の６００）と実質的に同じ方法で形成される。ただし、第２実施例でのストレージ電極膜８００は前記の開口部分を完全に埋込むように形成される。
【００６２】
図１１はストレージ電極８５０が分離され完成される段階を概略的にした断面図である。
【００６３】
具体的に、ストレージ電極膜８００の全面を化学的機械的な研磨またはエッチバックして下部のモールド用犠牲絶縁膜４５０が露出するよう平坦化してストレージ電極８５０を分離する。その後、図６に示したように残留するモールド用犠牲絶縁膜４５０を湿式蝕刻方法で除去する。この時、図６を参照して説明したように酸化タンタル膜５１０で湿式蝕刻終了を検出することにより、下部の支持用絶縁膜４１０が蝕刻液によりとける現象を防止できる。
【００６４】
このようにしてキャパシタ別に分離されたスタック状のストレージ電極８５０を完成できる。その後、誘電膜及びプレート電極を形成してキャパシタを完成できる。
【００６５】
図１２は本発明の第３実施例によるキャパシタの電極製造方法を概略的に示した断面図である。
【００６６】
本発明の第３実施例では第１実施例と違い、分離用犠牲絶縁膜を形成する代わりに、別途の誘電膜を利用してシリンダ状のストレージ電極を分離する場合について説明する。第３実施例において第１実施例と同じ参照符号を付したものは同じ部材を意味する。
【００６７】
まず、図１ないし図３で説明したようにストレージ電極膜（図３の６００）を形成する。その後、ストレージ電極膜の凹部を埋込む誘電膜７５０を形成する。すなわち、図４ではストレージ電極膜（図４の６００）上に凹部を埋込む分離用犠牲絶縁膜７００を導入する場合を説明したが、図１２に示したように第３実施例では誘電膜７５０をこのような凹部を埋込むことができる。その後、誘電膜７５０上を化学的機械的な研磨またはエッチバックを利用して平坦化することにより、ストレージ電極６５０を単位キャパシタ別に分離する。
【００６８】
次に、図６を参照して説明したように残留するモールド用犠牲絶縁膜４５０を湿式蝕刻方法で除去する。この時、図６を参照して説明したように酸化タンタル膜５１０で湿式蝕刻終了を検出することにより、下方の支持用絶縁膜４１０が蝕刻液によりとける現象を防止できる。このようにしてキャパシタ別に分離された形状のストレージ電極６５０を完成できる。
【００６９】
【発明の効果】
前述した本発明によれば、モールド用犠牲絶縁膜または分離用犠牲絶縁膜などのようにキャパシタ電極が３次元形状を持つように誘導するために導入される犠牲絶縁膜を除去する湿式蝕刻工程の蝕刻終了膜として酸化タンタル膜を導入できる。このような酸化タンタル膜は、前記の湿式蝕刻工程に用いられる蝕刻液が酸化タンタル膜の下方の支持用絶縁膜または下部絶縁膜などをとかし出すことを防止できる。これにより、形成されるシリンダ状またはスタック状などのような３次元形状のキャパシタ電極が倒れたり陥没したりすることを防止できる。
【００７０】
以上、本発明を具体的な実施例を通じて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識を持った者によりその変形や改良が可能であることは明白である。
【図面の簡単な説明】
【図１】 半導体基板上に蝕刻終了膜およびモールド用犠牲絶縁膜を形成する段階を概略的に示した断面図である。
【図２】 導電性プラグを露出するモールドを形成する段階を概略的に示した断面図である。
【図３】 モールド上にストレージ電極膜を形成する段階を概略的に示した断面図である。
【図４】 ストレージ電極膜上に分離用犠牲絶縁膜を形成する段階を概略的に示した断面図である。
【図５】 分離用犠牲絶縁膜上に平坦化工程を行った結果を概略的にした断面図である。
【図６】 残留するモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を除去する段階を概略的に示した断面図である。
【図７】 窒化シリコン膜を湿式蝕刻の蝕刻終了として用いた場合に生じる問題点を説明するための走査電子顕微鏡写真を示す図である。
【図８】 窒化シリコン膜を湿式蝕刻の蝕刻終了として用いた場合に生じる問題点を説明するための走査電子顕微鏡写真を示す図である。
【図９】 本発明の実施例による酸化タンタル膜を湿式蝕刻の蝕刻終了に用いた場合の結果物を概略的に示す走査電子顕微鏡を示す図である。
【図１０】 モールドの凹部を埋込むストレージ電極膜を形成する段階を概略的に示した断面図である。
【図１１】 ストレージ電極が分離され完成される段階を概略的にした断面図である。
【図１２】 本発明の第３実施例によるキャパシタの電極製造方法を説明するために概略的に図示した断面図である。
【符号の説明】
１００ 基板
２００ 下部絶縁膜
３１０ 導電性プラグ
３３０ 拡散障壁膜
４１０ 支持用絶縁膜
４５０ モールド用犠牲絶縁膜
５００ 蝕刻終了膜
５１０ 酸化タンタル膜
５５０ 補助蝕刻終了膜
【発明の属する技術分野】
本発明は半導体装置製造方法に係り、特に絶縁膜を利用して３次元形状のキャパシタ電極を製造する方法に関する。
【０００２】
【従来の技術】
半導体装置が高集積化されることによりキャパシタが占める面積が小さくなる反面、キャパシタに要求される静電容量は増大する。これにより、ＤＲＡＭ装置のような半導体装置に採用されるストレージ電極の誘電膜に対する有効表面積を拡張させる方案が提示されている。
【０００３】
ストレージ電極の有効表面積を拡張させる方案は米国特許第５，１６２，２４８号（「Ｏｐｔｉｍｉｚｅｄ ｃｏｎｔａｉｎｅｄ ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ ＤＲＡＭ ｃｅｌｌ ｕｔｉｌｉｚｉｎｇ ｓａｃｒｉｆｉｃｉａｌ ｏｘｉｄｅ ｄｅｐｏｓｉｔｉｏｎ ａｎｄ ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ」、Ｃｈａｒｌｅｓ Ｈ． Ｄｅｎｎｉｓｏｎ ｅｔ ａｌ．）で開示されるようにストレージ電極の形状を３次元的な形状に誘導するために犠牲酸化膜を導入する方案が一般的である。
【０００４】
しかし、半導体装置がより高集積化され、キャパシタの誘電膜として五酸化二タンタル（Ｔａ2Ｏ5）またはＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ3）などのような高誘電率の物質を使用する方案に提示されている。このような高誘電率の物質を誘電膜として利用する場合、キャパシタの電極として導電性ポリシリコンの代りに窒化チタニウム（ＴｉＮ）膜のような金属膜からなされる電極が要求されている。すなわち、キャパシタの構造としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を使用する方案が提示されている。
【０００５】
このように金属電極を利用する場合、上記のように犠牲酸化膜を導入してストレージ電極を、シリンダまたはコンテナ状、またはスタック状などの３次元的な構造に形成するのが困難になる。
【０００６】
たとえば、３次元形状のストレージ電極を形成するために導入される犠牲酸化膜は、ストレージ電極の形状を３次元的な形状へ誘導するためのモールドとして使われる。この時、ストレージ電極を分離するために別の犠牲酸化膜が追加として導入されることもある。このような犠牲酸化膜は、ストレージ電極の有効表面を最大限得るために、後続工程から除去されることが望ましい。
【０００７】
犠牲酸化膜を除去する工程は通常湿式蝕刻工程で行われる。このような湿式蝕刻工程を制御するためには犠牲酸化膜の下方に蝕刻終了膜を導入することが必須である。このような蝕刻終了膜として窒化シリコン膜が導入されている。このような窒化シリコン膜を蝕刻終了膜として導入する場合に、上記の犠牲酸化膜を除去する湿式蝕刻工程により蝕刻終了膜の下方に導入される下部絶縁膜が損傷する不良が生じうる。
【０００８】
すなわち、湿式蝕刻工程に用いられる蝕刻液が、窒化シリコン膜とストレージ電極の界面に沿ってにしみ込んでしまい、下方の絶縁膜をとかし出すことがある。このような現象は窒化シリコン膜と金属電極との低い接着特性に大きく起因する。
【０００９】
前記の蝕刻終了膜下部の絶縁膜はストレージ電極を支持する役割を果たすので、前記のように下部の絶縁膜がとける現象によりストレージ電極が倒れたり傾いたりして電極不良が生じうる。したがって、金属電極をキャパシタの電極として利用するためには、前記のような蝕刻終了膜下部の絶縁膜が蝕刻液により侵蝕されることを防止できる新たな蝕刻終了膜を導入することが求められる。
【００１０】
【発明が解決しようとする課題】
本発明がなそうとする技術的課題は、犠牲絶縁膜を導入して３次元形状のキャパシタ電極を形成する時、残留する犠牲絶縁膜を除去する湿式蝕刻工程により下方の絶縁膜がとけたり形成された電極が倒れたり陥没したりすることを防止できる新たな蝕刻終了膜を導入するキャパシタの電極製造方法を提供するところにある。
【００１１】
【課題を解決するための手段】
上記の技術的課題をなすための本発明の一観点は次の通りである。半導体基板上に前記半導体基板に電気的に連結する導電性プラグをつつむ下部絶縁膜を形成する。その後、前記下部絶縁膜上に支持用絶縁膜を形成する。前記支持用絶縁膜上に酸化タンタル膜を含んでなされる蝕刻終了膜を形成する。前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する。
【００１２】
前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支持用絶縁膜を順次にパターニングして前記導電性プラグを露出するモールドを形成する。前記モールドを形成するパターニング工程は乾式蝕刻方法で行われ、このような乾式蝕刻の蝕刻終了を制御するための補助蝕刻終了膜を前記の酸化タンタル膜上部または下部にさらに形成できる。前記補助蝕刻終了膜としては酸化アルミニウム膜または窒化タンタル膜を導入できる。
【００１３】
前記モールド用犠牲絶縁膜上に前記モールドの内側面を覆って前記導電性プラグに電気的に連結するストレージ電極膜を形成する。前記ストレージ電極膜を分離してストレージ電極を形成する。分離された前記ストレージ電極により露出される残留する前記モールド用犠牲絶縁膜を前記蝕刻終了膜を蝕刻終了点として選択的に蝕刻して除去する。
【００１４】
これにより、シリンダ状またはスタック状などのように３次元形状を持つストレージ電極が形成される。
【００１５】
また、前記ストレージ電極膜を形成する段階は、窒化チタニウム膜、窒化アルミニウムチタニウム膜、窒化タンタル膜、窒化タングステン膜、白金膜、ルテニウム膜、イリジウム膜、酸化ルテニウム膜、酸化ストロンチウムルテニウム膜および導電性ポリシリコン膜からなされる一群の導電膜から選択される何れか一つの導電膜を形成する段階を含む。
【００１６】
前記ストレージ電極膜を形成する段階は、前記モールドの前記導電性プラグを露出する凹んだ部分を埋込む段階を含み、前記ストレージ電極を分離する段階は、前記ストレージ電極膜の全面を平坦化して前記ストレージ電極膜下部の前記モールド用犠牲絶縁膜を露出する段階を含む。
【００１７】
前記平坦化は、前記分離用犠牲絶縁膜上を前記モールド用犠牲絶縁膜が露出されるよう化学機械的研磨またはエッチバック段階を含む。
【００１８】
前記ストレージ電極膜を形成する段階は、前記モールドの前記導電性プラグを露出する凹んだ部分の形による凹部を持つように前記モールドの内側面を覆うストレージ電極膜を形成する段階を含み、前記ストレージ電極を分離する段階は、前記ストレージ電極膜上に前記ストレージ電極膜の凹部を埋込む分離用犠牲絶縁膜を形成する段階と、前記分離用犠牲絶縁膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化して前記ストレージ電極膜の下方の前記モールド用犠牲絶縁膜を露出する段階とを含む。
【００１９】
前記ストレージ電極膜を形成する段階は、前記モールドの前記導電性プラグを露出する凹んだ部分の形による凹部を持つように前記モールドの内側面を覆うストレージ電極膜を形成する段階を含み、前記ストレージ電極を分離する段階は、前記ストレージ電極膜上に前記ストレージ電極膜の凹部を埋込む誘電膜を形成する段階と、前記誘電膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化して前記ストレージ電極膜下部の前記モールド用犠牲絶縁膜を露出する段階とを含む。
【００２０】
残留する前記モールド用犠牲絶縁膜を除去する段階は、前記酸化タンタル膜により蝕刻終了が制御される湿式蝕刻方法を使用して行われる。
半導体基板上に前記半導体基板に電気的に連結する導電性プラグをつつむ下部絶縁膜を形成する段階と、前記下部絶縁膜上に支持用絶縁膜を形成する段階と、前記支持用絶縁膜上に酸化タンタル膜を含んでなされる蝕刻終了膜を形成する段階と、前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する段階と、前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支持用絶縁膜を順次に選択的にパターニングし、前記導電性プラグを露出するモールドを形成する段階と、前記モールド上に前記導電性プラグに電気的に連結するストレージ電極膜を前記モールドの内側面に沿って形成する段階と、前記ストレージ電極膜上に前記モールドの形状により生じる凹部を埋込む分離用犠牲絶縁膜を形成する段階と、前記モールド用犠牲絶縁膜が露出されるよう前記分離用犠牲絶縁膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化してシリンダ状のストレージ電極を分離する段階と、分離された前記ストレージ電極により露出される残留する前記モールド用犠牲絶縁膜及び前記分離用犠牲絶縁膜を前記酸化タンタル膜を蝕刻終了点として選択的に蝕刻して除去する段階とを含む。
【００２１】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例はさまざまな他の形に変形でき、本発明の範囲が後述する実施例により限定されるものと解釈されてはならない。本発明の実施例は当業界で平均的な知識を持った者に本発明をより完全に説明するために提供されるのである。したがって、図面での要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。さらに、ある膜が他の膜または半導体基板の「上」にあると記載される場合には、前記ある膜は前記他の膜または半導体基板に直接接触して存在してもよく、あるいはその間に第３の膜が介在されてもよい。
【００２２】
本発明の実施例は、犠牲絶縁膜を導入してシリンダ状またはスタック状などの３次元形状のキャパシタ電極を形成する時、犠牲絶縁膜の除去工程を制御する新たな蝕刻終了膜を提示する。提示される蝕刻終了膜は犠牲絶縁膜を除去する湿式蝕刻工程において蝕刻終了点として作用し、さらにキャパシタ電極が３次元形状を持つように誘導するためのモールドを形成するのに用いられる乾式蝕刻工程の蝕刻終了点としても作用する。
【００２３】
以下、具体的な実施例を示す図面を参照して本発明の実施例を詳細に説明するが、本発明は、これに限定されず犠牲絶縁膜を導入するさまざまな３次元形状を持つキャパシタ電極製造に適用できる。
【００２４】
図１ないし図６は本発明の第１実施例によるキャパシタの電極製造方法を概略的に示すための図である。
【００２５】
図１は半導体基板１００上に蝕刻終了膜５００およびモールド用犠牲絶縁膜４５０を形成する段階を概略的に示した断面図である。
【００２６】
具体的に、半導体基板１００上に通常の埋設コンタクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ）工程を利用してストレージ電極に電気的に連結する導電性プラグ３１０を形成する。この時、導電性プラグ３１０は、下部絶縁膜２００につつまれ半導体基板１００上に形成されたゲートなどのような他の導電性パターン（図示せず）と絶縁され、半導体基板１００の活性領域に電気的に連結する。すなわち、埋設コンタクトとして作用する。下部絶縁膜２００は必要に応じて他の厚さに形成されうるが、導電性プラグ３１０の厚さによりだいたい４０００Åないし５０００Å程度の厚さに形成されうる。
【００２７】
導電性プラグ３１０はさまざまな導電性物質から形成できる。たとえば、導電性ポリシリコンから形成でき、導電性プラグ３１０の上側を覆う拡散障壁膜３３０をさらに導入できる。この時、拡散障壁膜３３０はオーム接触のためのオーム膜をさらに含むことができる。
【００２８】
このようにさまざまなパターンが形成されてトポロジーがある半導体基板１００上に支持用絶縁膜４１０を形成する。支持用絶縁膜４１０は、３次元的な形状からなされるストレージ電極が倒れたり崩れたりしないようにおさえて支持する役割を果たす。したがって、一般的に半導体装置を製造するのに用いられる絶縁物質から形成されうる。たとえば、酸化シリコン（ＳｉＯ2）膜を下部絶縁膜２００上に導電性プラグ３１０などを覆うように蒸着して支持用絶縁膜４１０を形成する。さらに支持用絶縁膜４１０はストレージ電極を支持する最小限の厚さ以上に形成されねばならない。たとえば、だいたい２０００Åないし３０００Å程度の厚さに形成されうる。
【００２９】
この後、支持用絶縁膜４１０上に後続蝕刻工程で使われる蝕刻終了膜５００を形成する。本発明の実施例では前記蝕刻終了膜５００が酸化タンタル膜５１０を含むように形成する。たとえば、前記の支持用絶縁膜４１０上にスパッタリング法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを利用して五酸化二タンタル（Ｔａ2Ｏ5）からなされる酸化タンタル膜５１０を形成する。このような酸化タンタル膜５１０は蝕刻終了の役割を発揮できる最小限の厚さ以上に形成されることが望ましい。たとえば、だいたい１０Åないし９０Å程度の厚さに形成されうるが、後続の蝕刻工程によりその厚さを異ならせることができる。
【００３０】
必要に応じて酸化タンタル膜５１０上に別途の補助蝕刻終了膜５５０をさらに形成できる。補助蝕刻終了膜５５０は酸化タンタル膜５１０の上方または下方に形成され、後続の乾式蝕刻工程時に乾式蝕刻工程を制御する乾式蝕刻用蝕刻の終了点として作用する。このような補助蝕刻終了膜５５０としては窒化シリコン膜または酸化アルミニウム（Ａｌ2Ｏ3）膜を利用できる。このような窒化シリコン膜または酸化アルミニウム膜はスパッタリング法またはＣＶＤ法で形成される。
【００３１】
このような蝕刻終了膜５００上にモールド用犠牲絶縁膜４５０を形成する。モールド用犠牲絶縁膜４５０は、続けてパターニングされてストレージ電極を３次元的な形状を持つように誘導するモールドを構成する役割を果たす。さらに、モールド用犠牲絶縁膜４５０の厚さは必要により異なって設定できるが、ストレージ電極の高さを考慮してその厚さを設定することが望ましい。たとえば、酸化シリコン膜をだいたい１００００Åないし１２０００Å程度の厚さに形成してモールド用犠牲絶縁膜４５０として利用できる。
【００３２】
図２は導電性プラグ３１０を露出するモールド４１０、５００、４５０を形成する段階を概略的に示した断面図である。
【００３３】
具体的に、選択的な乾式蝕刻方法を使用してモールド用犠牲絶縁膜４５０をパターニングする。モールド用犠牲絶縁膜４５０上に写真工程を利用してフォトレジストパターンなどのような蝕刻マスク（図示せず）を形成した後、モールド用犠牲絶縁膜４５０として利用された酸化シリコンを蝕刻するのに適切な蝕刻ガスを使用して露出されるモールド用犠牲絶縁膜４５０を蝕刻する。たとえば、Ｃ4Ｆ8ガスなどのようなフッ化物系ガスに酸素ガスおよびアルゴン（Ａｒ）を追加して前記蝕刻ガスに利用する。
【００３４】
前記のような乾式蝕刻は蝕刻終了膜５００により蝕刻終了を制御できる。すなわち、蝕刻終了膜５００に含まれた酸化タンタル膜５１０は、前記モールド用犠牲絶縁膜４５０に対して乾式蝕刻選択比を持ち、乾式蝕刻終了の役割を果たせる。たとえば、Ｃ4Ｆ8ガス、酸素ガスおよびアルゴンを含む蝕刻ガスを使用する場合、他の蝕刻条件により変化されうるが、酸化シリコンに対して五酸化二タンタルはだいたい２：１程度の蝕刻選択比を示す。したがって、酸化シリコンからなされるモールド用犠牲絶縁膜４５０を乾式蝕刻する時、その終了点として前記酸化タンタル膜５１０を利用できる。
【００３５】
しかし、乾式蝕刻の終了をよりはっきりと制御するためには、前述したように酸化タンタル膜５１０の上方に別途の補助蝕刻終了膜５５０を導入してもよい。補助蝕刻終了膜５５０は前記モールド用犠牲絶縁膜４５０に対して乾式蝕刻選択比を持つ物質に形成されることが望ましい。
【００３６】
上記のようなＣ4Ｆ8ガス、酸素ガス及びアルゴンを含む蝕刻ガスを使用する場合、他の蝕刻条件により変化されうるが、酸化シリコンに対して窒化シリコンはだいたい１０：１程度の蝕刻選択比を示す。さらに、酸化シリコンに対して酸化アルミニウムはだいたい５：１程度の蝕刻選択比を示す。したがって、前記補助蝕刻終了膜５５０として酸化アルミニウム膜または窒化シリコン膜を導入することにより、前記乾式蝕刻の終了をより精巧に制御できる。
【００３７】
乾式蝕刻工程は上述のように酸化タンタル膜５１０または補助蝕刻終了膜５５０により蝕刻終了点の検出がなされる。蝕刻終了点の検出がなされた後も前記の乾式蝕刻工程を一定時間続けて進行することにより、すなわちタイム蝕刻方式で過度蝕刻を行うことにより、下部の導電性プラグ３１０、実質的には拡散障壁膜３３０が露出されるようにする。
【００３８】
このようなパターニング工程により、モールド用犠牲絶縁膜４５０、蝕刻終了膜５００及び支持用絶縁膜４１０が順次にパターニングされ、ストレージ電極を３次元的な形状へ誘導するためのモールド４１０、５００、４５０が形成される。
【００３９】
一方、図１及び図２では上述のように補助蝕刻終了膜５５０が酸化タンタル膜５１０の上部に形成される場合を例示したが、工程の必要に応じて補助蝕刻終了膜５５０を酸化タンタル膜５１０の下に導入できる。さらに、補助蝕刻終了膜５５０と酸化タンタル膜５１０が相互離隔して導入されてもよい。
【００４０】
図３はモールド４１０、５００、４５０上にストレージ電極膜６００を形成する段階を概略的に示した断面図である。
【００４１】
具体的に、モールド４１０、５００、４５０が形成された結果物上にストレージ電極膜６００を形成する。この時、ストレージ電極膜６００は必要に応じてその厚さが変わりうる。たとえば、シリンダ状でストレージ電極を誘導する場合にはモールド４１０、５００、４５０の内側面に沿ってストレージ電極膜６００が蒸着され、結局モールド４１０、５００、４５０の形状により凹部が発生するようになる。このようなストレージ電極膜６００は下方の導電性プラグ３１０と電気的に連結するように形成される。
【００４２】
このようなストレージ電極膜６００はキャパシタの静電容量の増大を具現するために、金属膜を含むように形成されることが望ましい。たとえば、窒化チタニウム（ＴｉＮ）膜、窒化アルミニウムチタニウム（ＴｉＡｌＮ）膜、窒化タンタル（ＴａＮ）膜または窒化タングステン（ＷＮ）膜などのような窒化金属膜でストレージ電極膜６００を形成できる。または白金（Ｐｔ）膜、ルテニウム（Ｒｕ）膜またはイリジウム（Ｉｒ）膜などのような白金系の金属膜でストレージ電極膜６００を形成できる。または、酸化ルテニウム（ＲｕＯ2）膜または酸化ストロンチウムルテニウム（ＳｒＲｕＯ3）膜などのような酸化金属膜を利用できる。そして、すでに常用されている導電性ポリシリコン膜でも前記ストレージ電極膜６００を形成できる。
【００４３】
図４はストレージ電極膜６００上に分離用犠牲絶縁膜７００を形成する段階を概略的に示した断面図である。
【００４４】
具体的に、ストレージ電極膜６００上に分離用犠牲絶縁膜７００を形成する。分離用犠牲絶縁膜７００は化学的機械的研磨またはエッチバックなどによる平坦化のために導入される。この時、分離用犠牲絶縁膜７００はストレージ電極膜６００上にストレージ電極膜６００が形成された結果物の凹んだ部位を埋込むように形成される。分離用犠牲絶縁膜７００はストレージ電極膜６００を分離するのに利用された後で除去されねばならないので、多様な絶縁物質から形成されうる。たとえば、酸化シリコンで形成される。
【００４５】
図５は分離用犠牲絶縁膜７００上に平坦化工程を行った結果を概略的にした断面図である。
【００４６】
具体的に、ストレージ電極膜６００が形成された結果物の凹部を埋込む分離用犠牲絶縁膜７００上に平坦化工程を行う。たとえば、分離用犠牲絶縁膜７００が形成された結果物上を化学的機械的に研磨する。またはエッチバック工程を利用して平坦化を行うことができる。このような化学的機械的な研磨またはエッチバックはモールド用犠牲絶縁膜４５０が露出されるまで行われることが望ましい。これにより、分離用犠牲絶縁膜７００の下方でモールド用犠牲絶縁膜４５０の上方に存在するストレージ電極膜６００の一部は除去され、分離されたストレージ電極６５０が形成される。したがって、分離されたストレージ電極６５０はモールド４５０、５００、４１０の内側面に沿って蒸着されたストレージ電極膜６００部分が残留してなされる。
【００４７】
図６は残留するモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を除去する段階を概略的に示した断面図である。
【００４８】
具体的に、平坦化工程でストレージ電極６５０を形成した後、残留するモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を選択的に除去する。ストレージ電極６５０は残留させなくてはならないので、モールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を湿式蝕刻して選択的に除去する。湿式蝕刻方法にて用いられる蝕刻液としては通常の選択的湿式蝕刻工程に用いられる蝕刻液を使用できる。たとえば、ＬＡＬ溶液またはＨＦ溶液を含む蝕刻液を使用してモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を選択的に湿式蝕刻できる。
【００４９】
このような湿式蝕刻工程は、下部に酸化タンタル膜５１０を含む蝕刻終了膜５００により蝕刻終了され制御される。酸化タンタル膜５１０が湿式蝕刻の終了点として利用される場合、前記の蝕刻液が酸化タンタル膜５１０とストレージ電極６５０との界面を通じてしみ込み、下方の支持用絶縁膜４１０または下部絶縁膜２００などをぬらすことが抑制される。このような結果は次の図７ないし図９のＳＥＭ写真により立証される。
【００５０】
図７および図８は窒化シリコン膜を湿式蝕刻の蝕刻終了として用いた場合に生じる問題点を概略的に示すための図である。
【００５１】
具体的に、上記のようなモールド用犠牲絶縁膜または分離用犠牲絶縁膜を除去する湿式蝕刻工程の蝕刻終了のために通常の窒化シリコン膜を導入する場合、湿式蝕刻に用いられる蝕刻液により下方の支持用絶縁膜または下部絶縁膜がとける現象が生じうる。すなわち、図７の参照番号Ａに示したように支持用絶縁膜に蝕刻液がしみこんで支持用絶縁膜がとける現象が見られる。このような現象が深刻化すれば、図８の参照番号Ｂに示したようにストレージ電極が倒れたり陥没したりする不良につながる。
【００５２】
このような現象は通常の窒化シリコン膜を導入する場合、窒化シリコン膜とストレージ電極との界面特性が相対的に劣悪で、このような界面を通じて蝕刻液が下方にしみ込むことがあるという問題点を示唆する。
【００５３】
図９は本発明の実施例による酸化タンタル膜を湿式蝕刻の蝕刻終了に用いた場合の結果物を概略的に示す走査電子顕微鏡写真を示す図である。
【００５４】
具体的に、本発明の実施例により酸化タンタル膜を湿式蝕刻の蝕刻終了膜として用いた場合、図９に示すように下方の支持用絶縁膜または下部絶縁膜に対する蝕刻液の損傷現象の発生防止がなされた。このような結果は本発明の実施例による酸化タンタル膜が、下方の支持用絶縁膜または下部絶縁膜に蝕刻液が入り込んだりまたはしみ込んだりすることを防止できることを立証する。
【００５５】
図６を再び参照すれば、図示したように下方の支持用絶縁膜４１０または下部絶縁膜２００が蝕刻液により損傷されることを抑制し、湿式蝕刻で残留するモールド用犠牲絶縁膜４５０および分離用犠牲絶縁膜７００を除去しシリンダ状のストレージ電極６５０を完成できる。
【００５６】
その後、ストレージ電極６５０上に通常のキャパシタ製造工程を利用し、誘電膜（図示せず）を形成した後でプレート電極（図示せず）を形成し半導体装置のキャパシタを完成できる。
【００５７】
図１０および図１１は本発明の第２実施例によるキャパシタの電極製造方法を概略的に示す図である。
【００５８】
本発明の第２実施例では第１実施例と異なり、犠牲絶縁膜を導入するキャパシタ電極製造方法によりスタック状のストレージ電極を形成する場合について説明する。このような第２実施例から、本発明が第１実施例で説明したようなシリンダ状のストレージ電極を製造するのに利用されるだけでなくスタック状のような他の形の３次元形状のストレージ電極製造にも利用されうることを提示する。第２実施例において第１実施例と同一の参照符号を付したものは同じ部材を意味する。
【００５９】
まず、図１及び図２を参照して説明したようにモールド用犠牲絶縁膜４５０、蝕刻終了膜５００及び支持用絶縁膜４１０を順次にパターニングしてモールド４５０、５００、４１０を形成する。
【００６０】
図１０はモールド４５０、５００、４１０の凹部を埋込むストレージ電極膜８００を形成する段階を概略的に示した断面図である。
【００６１】
具体的に、形成されたモールド４５０、５００、４１０の凹部、すなわち、下部の導電性プラグ３１０、実質的には拡散障壁膜３３０を露出する開口部を埋込むストレージ電極膜８００をモールド用犠牲絶縁膜４５０上に形成する。このようなストレージ電極膜８００は第１実施例で説明したようなストレージ電極膜（図３の６００）と実質的に同じ方法で形成される。ただし、第２実施例でのストレージ電極膜８００は前記の開口部分を完全に埋込むように形成される。
【００６２】
図１１はストレージ電極８５０が分離され完成される段階を概略的にした断面図である。
【００６３】
具体的に、ストレージ電極膜８００の全面を化学的機械的な研磨またはエッチバックして下部のモールド用犠牲絶縁膜４５０が露出するよう平坦化してストレージ電極８５０を分離する。その後、図６に示したように残留するモールド用犠牲絶縁膜４５０を湿式蝕刻方法で除去する。この時、図６を参照して説明したように酸化タンタル膜５１０で湿式蝕刻終了を検出することにより、下部の支持用絶縁膜４１０が蝕刻液によりとける現象を防止できる。
【００６４】
このようにしてキャパシタ別に分離されたスタック状のストレージ電極８５０を完成できる。その後、誘電膜及びプレート電極を形成してキャパシタを完成できる。
【００６５】
図１２は本発明の第３実施例によるキャパシタの電極製造方法を概略的に示した断面図である。
【００６６】
本発明の第３実施例では第１実施例と違い、分離用犠牲絶縁膜を形成する代わりに、別途の誘電膜を利用してシリンダ状のストレージ電極を分離する場合について説明する。第３実施例において第１実施例と同じ参照符号を付したものは同じ部材を意味する。
【００６７】
まず、図１ないし図３で説明したようにストレージ電極膜（図３の６００）を形成する。その後、ストレージ電極膜の凹部を埋込む誘電膜７５０を形成する。すなわち、図４ではストレージ電極膜（図４の６００）上に凹部を埋込む分離用犠牲絶縁膜７００を導入する場合を説明したが、図１２に示したように第３実施例では誘電膜７５０をこのような凹部を埋込むことができる。その後、誘電膜７５０上を化学的機械的な研磨またはエッチバックを利用して平坦化することにより、ストレージ電極６５０を単位キャパシタ別に分離する。
【００６８】
次に、図６を参照して説明したように残留するモールド用犠牲絶縁膜４５０を湿式蝕刻方法で除去する。この時、図６を参照して説明したように酸化タンタル膜５１０で湿式蝕刻終了を検出することにより、下方の支持用絶縁膜４１０が蝕刻液によりとける現象を防止できる。このようにしてキャパシタ別に分離された形状のストレージ電極６５０を完成できる。
【００６９】
【発明の効果】
前述した本発明によれば、モールド用犠牲絶縁膜または分離用犠牲絶縁膜などのようにキャパシタ電極が３次元形状を持つように誘導するために導入される犠牲絶縁膜を除去する湿式蝕刻工程の蝕刻終了膜として酸化タンタル膜を導入できる。このような酸化タンタル膜は、前記の湿式蝕刻工程に用いられる蝕刻液が酸化タンタル膜の下方の支持用絶縁膜または下部絶縁膜などをとかし出すことを防止できる。これにより、形成されるシリンダ状またはスタック状などのような３次元形状のキャパシタ電極が倒れたり陥没したりすることを防止できる。
【００７０】
以上、本発明を具体的な実施例を通じて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識を持った者によりその変形や改良が可能であることは明白である。
【図面の簡単な説明】
【図１】 半導体基板上に蝕刻終了膜およびモールド用犠牲絶縁膜を形成する段階を概略的に示した断面図である。
【図２】 導電性プラグを露出するモールドを形成する段階を概略的に示した断面図である。
【図３】 モールド上にストレージ電極膜を形成する段階を概略的に示した断面図である。
【図４】 ストレージ電極膜上に分離用犠牲絶縁膜を形成する段階を概略的に示した断面図である。
【図５】 分離用犠牲絶縁膜上に平坦化工程を行った結果を概略的にした断面図である。
【図６】 残留するモールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７００を除去する段階を概略的に示した断面図である。
【図７】 窒化シリコン膜を湿式蝕刻の蝕刻終了として用いた場合に生じる問題点を説明するための走査電子顕微鏡写真を示す図である。
【図８】 窒化シリコン膜を湿式蝕刻の蝕刻終了として用いた場合に生じる問題点を説明するための走査電子顕微鏡写真を示す図である。
【図９】 本発明の実施例による酸化タンタル膜を湿式蝕刻の蝕刻終了に用いた場合の結果物を概略的に示す走査電子顕微鏡を示す図である。
【図１０】 モールドの凹部を埋込むストレージ電極膜を形成する段階を概略的に示した断面図である。
【図１１】 ストレージ電極が分離され完成される段階を概略的にした断面図である。
【図１２】 本発明の第３実施例によるキャパシタの電極製造方法を説明するために概略的に図示した断面図である。
【符号の説明】
１００ 基板
２００ 下部絶縁膜
３１０ 導電性プラグ
３３０ 拡散障壁膜
４１０ 支持用絶縁膜
４５０ モールド用犠牲絶縁膜
５００ 蝕刻終了膜
５１０ 酸化タンタル膜
５５０ 補助蝕刻終了膜
Claims (14)
- 半導体基板上に前記半導体基板に電気的に連結する導電性プラグをつつむ下部絶縁膜を形成する段階と、
前記下部絶縁膜上に支持用絶縁膜を形成する段階と、
前記支持用絶縁膜上に酸化タンタル膜を含んでなされる蝕刻終了膜を形成する段階と、
前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する段階と、
前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支持用絶縁膜を順次にパターニングして前記導電性プラグを露出するモールドを、乾式蝕刻方法を利用して形成する段階と、
前記モールド上に前記モールドの内側面を覆って前記導電性プラグに電気的に連結するストレージ電極膜を形成する段階と、
前記ストレージ電極膜を分離してストレージ電極を形成する段階と、
分離された前記ストレージ電極により露出される残留する前記モールド用犠牲絶縁膜を前記蝕刻終了膜を蝕刻終了点として選択的に蝕刻して除去する段階とを含み、
前記蝕刻終了膜を形成する段階は、前記酸化タンタル膜の上方または下方に前記乾式蝕刻の蝕刻終了のための別途の補助蝕刻終了膜を形成する段階をさらに含むことを特徴とするキャパシタの電極製造方法。 - 前記補助蝕刻終了膜を形成する段階は、
酸化アルミニウム膜または窒化シリコン膜を形成する段階を含むことを特徴とする請求項１に記載のキャパシタの電極製造方法。 - 前記ストレージ電極膜を形成する段階は、
窒化チタニウム膜、窒化アルミニウムチタニウム膜、窒化タンタル膜、窒化タングステン膜、白金膜、ルテニウム膜、イリジウム膜、酸化ルテニウム膜、酸化ストロンチウムルテニウム膜および導電性ポリシリコン膜からなされる一群の導電膜から選択される何れか一つの導電膜を形成する段階を含むことを特徴とする請求項１に記載のキャパシタの電極製造方法。 - 前記ストレージ電極膜を形成する段階は、
前記モールドの前記導電性プラグを露出する凹んだ部分の内側面に沿って前記ストレージ電極膜を蒸着する段階を含み、
前記ストレージ電極を分離する段階は、
前記ストレージ電極膜を蒸着してできた凹部を分離用犠牲絶縁膜により埋め込み、前記分離用犠牲絶縁膜および前記ストレージ電極膜の全面を平坦化して前記ストレージ電極膜の下方の前記モールド用犠牲絶縁膜を露出する段階を含むことを特徴とする請求項１に記載のキャパシタの電極製造方法。 - 前記平坦化は、
前記分離用犠牲絶縁膜上を前記モールド用犠牲絶縁膜が露出されるよう化学機械的研磨またはエッチバック段階を含むことを特徴とする請求項４に記載のキャパシタの電極製造方法。 - 前記ストレージ電極膜を形成する段階は、
前記モールドの前記導電性プラグを露出する凹んだ部分の形による凹部を持つように前記モールドの内側面を覆うストレージ電極膜を形成する段階を含み、
前記ストレージ電極を分離する段階は、
前記ストレージ電極膜上に前記ストレージ電極膜の凹部を埋込む分離用犠牲絶縁膜を形成する段階と、
前記分離用犠牲絶縁膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化して前記ストレージ電極膜の下方の前記モールド用犠牲絶縁膜を露出する段階とを含むことを特徴とする請求項１に記載のキャパシタの電極製造方法。 - 前記ストレージ電極膜を形成する段階は、
前記モールドの前記導電性プラグを露出する凹んだ部分の形による凹部を持つように前記モールドの内側面を覆うストレージ電極膜を形成する段階を含み、
前記ストレージ電極を分離する段階は、
前記ストレージ電極膜上に前記ストレージ電極膜の凹部を埋込む誘電膜を形成する段階と、
前記誘電膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化して前記ストレージ電極膜下部の前記モールド用犠牲絶縁膜を露出する段階とを含むことを特徴とする請求項１に記載のキャパシタの電極製造方法。 - 残留する前記モールド用犠牲絶縁膜を除去する段階は、
前記酸化タンタル膜により蝕刻終了が制御される湿式蝕刻方法を使用して行われることを特徴とする請求項１に記載のキャパシタの電極製造方法。 - 半導体基板上に前記半導体基板に電気的に連結する導電性プラグをつつむ下部絶縁膜を形成する段階と、
前記下部絶縁膜上に支持用絶縁膜を形成する段階と、
前記支持用絶縁膜上に酸化タンタル膜を含んでなされる蝕刻終了膜を形成する段階と、
前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する段階と、
前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支持用絶縁膜を順次に選択的にパターニングし、前記導電性プラグを露出するモールドを、乾式蝕刻方法を利用して形成する段階と、
前記モールド上に前記導電性プラグに電気的に連結するストレージ電極膜を前記モールドの内側面に沿って形成する段階と、
前記ストレージ電極膜上に前記モールドの形状により生じる凹部を埋込む分離用犠牲絶縁膜を形成する段階と、
前記モールド用犠牲絶縁膜が露出されるよう前記分離用犠牲絶縁膜及び前記ストレージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化してシリンダ状のストレージ電極を分離する段階と、
分離された前記ストレージ電極により露出される残留する前記モールド用犠牲絶縁膜及び前記分離用犠牲絶縁膜を前記酸化タンタル膜を蝕刻終了点として選択的に蝕刻して除去する段階とを含み、
前記蝕刻終了膜を形成する段階は、前記酸化タンタル膜の上方または下方に前記乾式蝕刻の蝕刻終了のための別途の補助蝕刻終了膜を形成する段階をさらに含むことを特徴とするキャパシタの電極製造方法。 - 前記モールドを形成する段階は、
乾式蝕刻方法を利用して行われることを特徴とする請求項９に記載のキャパシタの電極製造方法。 - 前記補助蝕刻終了膜を形成する段階は、
酸化アルミニウム膜または窒化シリコン膜を形成する段階を含むことを特徴とする請求項９に記載のキャパシタの電極製造方法。 - 前記ストレージ電極膜を形成する段階は、
窒化チタニウム膜、窒化アルミニウムチタニウム膜、窒化タンタル膜、窒化タングステン膜、白金膜、ルテニウム膜、イリジウム膜、酸化ルテニウム膜、酸化ストロンチウムルテニウム膜および導電性ポリシリコン膜からなされる一群の導電膜から選択される何れか一つの導電膜を形成する段階を含むことを特徴とする請求項９に記載のキャパシタの電極製造方法。 - 残留する前記モールド用犠牲絶縁膜および前記分離用犠牲絶縁膜を除去する段階は、湿式蝕刻方法を使用して行われることを特徴とする請求項９に記載のキャパシタの電極製造方法。
- 前記平坦化は、前記分離用犠牲絶縁膜上を前記モールド用犠牲絶縁膜が露出されるよう化学機械的研磨またはエッチバック段階を含むことを特徴とする請求項９に記載のキャパシタの電極製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR99P57626 | 1999-12-14 | ||
| KR1019990057626A KR100311050B1 (ko) | 1999-12-14 | 1999-12-14 | 커패시터의 전극 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210804A JP2001210804A (ja) | 2001-08-03 |
| JP3701194B2 true JP3701194B2 (ja) | 2005-09-28 |
Family
ID=19625794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000368608A Expired - Fee Related JP3701194B2 (ja) | 1999-12-14 | 2000-12-04 | キャパシタの電極製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6500763B2 (ja) |
| JP (1) | JP3701194B2 (ja) |
| KR (1) | KR100311050B1 (ja) |
Families Citing this family (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402943B1 (ko) * | 2000-06-19 | 2003-10-30 | 주식회사 하이닉스반도체 | 고유전체 캐패시터 및 그 제조 방법 |
| US7192888B1 (en) * | 2000-08-21 | 2007-03-20 | Micron Technology, Inc. | Low selectivity deposition methods |
| KR100388682B1 (ko) * | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법 |
| US6563161B2 (en) * | 2001-03-22 | 2003-05-13 | Winbond Electronics Corporation | Memory-storage node and the method of fabricating the same |
| KR100393222B1 (ko) | 2001-04-26 | 2003-07-31 | 삼성전자주식회사 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 및 그제조 방법 |
| US6576526B2 (en) * | 2001-07-09 | 2003-06-10 | Chartered Semiconductor Manufacturing Ltd. | Darc layer for MIM process integration |
| KR20030006303A (ko) * | 2001-07-12 | 2003-01-23 | 삼성전자 주식회사 | 반도체소자의 커패시터 제조방법 및 이에 따른 커패시터 |
| KR100506944B1 (ko) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법 |
| KR100423900B1 (ko) * | 2002-02-08 | 2004-03-22 | 삼성전자주식회사 | 반도체 장치의 커패시터 형성 방법 |
| KR100459707B1 (ko) * | 2002-03-21 | 2004-12-04 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR100475074B1 (ko) * | 2002-05-16 | 2005-03-10 | 삼성전자주식회사 | 반도체 소자의 커패시터의 스토리지 전극 제조 방법 |
| JP2004014714A (ja) * | 2002-06-05 | 2004-01-15 | Mitsubishi Electric Corp | キャパシタの製造方法 |
| KR100865011B1 (ko) * | 2002-06-29 | 2008-10-23 | 주식회사 하이닉스반도체 | 커패시터의 저장 전극 형성 방법 |
| KR100476379B1 (ko) * | 2002-06-29 | 2005-03-16 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100450679B1 (ko) * | 2002-07-25 | 2004-10-01 | 삼성전자주식회사 | 2단계 식각 공정을 사용하는 반도체 메모리 소자의스토리지 노드 제조방법 |
| KR100476932B1 (ko) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
| US7906359B2 (en) * | 2002-12-03 | 2011-03-15 | Analog Devices, Inc. | Method of forming a surface micromachined MEMS device |
| KR20040049659A (ko) | 2002-12-06 | 2004-06-12 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100505675B1 (ko) * | 2003-02-27 | 2005-08-03 | 삼성전자주식회사 | 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법 |
| KR100508094B1 (ko) * | 2003-06-26 | 2005-08-17 | 삼성전자주식회사 | 커패시터를 구비하는 반도체 소자 및 그 형성 방법 |
| KR100979378B1 (ko) * | 2003-06-30 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| US7709285B2 (en) * | 2003-10-31 | 2010-05-04 | Epcos Ag | Method of manufacturing a MEMS device and MEMS device |
| US7425512B2 (en) * | 2003-11-25 | 2008-09-16 | Texas Instruments Incorporated | Method for etching a substrate and a device formed using the method |
| KR20050057732A (ko) | 2003-12-10 | 2005-06-16 | 삼성전자주식회사 | 향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법 |
| KR100568733B1 (ko) * | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 |
| KR100558010B1 (ko) | 2004-04-14 | 2006-03-06 | 삼성전자주식회사 | 금속 전극을 갖는 캐패시터 및 그 제조방법 |
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-
1999
- 1999-12-14 KR KR1019990057626A patent/KR100311050B1/ko not_active IP Right Cessation
-
2000
- 2000-12-04 JP JP2000368608A patent/JP3701194B2/ja not_active Expired - Fee Related
- 2000-12-14 US US09/735,901 patent/US6500763B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6500763B2 (en) | 2002-12-31 |
| KR100311050B1 (ko) | 2001-11-05 |
| JP2001210804A (ja) | 2001-08-03 |
| US20010005631A1 (en) | 2001-06-28 |
| KR20010056241A (ko) | 2001-07-04 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040929 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050106 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050106 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080722 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100722 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130722 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |