JP2001210804A - キャパシタの電極製造方法 - Google Patents
キャパシタの電極製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置に用いられるキャパシタ電極製造
方法を提供する。 【解決手段】 半導体基板上に支持用絶縁膜、酸化タン
タル膜を含む蝕刻終了膜及びモールド用犠牲絶縁膜を順
次に形成する。モールド用犠牲絶縁膜、蝕刻終了膜及び
支持用絶縁膜を順次にパターニングし、ストレージ電極
が３次元的な形状を持つように誘導するモールドを形成
する。モールド上にモールドの内側面を覆うストレージ
電極膜を形成した後、キャパシタ別にストレージ電極を
分離する。残留するモールド用犠牲絶縁膜を酸化タンタ
ル膜を蝕刻終了点として選択的に湿式蝕刻して除去す
る。
方法を提供する。 【解決手段】 半導体基板上に支持用絶縁膜、酸化タン
タル膜を含む蝕刻終了膜及びモールド用犠牲絶縁膜を順
次に形成する。モールド用犠牲絶縁膜、蝕刻終了膜及び
支持用絶縁膜を順次にパターニングし、ストレージ電極
が３次元的な形状を持つように誘導するモールドを形成
する。モールド上にモールドの内側面を覆うストレージ
電極膜を形成した後、キャパシタ別にストレージ電極を
分離する。残留するモールド用犠牲絶縁膜を酸化タンタ
ル膜を蝕刻終了点として選択的に湿式蝕刻して除去す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置製造方法
に係り、特に絶縁膜を利用して３次元形状のキャパシタ
電極を製造する方法に関する。
に係り、特に絶縁膜を利用して３次元形状のキャパシタ
電極を製造する方法に関する。
【０００２】
【従来の技術】半導体装置が高集積化されることにより
キャパシタが占める面積が小さくなる反面、キャパシタ
に要求される静電容量は増大する。これにより、ＤＲＡ
Ｍ装置のような半導体装置に採用されるストレージ電極
の誘電膜に対する有効表面積を拡張させる方案が提示さ
れている。
キャパシタが占める面積が小さくなる反面、キャパシタ
に要求される静電容量は増大する。これにより、ＤＲＡ
Ｍ装置のような半導体装置に採用されるストレージ電極
の誘電膜に対する有効表面積を拡張させる方案が提示さ
れている。
【０００３】ストレージ電極の有効表面積を拡張させる
方案は米国特許第５，１６２，２４８号（「Ｏｐｔｉｍ
ｉｚｅｄ ｃｏｎｔａｉｎｅｄ ｓｔａｃｋｅｄ ｃａ
ｐａｃｉｔｏｒ ＤＲＡＭ ｃｅｌｌ ｕｔｉｌｉｚｉ
ｎｇ ｓａｃｒｉｆｉｃｉａｌ ｏｘｉｄｅ ｄｅｐｏ
ｓｉｔｉｏｎ ａｎｄ ｃｈｅｍｉｃａｌ ｍｅｃｈａ
ｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ」、Ｃｈａｒｌｅｓ
Ｈ． Ｄｅｎｎｉｓｏｎ ｅｔ ａｌ．）で開示される
ようにストレージ電極の形状を３次元的な形状に誘導す
るために犠牲酸化膜を導入する方案が一般的である。
方案は米国特許第５，１６２，２４８号（「Ｏｐｔｉｍ
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ｓｉｔｉｏｎ ａｎｄ ｃｈｅｍｉｃａｌ ｍｅｃｈａ
ｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ」、Ｃｈａｒｌｅｓ
Ｈ． Ｄｅｎｎｉｓｏｎ ｅｔ ａｌ．）で開示される
ようにストレージ電極の形状を３次元的な形状に誘導す
るために犠牲酸化膜を導入する方案が一般的である。
【０００４】しかし、半導体装置がより高集積化され、
キャパシタの誘電膜として五酸化二タンタル（Ｔａ
2Ｏ5）またはＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ3）などの
ような高誘電率の物質を使用する方案に提示されてい
る。このような高誘電率の物質を誘電膜として利用する
場合、キャパシタの電極として導電性ポリシリコンの代
りに窒化チタニウム（ＴｉＮ）膜のような金属膜からな
される電極が要求されている。すなわち、キャパシタの
構造としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−
Ｍｅｔａｌ）構造を使用する方案が提示されている。
キャパシタの誘電膜として五酸化二タンタル（Ｔａ
2Ｏ5）またはＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ3）などの
ような高誘電率の物質を使用する方案に提示されてい
る。このような高誘電率の物質を誘電膜として利用する
場合、キャパシタの電極として導電性ポリシリコンの代
りに窒化チタニウム（ＴｉＮ）膜のような金属膜からな
される電極が要求されている。すなわち、キャパシタの
構造としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−
Ｍｅｔａｌ）構造を使用する方案が提示されている。
【０００５】このように金属電極を利用する場合、上記
のように犠牲酸化膜を導入してストレージ電極を、シリ
ンダまたはコンテナ状、またはスタック状などの３次元
的な構造に形成するのが困難になる。
のように犠牲酸化膜を導入してストレージ電極を、シリ
ンダまたはコンテナ状、またはスタック状などの３次元
的な構造に形成するのが困難になる。
【０００６】たとえば、３次元形状のストレージ電極を
形成するために導入される犠牲酸化膜は、ストレージ電
極の形状を３次元的な形状へ誘導するためのモールドと
して使われる。この時、ストレージ電極を分離するため
に別の犠牲酸化膜が追加として導入されることもある。
このような犠牲酸化膜は、ストレージ電極の有効表面を
最大限得るために、後続工程から除去されることが望ま
しい。
形成するために導入される犠牲酸化膜は、ストレージ電
極の形状を３次元的な形状へ誘導するためのモールドと
して使われる。この時、ストレージ電極を分離するため
に別の犠牲酸化膜が追加として導入されることもある。
このような犠牲酸化膜は、ストレージ電極の有効表面を
最大限得るために、後続工程から除去されることが望ま
しい。
【０００７】犠牲酸化膜を除去する工程は通常湿式蝕刻
工程で行われる。このような湿式蝕刻工程を制御するた
めには犠牲酸化膜の下方に蝕刻終了膜を導入することが
必須である。このような蝕刻終了膜として窒化シリコン
膜が導入されている。このような窒化シリコン膜を蝕刻
終了膜として導入する場合に、上記の犠牲酸化膜を除去
する湿式蝕刻工程により蝕刻終了膜の下方に導入される
下部絶縁膜が損傷する不良が生じうる。
工程で行われる。このような湿式蝕刻工程を制御するた
めには犠牲酸化膜の下方に蝕刻終了膜を導入することが
必須である。このような蝕刻終了膜として窒化シリコン
膜が導入されている。このような窒化シリコン膜を蝕刻
終了膜として導入する場合に、上記の犠牲酸化膜を除去
する湿式蝕刻工程により蝕刻終了膜の下方に導入される
下部絶縁膜が損傷する不良が生じうる。
【０００８】すなわち、湿式蝕刻工程に用いられる蝕刻
液が、窒化シリコン膜とストレージ電極の界面に沿って
にしみ込んでしまい、下方の絶縁膜をとかし出すことが
ある。このような現象は窒化シリコン膜と金属電極との
低い接着特性に大きく起因する。
液が、窒化シリコン膜とストレージ電極の界面に沿って
にしみ込んでしまい、下方の絶縁膜をとかし出すことが
ある。このような現象は窒化シリコン膜と金属電極との
低い接着特性に大きく起因する。
【０００９】前記の蝕刻終了膜下部の絶縁膜はストレー
ジ電極を支持する役割を果たすので、前記のように下部
の絶縁膜がとける現象によりストレージ電極が倒れたり
傾いたりして電極不良が生じうる。したがって、金属電
極をキャパシタの電極として利用するためには、前記の
ような蝕刻終了膜下部の絶縁膜が蝕刻液により侵蝕され
ることを防止できる新たな蝕刻終了膜を導入することが
求められる。
ジ電極を支持する役割を果たすので、前記のように下部
の絶縁膜がとける現象によりストレージ電極が倒れたり
傾いたりして電極不良が生じうる。したがって、金属電
極をキャパシタの電極として利用するためには、前記の
ような蝕刻終了膜下部の絶縁膜が蝕刻液により侵蝕され
ることを防止できる新たな蝕刻終了膜を導入することが
求められる。
【００１０】
【発明が解決しようとする課題】本発明がなそうとする
技術的課題は、犠牲絶縁膜を導入して３次元形状のキャ
パシタ電極を形成する時、残留する犠牲絶縁膜を除去す
る湿式蝕刻工程により下方の絶縁膜がとけたり形成され
た電極が倒れたり陥没したりすることを防止できる新た
な蝕刻終了膜を導入するキャパシタの電極製造方法を提
供するところにある。
技術的課題は、犠牲絶縁膜を導入して３次元形状のキャ
パシタ電極を形成する時、残留する犠牲絶縁膜を除去す
る湿式蝕刻工程により下方の絶縁膜がとけたり形成され
た電極が倒れたり陥没したりすることを防止できる新た
な蝕刻終了膜を導入するキャパシタの電極製造方法を提
供するところにある。
【００１１】
【課題を解決するための手段】上記の技術的課題をなす
ための本発明の一観点は次の通りである。半導体基板上
に前記半導体基板に電気的に連結する導電性プラグをつ
つむ下部絶縁膜を形成する。その後、前記下部絶縁膜上
に支持用絶縁膜を形成する。前記支持用絶縁膜上に酸化
タンタル膜を含んでなされる蝕刻終了膜を形成する。前
記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する。
ための本発明の一観点は次の通りである。半導体基板上
に前記半導体基板に電気的に連結する導電性プラグをつ
つむ下部絶縁膜を形成する。その後、前記下部絶縁膜上
に支持用絶縁膜を形成する。前記支持用絶縁膜上に酸化
タンタル膜を含んでなされる蝕刻終了膜を形成する。前
記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する。
【００１２】前記モールド用犠牲絶縁膜、前記蝕刻終了
膜及び前記支持用絶縁膜を順次にパターニングして前記
導電性プラグを露出するモールドを形成する。前記モー
ルドを形成するパターニング工程は乾式蝕刻方法で行わ
れ、このような乾式蝕刻の蝕刻終了を制御するための補
助蝕刻終了膜を前記の酸化タンタル膜上部または下部に
さらに形成できる。前記補助蝕刻終了膜としては酸化ア
ルミニウム膜または窒化タンタル膜を導入できる。
膜及び前記支持用絶縁膜を順次にパターニングして前記
導電性プラグを露出するモールドを形成する。前記モー
ルドを形成するパターニング工程は乾式蝕刻方法で行わ
れ、このような乾式蝕刻の蝕刻終了を制御するための補
助蝕刻終了膜を前記の酸化タンタル膜上部または下部に
さらに形成できる。前記補助蝕刻終了膜としては酸化ア
ルミニウム膜または窒化タンタル膜を導入できる。
【００１３】前記モールド用犠牲絶縁膜上に前記モール
ドの内側面を覆って前記導電性プラグに電気的に連結す
るストレージ電極膜を形成する。前記ストレージ電極膜
を分離してストレージ電極を形成する。分離された前記
ストレージ電極により露出される残留する前記モールド
用犠牲絶縁膜を前記蝕刻終了膜を蝕刻終了点として選択
的に蝕刻して除去する。
ドの内側面を覆って前記導電性プラグに電気的に連結す
るストレージ電極膜を形成する。前記ストレージ電極膜
を分離してストレージ電極を形成する。分離された前記
ストレージ電極により露出される残留する前記モールド
用犠牲絶縁膜を前記蝕刻終了膜を蝕刻終了点として選択
的に蝕刻して除去する。
【００１４】これにより、シリンダ状またはスタック状
などのように３次元形状を持つストレージ電極が形成さ
れる。
などのように３次元形状を持つストレージ電極が形成さ
れる。
【００１５】また、前記ストレージ電極膜を形成する段
階は、窒化チタニウム膜、窒化アルミニウムチタニウム
膜、窒化タンタル膜、窒化タングステン膜、白金膜、ル
テニウム膜、イリジウム膜、酸化ルテニウム膜、酸化ス
トロンチウムルテニウム膜および導電性ポリシリコン膜
からなされる一群の導電膜から選択される何れか一つの
導電膜を形成する段階を含む。
階は、窒化チタニウム膜、窒化アルミニウムチタニウム
膜、窒化タンタル膜、窒化タングステン膜、白金膜、ル
テニウム膜、イリジウム膜、酸化ルテニウム膜、酸化ス
トロンチウムルテニウム膜および導電性ポリシリコン膜
からなされる一群の導電膜から選択される何れか一つの
導電膜を形成する段階を含む。
【００１６】前記ストレージ電極膜を形成する段階は、
前記モールドの前記導電性プラグを露出する凹んだ部分
を埋込む段階を含み、前記ストレージ電極を分離する段
階は、前記ストレージ電極膜の全面を平坦化して前記ス
トレージ電極膜下部の前記モールド用犠牲絶縁膜を露出
する段階を含む。
前記モールドの前記導電性プラグを露出する凹んだ部分
を埋込む段階を含み、前記ストレージ電極を分離する段
階は、前記ストレージ電極膜の全面を平坦化して前記ス
トレージ電極膜下部の前記モールド用犠牲絶縁膜を露出
する段階を含む。
【００１７】前記平坦化は、前記分離用犠牲絶縁膜上を
前記モールド用犠牲絶縁膜が露出されるよう化学機械的
研磨またはエッチバック段階を含む。
前記モールド用犠牲絶縁膜が露出されるよう化学機械的
研磨またはエッチバック段階を含む。
【００１８】前記ストレージ電極膜を形成する段階は、
前記モールドの前記導電性プラグを露出する凹んだ部分
の形による凹部を持つように前記モールドの内側面を覆
うストレージ電極膜を形成する段階を含み、前記ストレ
ージ電極を分離する段階は、前記ストレージ電極膜上に
前記ストレージ電極膜の凹部を埋込む分離用犠牲絶縁膜
を形成する段階と、前記分離用犠牲絶縁膜及び前記スト
レージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う
部分を順次に平坦化して前記ストレージ電極膜の下方の
前記モールド用犠牲絶縁膜を露出する段階とを含む。
前記モールドの前記導電性プラグを露出する凹んだ部分
の形による凹部を持つように前記モールドの内側面を覆
うストレージ電極膜を形成する段階を含み、前記ストレ
ージ電極を分離する段階は、前記ストレージ電極膜上に
前記ストレージ電極膜の凹部を埋込む分離用犠牲絶縁膜
を形成する段階と、前記分離用犠牲絶縁膜及び前記スト
レージ電極膜の前記モールド用犠牲絶縁膜の上側を覆う
部分を順次に平坦化して前記ストレージ電極膜の下方の
前記モールド用犠牲絶縁膜を露出する段階とを含む。
【００１９】前記ストレージ電極膜を形成する段階は、
前記モールドの前記導電性プラグを露出する凹んだ部分
の形による凹部を持つように前記モールドの内側面を覆
うストレージ電極膜を形成する段階を含み、前記ストレ
ージ電極を分離する段階は、前記ストレージ電極膜上に
前記ストレージ電極膜の凹部を埋込む誘電膜を形成する
段階と、前記誘電膜及び前記ストレージ電極膜の前記モ
ールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化し
て前記ストレージ電極膜下部の前記モールド用犠牲絶縁
膜を露出する段階とを含む。
前記モールドの前記導電性プラグを露出する凹んだ部分
の形による凹部を持つように前記モールドの内側面を覆
うストレージ電極膜を形成する段階を含み、前記ストレ
ージ電極を分離する段階は、前記ストレージ電極膜上に
前記ストレージ電極膜の凹部を埋込む誘電膜を形成する
段階と、前記誘電膜及び前記ストレージ電極膜の前記モ
ールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化し
て前記ストレージ電極膜下部の前記モールド用犠牲絶縁
膜を露出する段階とを含む。
【００２０】残留する前記モールド用犠牲絶縁膜を除去
する段階は、前記酸化タンタル膜により蝕刻終了が制御
される湿式蝕刻方法を使用して行われる。半導体基板上
に前記半導体基板に電気的に連結する導電性プラグをつ
つむ下部絶縁膜を形成する段階と、前記下部絶縁膜上に
支持用絶縁膜を形成する段階と、前記支持用絶縁膜上に
酸化タンタル膜を含んでなされる蝕刻終了膜を形成する
段階と、前記蝕刻終了膜上にモールド用犠牲絶縁膜を形
成する段階と、前記モールド用犠牲絶縁膜、前記蝕刻終
了膜及び前記支持用絶縁膜を順次に選択的にパターニン
グし、前記導電性プラグを露出するモールドを形成する
段階と、前記モールド上に前記導電性プラグに電気的に
連結するストレージ電極膜を前記モールドの内側面に沿
って形成する段階と、前記ストレージ電極膜上に前記モ
ールドの形状により生じる凹部を埋込む分離用犠牲絶縁
膜を形成する段階と、前記モールド用犠牲絶縁膜が露出
されるよう前記分離用犠牲絶縁膜及び前記ストレージ電
極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順
次に平坦化してシリンダ状のストレージ電極を分離する
段階と、分離された前記ストレージ電極により露出され
る残留する前記モールド用犠牲絶縁膜及び前記分離用犠
牲絶縁膜を前記酸化タンタル膜を蝕刻終了点として選択
的に蝕刻して除去する段階とを含む。
する段階は、前記酸化タンタル膜により蝕刻終了が制御
される湿式蝕刻方法を使用して行われる。半導体基板上
に前記半導体基板に電気的に連結する導電性プラグをつ
つむ下部絶縁膜を形成する段階と、前記下部絶縁膜上に
支持用絶縁膜を形成する段階と、前記支持用絶縁膜上に
酸化タンタル膜を含んでなされる蝕刻終了膜を形成する
段階と、前記蝕刻終了膜上にモールド用犠牲絶縁膜を形
成する段階と、前記モールド用犠牲絶縁膜、前記蝕刻終
了膜及び前記支持用絶縁膜を順次に選択的にパターニン
グし、前記導電性プラグを露出するモールドを形成する
段階と、前記モールド上に前記導電性プラグに電気的に
連結するストレージ電極膜を前記モールドの内側面に沿
って形成する段階と、前記ストレージ電極膜上に前記モ
ールドの形状により生じる凹部を埋込む分離用犠牲絶縁
膜を形成する段階と、前記モールド用犠牲絶縁膜が露出
されるよう前記分離用犠牲絶縁膜及び前記ストレージ電
極膜の前記モールド用犠牲絶縁膜の上側を覆う部分を順
次に平坦化してシリンダ状のストレージ電極を分離する
段階と、分離された前記ストレージ電極により露出され
る残留する前記モールド用犠牲絶縁膜及び前記分離用犠
牲絶縁膜を前記酸化タンタル膜を蝕刻終了点として選択
的に蝕刻して除去する段階とを含む。
【００２１】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を詳細に説明する。しかし、本発明の実施例は
さまざまな他の形に変形でき、本発明の範囲が後述する
実施例により限定されるものと解釈されてはならない。
本発明の実施例は当業界で平均的な知識を持った者に本
発明をより完全に説明するために提供されるのである。
したがって、図面での要素の形状はより明確な説明を強
調するために誇張されたものであり、図面上で同じ符号
で表示された要素は同じ要素を意味する。さらに、ある
膜が他の膜または半導体基板の「上」にあると記載され
る場合には、前記ある膜は前記他の膜または半導体基板
に直接接触して存在してもよく、あるいはその間に第３
の膜が介在されてもよい。
の実施例を詳細に説明する。しかし、本発明の実施例は
さまざまな他の形に変形でき、本発明の範囲が後述する
実施例により限定されるものと解釈されてはならない。
本発明の実施例は当業界で平均的な知識を持った者に本
発明をより完全に説明するために提供されるのである。
したがって、図面での要素の形状はより明確な説明を強
調するために誇張されたものであり、図面上で同じ符号
で表示された要素は同じ要素を意味する。さらに、ある
膜が他の膜または半導体基板の「上」にあると記載され
る場合には、前記ある膜は前記他の膜または半導体基板
に直接接触して存在してもよく、あるいはその間に第３
の膜が介在されてもよい。
【００２２】本発明の実施例は、犠牲絶縁膜を導入して
シリンダ状またはスタック状などの３次元形状のキャパ
シタ電極を形成する時、犠牲絶縁膜の除去工程を制御す
る新たな蝕刻終了膜を提示する。提示される蝕刻終了膜
は犠牲絶縁膜を除去する湿式蝕刻工程において蝕刻終了
点として作用し、さらにキャパシタ電極が３次元形状を
持つように誘導するためのモールドを形成するのに用い
られる乾式蝕刻工程の蝕刻終了点としても作用する。
シリンダ状またはスタック状などの３次元形状のキャパ
シタ電極を形成する時、犠牲絶縁膜の除去工程を制御す
る新たな蝕刻終了膜を提示する。提示される蝕刻終了膜
は犠牲絶縁膜を除去する湿式蝕刻工程において蝕刻終了
点として作用し、さらにキャパシタ電極が３次元形状を
持つように誘導するためのモールドを形成するのに用い
られる乾式蝕刻工程の蝕刻終了点としても作用する。
【００２３】以下、具体的な実施例を示す図面を参照し
て本発明の実施例を詳細に説明するが、本発明は、これ
に限定されず犠牲絶縁膜を導入するさまざまな３次元形
状を持つキャパシタ電極製造に適用できる。
て本発明の実施例を詳細に説明するが、本発明は、これ
に限定されず犠牲絶縁膜を導入するさまざまな３次元形
状を持つキャパシタ電極製造に適用できる。
【００２４】図１ないし図６は本発明の第１実施例によ
るキャパシタの電極製造方法を概略的に示すための図で
ある。
るキャパシタの電極製造方法を概略的に示すための図で
ある。
【００２５】図１は半導体基板１００上に蝕刻終了膜５
００およびモールド用犠牲絶縁膜４５０を形成する段階
を概略的に示した断面図である。
００およびモールド用犠牲絶縁膜４５０を形成する段階
を概略的に示した断面図である。
【００２６】具体的に、半導体基板１００上に通常の埋
設コンタクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ）工程を
利用してストレージ電極に電気的に連結する導電性プラ
グ３１０を形成する。この時、導電性プラグ３１０は、
下部絶縁膜２００につつまれ半導体基板１００上に形成
されたゲートなどのような他の導電性パターン（図示せ
ず）と絶縁され、半導体基板１００の活性領域に電気的
に連結する。すなわち、埋設コンタクトとして作用す
る。下部絶縁膜２００は必要に応じて他の厚さに形成さ
れうるが、導電性プラグ３１０の厚さによりだいたい４
０００Åないし５０００Å程度の厚さに形成されうる。
設コンタクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ）工程を
利用してストレージ電極に電気的に連結する導電性プラ
グ３１０を形成する。この時、導電性プラグ３１０は、
下部絶縁膜２００につつまれ半導体基板１００上に形成
されたゲートなどのような他の導電性パターン（図示せ
ず）と絶縁され、半導体基板１００の活性領域に電気的
に連結する。すなわち、埋設コンタクトとして作用す
る。下部絶縁膜２００は必要に応じて他の厚さに形成さ
れうるが、導電性プラグ３１０の厚さによりだいたい４
０００Åないし５０００Å程度の厚さに形成されうる。
【００２７】導電性プラグ３１０はさまざまな導電性物
質から形成できる。たとえば、導電性ポリシリコンから
形成でき、導電性プラグ３１０の上側を覆う拡散障壁膜
３３０をさらに導入できる。この時、拡散障壁膜３３０
はオーム接触のためのオーム膜をさらに含むことができ
る。
質から形成できる。たとえば、導電性ポリシリコンから
形成でき、導電性プラグ３１０の上側を覆う拡散障壁膜
３３０をさらに導入できる。この時、拡散障壁膜３３０
はオーム接触のためのオーム膜をさらに含むことができ
る。
【００２８】このようにさまざまなパターンが形成され
てトポロジーがある半導体基板１００上に支持用絶縁膜
４１０を形成する。支持用絶縁膜４１０は、３次元的な
形状からなされるストレージ電極が倒れたり崩れたりし
ないようにおさえて支持する役割を果たす。したがっ
て、一般的に半導体装置を製造するのに用いられる絶縁
物質から形成されうる。たとえば、酸化シリコン（Ｓｉ
Ｏ2）膜を下部絶縁膜２００上に導電性プラグ３１０な
どを覆うように蒸着して支持用絶縁膜４１０を形成す
る。さらに支持用絶縁膜４１０はストレージ電極を支持
する最小限の厚さ以上に形成されねばならない。たとえ
ば、だいたい２０００Åないし３０００Å程度の厚さに
形成されうる。
てトポロジーがある半導体基板１００上に支持用絶縁膜
４１０を形成する。支持用絶縁膜４１０は、３次元的な
形状からなされるストレージ電極が倒れたり崩れたりし
ないようにおさえて支持する役割を果たす。したがっ
て、一般的に半導体装置を製造するのに用いられる絶縁
物質から形成されうる。たとえば、酸化シリコン（Ｓｉ
Ｏ2）膜を下部絶縁膜２００上に導電性プラグ３１０な
どを覆うように蒸着して支持用絶縁膜４１０を形成す
る。さらに支持用絶縁膜４１０はストレージ電極を支持
する最小限の厚さ以上に形成されねばならない。たとえ
ば、だいたい２０００Åないし３０００Å程度の厚さに
形成されうる。
【００２９】この後、支持用絶縁膜４１０上に後続蝕刻
工程で使われる蝕刻終了膜５００を形成する。本発明の
実施例では前記蝕刻終了膜５００が酸化タンタル膜５１
０を含むように形成する。たとえば、前記の支持用絶縁
膜４１０上にスパッタリング法またはＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法な
どを利用して五酸化二タンタル（Ｔａ2Ｏ5）からなされ
る酸化タンタル膜５１０を形成する。このような酸化タ
ンタル膜５１０は蝕刻終了の役割を発揮できる最小限の
厚さ以上に形成されることが望ましい。たとえば、だい
たい１０Åないし９０Å程度の厚さに形成されうるが、
後続の蝕刻工程によりその厚さを異ならせることができ
る。
工程で使われる蝕刻終了膜５００を形成する。本発明の
実施例では前記蝕刻終了膜５００が酸化タンタル膜５１
０を含むように形成する。たとえば、前記の支持用絶縁
膜４１０上にスパッタリング法またはＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法な
どを利用して五酸化二タンタル（Ｔａ2Ｏ5）からなされ
る酸化タンタル膜５１０を形成する。このような酸化タ
ンタル膜５１０は蝕刻終了の役割を発揮できる最小限の
厚さ以上に形成されることが望ましい。たとえば、だい
たい１０Åないし９０Å程度の厚さに形成されうるが、
後続の蝕刻工程によりその厚さを異ならせることができ
る。
【００３０】必要に応じて酸化タンタル膜５１０上に別
途の補助蝕刻終了膜５５０をさらに形成できる。補助蝕
刻終了膜５５０は酸化タンタル膜５１０の上方または下
方に形成され、後続の乾式蝕刻工程時に乾式蝕刻工程を
制御する乾式蝕刻用蝕刻の終了点として作用する。この
ような補助蝕刻終了膜５５０としては窒化シリコン膜ま
たは酸化アルミニウム（Ａｌ2Ｏ3）膜を利用できる。こ
のような窒化シリコン膜または酸化アルミニウム膜はス
パッタリング法またはＣＶＤ法で形成される。
途の補助蝕刻終了膜５５０をさらに形成できる。補助蝕
刻終了膜５５０は酸化タンタル膜５１０の上方または下
方に形成され、後続の乾式蝕刻工程時に乾式蝕刻工程を
制御する乾式蝕刻用蝕刻の終了点として作用する。この
ような補助蝕刻終了膜５５０としては窒化シリコン膜ま
たは酸化アルミニウム（Ａｌ2Ｏ3）膜を利用できる。こ
のような窒化シリコン膜または酸化アルミニウム膜はス
パッタリング法またはＣＶＤ法で形成される。
【００３１】このような蝕刻終了膜５００上にモールド
用犠牲絶縁膜４５０を形成する。モールド用犠牲絶縁膜
４５０は、続けてパターニングされてストレージ電極を
３次元的な形状を持つように誘導するモールドを構成す
る役割を果たす。さらに、モールド用犠牲絶縁膜４５０
の厚さは必要により異なって設定できるが、ストレージ
電極の高さを考慮してその厚さを設定することが望まし
い。たとえば、酸化シリコン膜をだいたい１００００Å
ないし１２０００Å程度の厚さに形成してモールド用犠
牲絶縁膜４５０として利用できる。
用犠牲絶縁膜４５０を形成する。モールド用犠牲絶縁膜
４５０は、続けてパターニングされてストレージ電極を
３次元的な形状を持つように誘導するモールドを構成す
る役割を果たす。さらに、モールド用犠牲絶縁膜４５０
の厚さは必要により異なって設定できるが、ストレージ
電極の高さを考慮してその厚さを設定することが望まし
い。たとえば、酸化シリコン膜をだいたい１００００Å
ないし１２０００Å程度の厚さに形成してモールド用犠
牲絶縁膜４５０として利用できる。
【００３２】図２は導電性プラグ３１０を露出するモー
ルド４１０、５００、４５０を形成する段階を概略的に
示した断面図である。
ルド４１０、５００、４５０を形成する段階を概略的に
示した断面図である。
【００３３】具体的に、選択的な乾式蝕刻方法を使用し
てモールド用犠牲絶縁膜４５０をパターニングする。モ
ールド用犠牲絶縁膜４５０上に写真工程を利用してフォ
トレジストパターンなどのような蝕刻マスク（図示せ
ず）を形成した後、モールド用犠牲絶縁膜４５０として
利用された酸化シリコンを蝕刻するのに適切な蝕刻ガス
を使用して露出されるモールド用犠牲絶縁膜４５０を蝕
刻する。たとえば、Ｃ4Ｆ8ガスなどのようなフッ化物系
ガスに酸素ガスおよびアルゴン（Ａｒ）を追加して前記
蝕刻ガスに利用する。
てモールド用犠牲絶縁膜４５０をパターニングする。モ
ールド用犠牲絶縁膜４５０上に写真工程を利用してフォ
トレジストパターンなどのような蝕刻マスク（図示せ
ず）を形成した後、モールド用犠牲絶縁膜４５０として
利用された酸化シリコンを蝕刻するのに適切な蝕刻ガス
を使用して露出されるモールド用犠牲絶縁膜４５０を蝕
刻する。たとえば、Ｃ4Ｆ8ガスなどのようなフッ化物系
ガスに酸素ガスおよびアルゴン（Ａｒ）を追加して前記
蝕刻ガスに利用する。
【００３４】前記のような乾式蝕刻は蝕刻終了膜５００
により蝕刻終了を制御できる。すなわち、蝕刻終了膜５
００に含まれた酸化タンタル膜５１０は、前記モールド
用犠牲絶縁膜４５０に対して乾式蝕刻選択比を持ち、乾
式蝕刻終了の役割を果たせる。たとえば、Ｃ4Ｆ8ガス、
酸素ガスおよびアルゴンを含む蝕刻ガスを使用する場
合、他の蝕刻条件により変化されうるが、酸化シリコン
に対して五酸化二タンタルはだいたい２：１程度の蝕刻
選択比を示す。したがって、酸化シリコンからなされる
モールド用犠牲絶縁膜４５０を乾式蝕刻する時、その終
了点として前記酸化タンタル膜５１０を利用できる。
により蝕刻終了を制御できる。すなわち、蝕刻終了膜５
００に含まれた酸化タンタル膜５１０は、前記モールド
用犠牲絶縁膜４５０に対して乾式蝕刻選択比を持ち、乾
式蝕刻終了の役割を果たせる。たとえば、Ｃ4Ｆ8ガス、
酸素ガスおよびアルゴンを含む蝕刻ガスを使用する場
合、他の蝕刻条件により変化されうるが、酸化シリコン
に対して五酸化二タンタルはだいたい２：１程度の蝕刻
選択比を示す。したがって、酸化シリコンからなされる
モールド用犠牲絶縁膜４５０を乾式蝕刻する時、その終
了点として前記酸化タンタル膜５１０を利用できる。
【００３５】しかし、乾式蝕刻の終了をよりはっきりと
制御するためには、前述したように酸化タンタル膜５１
０の上方に別途の補助蝕刻終了膜５５０を導入してもよ
い。補助蝕刻終了膜５５０は前記モールド用犠牲絶縁膜
４５０に対して乾式蝕刻選択比を持つ物質に形成される
ことが望ましい。
制御するためには、前述したように酸化タンタル膜５１
０の上方に別途の補助蝕刻終了膜５５０を導入してもよ
い。補助蝕刻終了膜５５０は前記モールド用犠牲絶縁膜
４５０に対して乾式蝕刻選択比を持つ物質に形成される
ことが望ましい。
【００３６】上記のようなＣ4Ｆ8ガス、酸素ガス及びア
ルゴンを含む蝕刻ガスを使用する場合、他の蝕刻条件に
より変化されうるが、酸化シリコンに対して窒化シリコ
ンはだいたい１０：１程度の蝕刻選択比を示す。さら
に、酸化シリコンに対して酸化アルミニウムはだいたい
５：１程度の蝕刻選択比を示す。したがって、前記補助
蝕刻終了膜５５０として酸化アルミニウム膜または窒化
シリコン膜を導入することにより、前記乾式蝕刻の終了
をより精巧に制御できる。
ルゴンを含む蝕刻ガスを使用する場合、他の蝕刻条件に
より変化されうるが、酸化シリコンに対して窒化シリコ
ンはだいたい１０：１程度の蝕刻選択比を示す。さら
に、酸化シリコンに対して酸化アルミニウムはだいたい
５：１程度の蝕刻選択比を示す。したがって、前記補助
蝕刻終了膜５５０として酸化アルミニウム膜または窒化
シリコン膜を導入することにより、前記乾式蝕刻の終了
をより精巧に制御できる。
【００３７】乾式蝕刻工程は上述のように酸化タンタル
膜５１０または補助蝕刻終了膜５５０により蝕刻終了点
の検出がなされる。蝕刻終了点の検出がなされた後も前
記の乾式蝕刻工程を一定時間続けて進行することによ
り、すなわちタイム蝕刻方式で過度蝕刻を行うことによ
り、下部の導電性プラグ３１０、実質的には拡散障壁膜
３３０が露出されるようにする。
膜５１０または補助蝕刻終了膜５５０により蝕刻終了点
の検出がなされる。蝕刻終了点の検出がなされた後も前
記の乾式蝕刻工程を一定時間続けて進行することによ
り、すなわちタイム蝕刻方式で過度蝕刻を行うことによ
り、下部の導電性プラグ３１０、実質的には拡散障壁膜
３３０が露出されるようにする。
【００３８】このようなパターニング工程により、モー
ルド用犠牲絶縁膜４５０、蝕刻終了膜５００及び支持用
絶縁膜４１０が順次にパターニングされ、ストレージ電
極を３次元的な形状へ誘導するためのモールド４１０、
５００、４５０が形成される。
ルド用犠牲絶縁膜４５０、蝕刻終了膜５００及び支持用
絶縁膜４１０が順次にパターニングされ、ストレージ電
極を３次元的な形状へ誘導するためのモールド４１０、
５００、４５０が形成される。
【００３９】一方、図１及び図２では上述のように補助
蝕刻終了膜５５０が酸化タンタル膜５１０の上部に形成
される場合を例示したが、工程の必要に応じて補助蝕刻
終了膜５５０を酸化タンタル膜５１０の下に導入でき
る。さらに、補助蝕刻終了膜５５０と酸化タンタル膜５
１０が相互離隔して導入されてもよい。
蝕刻終了膜５５０が酸化タンタル膜５１０の上部に形成
される場合を例示したが、工程の必要に応じて補助蝕刻
終了膜５５０を酸化タンタル膜５１０の下に導入でき
る。さらに、補助蝕刻終了膜５５０と酸化タンタル膜５
１０が相互離隔して導入されてもよい。
【００４０】図３はモールド４１０、５００、４５０上
にストレージ電極膜６００を形成する段階を概略的に示
した断面図である。
にストレージ電極膜６００を形成する段階を概略的に示
した断面図である。
【００４１】具体的に、モールド４１０、５００、４５
０が形成された結果物上にストレージ電極膜６００を形
成する。この時、ストレージ電極膜６００は必要に応じ
てその厚さが変わりうる。たとえば、シリンダ状でスト
レージ電極を誘導する場合にはモールド４１０、５０
０、４５０の内側面に沿ってストレージ電極膜６００が
蒸着され、結局モールド４１０、５００、４５０の形状
により凹部が発生するようになる。このようなストレー
ジ電極膜６００は下方の導電性プラグ３１０と電気的に
連結するように形成される。
０が形成された結果物上にストレージ電極膜６００を形
成する。この時、ストレージ電極膜６００は必要に応じ
てその厚さが変わりうる。たとえば、シリンダ状でスト
レージ電極を誘導する場合にはモールド４１０、５０
０、４５０の内側面に沿ってストレージ電極膜６００が
蒸着され、結局モールド４１０、５００、４５０の形状
により凹部が発生するようになる。このようなストレー
ジ電極膜６００は下方の導電性プラグ３１０と電気的に
連結するように形成される。
【００４２】このようなストレージ電極膜６００はキャ
パシタの静電容量の増大を具現するために、金属膜を含
むように形成されることが望ましい。たとえば、窒化チ
タニウム（ＴｉＮ）膜、窒化アルミニウムチタニウム
（ＴｉＡｌＮ）膜、窒化タンタル（ＴａＮ）膜または窒
化タングステン（ＷＮ）膜などのような窒化金属膜でス
トレージ電極膜６００を形成できる。または白金（Ｐ
ｔ）膜、ルテニウム（Ｒｕ）膜またはイリジウム（Ｉ
ｒ）膜などのような白金系の金属膜でストレージ電極膜
６００を形成できる。または、酸化ルテニウム（ＲｕＯ
2）膜または酸化ストロンチウムルテニウム（ＳｒＲｕ
Ｏ3）膜などのような酸化金属膜を利用できる。そし
て、すでに常用されている導電性ポリシリコン膜でも前
記ストレージ電極膜６００を形成できる。
パシタの静電容量の増大を具現するために、金属膜を含
むように形成されることが望ましい。たとえば、窒化チ
タニウム（ＴｉＮ）膜、窒化アルミニウムチタニウム
（ＴｉＡｌＮ）膜、窒化タンタル（ＴａＮ）膜または窒
化タングステン（ＷＮ）膜などのような窒化金属膜でス
トレージ電極膜６００を形成できる。または白金（Ｐ
ｔ）膜、ルテニウム（Ｒｕ）膜またはイリジウム（Ｉ
ｒ）膜などのような白金系の金属膜でストレージ電極膜
６００を形成できる。または、酸化ルテニウム（ＲｕＯ
2）膜または酸化ストロンチウムルテニウム（ＳｒＲｕ
Ｏ3）膜などのような酸化金属膜を利用できる。そし
て、すでに常用されている導電性ポリシリコン膜でも前
記ストレージ電極膜６００を形成できる。
【００４３】図４はストレージ電極膜６００上に分離用
犠牲絶縁膜７００を形成する段階を概略的に示した断面
図である。
犠牲絶縁膜７００を形成する段階を概略的に示した断面
図である。
【００４４】具体的に、ストレージ電極膜６００上に分
離用犠牲絶縁膜７００を形成する。分離用犠牲絶縁膜７
００は化学的機械的研磨またはエッチバックなどによる
平坦化のために導入される。この時、分離用犠牲絶縁膜
７００はストレージ電極膜６００上にストレージ電極膜
６００が形成された結果物の凹んだ部位を埋込むように
形成される。分離用犠牲絶縁膜７００はストレージ電極
膜６００を分離するのに利用された後で除去されねばな
らないので、多様な絶縁物質から形成されうる。たとえ
ば、酸化シリコンで形成される。
離用犠牲絶縁膜７００を形成する。分離用犠牲絶縁膜７
００は化学的機械的研磨またはエッチバックなどによる
平坦化のために導入される。この時、分離用犠牲絶縁膜
７００はストレージ電極膜６００上にストレージ電極膜
６００が形成された結果物の凹んだ部位を埋込むように
形成される。分離用犠牲絶縁膜７００はストレージ電極
膜６００を分離するのに利用された後で除去されねばな
らないので、多様な絶縁物質から形成されうる。たとえ
ば、酸化シリコンで形成される。
【００４５】図５は分離用犠牲絶縁膜７００上に平坦化
工程を行った結果を概略的にした断面図である。
工程を行った結果を概略的にした断面図である。
【００４６】具体的に、ストレージ電極膜６００が形成
された結果物の凹部を埋込む分離用犠牲絶縁膜７００上
に平坦化工程を行う。たとえば、分離用犠牲絶縁膜７０
０が形成された結果物上を化学的機械的に研磨する。ま
たはエッチバック工程を利用して平坦化を行うことがで
きる。このような化学的機械的な研磨またはエッチバッ
クはモールド用犠牲絶縁膜４５０が露出されるまで行わ
れることが望ましい。これにより、分離用犠牲絶縁膜７
００の下方でモールド用犠牲絶縁膜４５０の上方に存在
するストレージ電極膜６００の一部は除去され、分離さ
れたストレージ電極６５０が形成される。したがって、
分離されたストレージ電極６５０はモールド４５０、５
００、４１０の内側面に沿って蒸着されたストレージ電
極膜６００部分が残留してなされる。
された結果物の凹部を埋込む分離用犠牲絶縁膜７００上
に平坦化工程を行う。たとえば、分離用犠牲絶縁膜７０
０が形成された結果物上を化学的機械的に研磨する。ま
たはエッチバック工程を利用して平坦化を行うことがで
きる。このような化学的機械的な研磨またはエッチバッ
クはモールド用犠牲絶縁膜４５０が露出されるまで行わ
れることが望ましい。これにより、分離用犠牲絶縁膜７
００の下方でモールド用犠牲絶縁膜４５０の上方に存在
するストレージ電極膜６００の一部は除去され、分離さ
れたストレージ電極６５０が形成される。したがって、
分離されたストレージ電極６５０はモールド４５０、５
００、４１０の内側面に沿って蒸着されたストレージ電
極膜６００部分が残留してなされる。
【００４７】図６は残留するモールド用犠牲絶縁膜４５
０及び分離用犠牲絶縁膜７００を除去する段階を概略的
に示した断面図である。
０及び分離用犠牲絶縁膜７００を除去する段階を概略的
に示した断面図である。
【００４８】具体的に、平坦化工程でストレージ電極６
５０を形成した後、残留するモールド用犠牲絶縁膜４５
０及び分離用犠牲絶縁膜７００を選択的に除去する。ス
トレージ電極６５０は残留させなくてはならないので、
モールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７０
０を湿式蝕刻して選択的に除去する。湿式蝕刻方法にて
用いられる蝕刻液としては通常の選択的湿式蝕刻工程に
用いられる蝕刻液を使用できる。たとえば、ＬＡＬ溶液
またはＨＦ溶液を含む蝕刻液を使用してモールド用犠牲
絶縁膜４５０及び分離用犠牲絶縁膜７００を選択的に湿
式蝕刻できる。
５０を形成した後、残留するモールド用犠牲絶縁膜４５
０及び分離用犠牲絶縁膜７００を選択的に除去する。ス
トレージ電極６５０は残留させなくてはならないので、
モールド用犠牲絶縁膜４５０及び分離用犠牲絶縁膜７０
０を湿式蝕刻して選択的に除去する。湿式蝕刻方法にて
用いられる蝕刻液としては通常の選択的湿式蝕刻工程に
用いられる蝕刻液を使用できる。たとえば、ＬＡＬ溶液
またはＨＦ溶液を含む蝕刻液を使用してモールド用犠牲
絶縁膜４５０及び分離用犠牲絶縁膜７００を選択的に湿
式蝕刻できる。
【００４９】このような湿式蝕刻工程は、下部に酸化タ
ンタル膜５１０を含む蝕刻終了膜５００により蝕刻終了
され制御される。酸化タンタル膜５１０が湿式蝕刻の終
了点として利用される場合、前記の蝕刻液が酸化タンタ
ル膜５１０とストレージ電極６５０との界面を通じてし
み込み、下方の支持用絶縁膜４１０または下部絶縁膜２
００などをぬらすことが抑制される。このような結果は
次の図７ないし図９のＳＥＭ写真により立証される。
ンタル膜５１０を含む蝕刻終了膜５００により蝕刻終了
され制御される。酸化タンタル膜５１０が湿式蝕刻の終
了点として利用される場合、前記の蝕刻液が酸化タンタ
ル膜５１０とストレージ電極６５０との界面を通じてし
み込み、下方の支持用絶縁膜４１０または下部絶縁膜２
００などをぬらすことが抑制される。このような結果は
次の図７ないし図９のＳＥＭ写真により立証される。
【００５０】図７および図８は窒化シリコン膜を湿式蝕
刻の蝕刻終了として用いた場合に生じる問題点を概略的
に示すための図である。
刻の蝕刻終了として用いた場合に生じる問題点を概略的
に示すための図である。
【００５１】具体的に、上記のようなモールド用犠牲絶
縁膜または分離用犠牲絶縁膜を除去する湿式蝕刻工程の
蝕刻終了のために通常の窒化シリコン膜を導入する場
合、湿式蝕刻に用いられる蝕刻液により下方の支持用絶
縁膜または下部絶縁膜がとける現象が生じうる。すなわ
ち、図７の参照番号Ａに示したように支持用絶縁膜に蝕
刻液がしみこんで支持用絶縁膜がとける現象が見られ
る。このような現象が深刻化すれば、図８の参照番号Ｂ
に示したようにストレージ電極が倒れたり陥没したりす
る不良につながる。
縁膜または分離用犠牲絶縁膜を除去する湿式蝕刻工程の
蝕刻終了のために通常の窒化シリコン膜を導入する場
合、湿式蝕刻に用いられる蝕刻液により下方の支持用絶
縁膜または下部絶縁膜がとける現象が生じうる。すなわ
ち、図７の参照番号Ａに示したように支持用絶縁膜に蝕
刻液がしみこんで支持用絶縁膜がとける現象が見られ
る。このような現象が深刻化すれば、図８の参照番号Ｂ
に示したようにストレージ電極が倒れたり陥没したりす
る不良につながる。
【００５２】このような現象は通常の窒化シリコン膜を
導入する場合、窒化シリコン膜とストレージ電極との界
面特性が相対的に劣悪で、このような界面を通じて蝕刻
液が下方にしみ込むことがあるという問題点を示唆す
る。
導入する場合、窒化シリコン膜とストレージ電極との界
面特性が相対的に劣悪で、このような界面を通じて蝕刻
液が下方にしみ込むことがあるという問題点を示唆す
る。
【００５３】図９は本発明の実施例による酸化タンタル
膜を湿式蝕刻の蝕刻終了に用いた場合の結果物を概略的
に示す走査電子顕微鏡写真を示す図である。
膜を湿式蝕刻の蝕刻終了に用いた場合の結果物を概略的
に示す走査電子顕微鏡写真を示す図である。
【００５４】具体的に、本発明の実施例により酸化タン
タル膜を湿式蝕刻の蝕刻終了膜として用いた場合、図９
に示すように下方の支持用絶縁膜または下部絶縁膜に対
する蝕刻液の損傷現象の発生防止がなされた。このよう
な結果は本発明の実施例による酸化タンタル膜が、下方
の支持用絶縁膜または下部絶縁膜に蝕刻液が入り込んだ
りまたはしみ込んだりすることを防止できることを立証
する。
タル膜を湿式蝕刻の蝕刻終了膜として用いた場合、図９
に示すように下方の支持用絶縁膜または下部絶縁膜に対
する蝕刻液の損傷現象の発生防止がなされた。このよう
な結果は本発明の実施例による酸化タンタル膜が、下方
の支持用絶縁膜または下部絶縁膜に蝕刻液が入り込んだ
りまたはしみ込んだりすることを防止できることを立証
する。
【００５５】図６を再び参照すれば、図示したように下
方の支持用絶縁膜４１０または下部絶縁膜２００が蝕刻
液により損傷されることを抑制し、湿式蝕刻で残留する
モールド用犠牲絶縁膜４５０および分離用犠牲絶縁膜７
００を除去しシリンダ状のストレージ電極６５０を完成
できる。
方の支持用絶縁膜４１０または下部絶縁膜２００が蝕刻
液により損傷されることを抑制し、湿式蝕刻で残留する
モールド用犠牲絶縁膜４５０および分離用犠牲絶縁膜７
００を除去しシリンダ状のストレージ電極６５０を完成
できる。
【００５６】その後、ストレージ電極６５０上に通常の
キャパシタ製造工程を利用し、誘電膜（図示せず）を形
成した後でプレート電極（図示せず）を形成し半導体装
置のキャパシタを完成できる。
キャパシタ製造工程を利用し、誘電膜（図示せず）を形
成した後でプレート電極（図示せず）を形成し半導体装
置のキャパシタを完成できる。
【００５７】図１０および図１１は本発明の第２実施例
によるキャパシタの電極製造方法を概略的に示す図であ
る。
によるキャパシタの電極製造方法を概略的に示す図であ
る。
【００５８】本発明の第２実施例では第１実施例と異な
り、犠牲絶縁膜を導入するキャパシタ電極製造方法によ
りスタック状のストレージ電極を形成する場合について
説明する。このような第２実施例から、本発明が第１実
施例で説明したようなシリンダ状のストレージ電極を製
造するのに利用されるだけでなくスタック状のような他
の形の３次元形状のストレージ電極製造にも利用されう
ることを提示する。第２実施例において第１実施例と同
一の参照符号を付したものは同じ部材を意味する。
り、犠牲絶縁膜を導入するキャパシタ電極製造方法によ
りスタック状のストレージ電極を形成する場合について
説明する。このような第２実施例から、本発明が第１実
施例で説明したようなシリンダ状のストレージ電極を製
造するのに利用されるだけでなくスタック状のような他
の形の３次元形状のストレージ電極製造にも利用されう
ることを提示する。第２実施例において第１実施例と同
一の参照符号を付したものは同じ部材を意味する。
【００５９】まず、図１及び図２を参照して説明したよ
うにモールド用犠牲絶縁膜４５０、蝕刻終了膜５００及
び支持用絶縁膜４１０を順次にパターニングしてモール
ド４５０、５００、４１０を形成する。
うにモールド用犠牲絶縁膜４５０、蝕刻終了膜５００及
び支持用絶縁膜４１０を順次にパターニングしてモール
ド４５０、５００、４１０を形成する。
【００６０】図１０はモールド４５０、５００、４１０
の凹部を埋込むストレージ電極膜８００を形成する段階
を概略的に示した断面図である。
の凹部を埋込むストレージ電極膜８００を形成する段階
を概略的に示した断面図である。
【００６１】具体的に、形成されたモールド４５０、５
００、４１０の凹部、すなわち、下部の導電性プラグ３
１０、実質的には拡散障壁膜３３０を露出する開口部を
埋込むストレージ電極膜８００をモールド用犠牲絶縁膜
４５０上に形成する。このようなストレージ電極膜８０
０は第１実施例で説明したようなストレージ電極膜（図
３の６００）と実質的に同じ方法で形成される。ただ
し、第２実施例でのストレージ電極膜８００は前記の開
口部分を完全に埋込むように形成される。
００、４１０の凹部、すなわち、下部の導電性プラグ３
１０、実質的には拡散障壁膜３３０を露出する開口部を
埋込むストレージ電極膜８００をモールド用犠牲絶縁膜
４５０上に形成する。このようなストレージ電極膜８０
０は第１実施例で説明したようなストレージ電極膜（図
３の６００）と実質的に同じ方法で形成される。ただ
し、第２実施例でのストレージ電極膜８００は前記の開
口部分を完全に埋込むように形成される。
【００６２】図１１はストレージ電極８５０が分離され
完成される段階を概略的にした断面図である。
完成される段階を概略的にした断面図である。
【００６３】具体的に、ストレージ電極膜８００の全面
を化学的機械的な研磨またはエッチバックして下部のモ
ールド用犠牲絶縁膜４５０が露出するよう平坦化してス
トレージ電極８５０を分離する。その後、図６に示した
ように残留するモールド用犠牲絶縁膜４５０を湿式蝕刻
方法で除去する。この時、図６を参照して説明したよう
に酸化タンタル膜５１０で湿式蝕刻終了を検出すること
により、下部の支持用絶縁膜４１０が蝕刻液によりとけ
る現象を防止できる。
を化学的機械的な研磨またはエッチバックして下部のモ
ールド用犠牲絶縁膜４５０が露出するよう平坦化してス
トレージ電極８５０を分離する。その後、図６に示した
ように残留するモールド用犠牲絶縁膜４５０を湿式蝕刻
方法で除去する。この時、図６を参照して説明したよう
に酸化タンタル膜５１０で湿式蝕刻終了を検出すること
により、下部の支持用絶縁膜４１０が蝕刻液によりとけ
る現象を防止できる。
【００６４】このようにしてキャパシタ別に分離された
スタック状のストレージ電極８５０を完成できる。その
後、誘電膜及びプレート電極を形成してキャパシタを完
成できる。
スタック状のストレージ電極８５０を完成できる。その
後、誘電膜及びプレート電極を形成してキャパシタを完
成できる。
【００６５】図１２は本発明の第３実施例によるキャパ
シタの電極製造方法を概略的に示した断面図である。
シタの電極製造方法を概略的に示した断面図である。
【００６６】本発明の第３実施例では第１実施例と違
い、分離用犠牲絶縁膜を形成する代わりに、別途の誘電
膜を利用してシリンダ状のストレージ電極を分離する場
合について説明する。第３実施例において第１実施例と
同じ参照符号を付したものは同じ部材を意味する。
い、分離用犠牲絶縁膜を形成する代わりに、別途の誘電
膜を利用してシリンダ状のストレージ電極を分離する場
合について説明する。第３実施例において第１実施例と
同じ参照符号を付したものは同じ部材を意味する。
【００６７】まず、図１ないし図３で説明したようにス
トレージ電極膜（図３の６００）を形成する。その後、
ストレージ電極膜の凹部を埋込む誘電膜７５０を形成す
る。すなわち、図４ではストレージ電極膜（図４の６０
０）上に凹部を埋込む分離用犠牲絶縁膜７００を導入す
る場合を説明したが、図１２に示したように第３実施例
では誘電膜７５０をこのような凹部を埋込むことができ
る。その後、誘電膜７５０上を化学的機械的な研磨また
はエッチバックを利用して平坦化することにより、スト
レージ電極６５０を単位キャパシタ別に分離する。
トレージ電極膜（図３の６００）を形成する。その後、
ストレージ電極膜の凹部を埋込む誘電膜７５０を形成す
る。すなわち、図４ではストレージ電極膜（図４の６０
０）上に凹部を埋込む分離用犠牲絶縁膜７００を導入す
る場合を説明したが、図１２に示したように第３実施例
では誘電膜７５０をこのような凹部を埋込むことができ
る。その後、誘電膜７５０上を化学的機械的な研磨また
はエッチバックを利用して平坦化することにより、スト
レージ電極６５０を単位キャパシタ別に分離する。
【００６８】次に、図６を参照して説明したように残留
するモールド用犠牲絶縁膜４５０を湿式蝕刻方法で除去
する。この時、図６を参照して説明したように酸化タン
タル膜５１０で湿式蝕刻終了を検出することにより、下
方の支持用絶縁膜４１０が蝕刻液によりとける現象を防
止できる。このようにしてキャパシタ別に分離された形
状のストレージ電極６５０を完成できる。
するモールド用犠牲絶縁膜４５０を湿式蝕刻方法で除去
する。この時、図６を参照して説明したように酸化タン
タル膜５１０で湿式蝕刻終了を検出することにより、下
方の支持用絶縁膜４１０が蝕刻液によりとける現象を防
止できる。このようにしてキャパシタ別に分離された形
状のストレージ電極６５０を完成できる。
【００６９】
【発明の効果】前述した本発明によれば、モールド用犠
牲絶縁膜または分離用犠牲絶縁膜などのようにキャパシ
タ電極が３次元形状を持つように誘導するために導入さ
れる犠牲絶縁膜を除去する湿式蝕刻工程の蝕刻終了膜と
して酸化タンタル膜を導入できる。このような酸化タン
タル膜は、前記の湿式蝕刻工程に用いられる蝕刻液が酸
化タンタル膜の下方の支持用絶縁膜または下部絶縁膜な
どをとかし出すことを防止できる。これにより、形成さ
れるシリンダ状またはスタック状などのような３次元形
状のキャパシタ電極が倒れたり陥没したりすることを防
止できる。
牲絶縁膜または分離用犠牲絶縁膜などのようにキャパシ
タ電極が３次元形状を持つように誘導するために導入さ
れる犠牲絶縁膜を除去する湿式蝕刻工程の蝕刻終了膜と
して酸化タンタル膜を導入できる。このような酸化タン
タル膜は、前記の湿式蝕刻工程に用いられる蝕刻液が酸
化タンタル膜の下方の支持用絶縁膜または下部絶縁膜な
どをとかし出すことを防止できる。これにより、形成さ
れるシリンダ状またはスタック状などのような３次元形
状のキャパシタ電極が倒れたり陥没したりすることを防
止できる。
【００７０】以上、本発明を具体的な実施例を通じて詳
細に説明したが、本発明はこれに限定されず、本発明の
技術的思想内で当分野の通常の知識を持った者によりそ
の変形や改良が可能であることは明白である。
細に説明したが、本発明はこれに限定されず、本発明の
技術的思想内で当分野の通常の知識を持った者によりそ
の変形や改良が可能であることは明白である。
【図１】 半導体基板上に蝕刻終了膜およびモールド用
犠牲絶縁膜を形成する段階を概略的に示した断面図であ
る。
犠牲絶縁膜を形成する段階を概略的に示した断面図であ
る。
【図２】 導電性プラグを露出するモールドを形成する
段階を概略的に示した断面図である。
段階を概略的に示した断面図である。
【図３】 モールド上にストレージ電極膜を形成する段
階を概略的に示した断面図である。
階を概略的に示した断面図である。
【図４】 ストレージ電極膜上に分離用犠牲絶縁膜を形
成する段階を概略的に示した断面図である。
成する段階を概略的に示した断面図である。
【図５】 分離用犠牲絶縁膜上に平坦化工程を行った結
果を概略的にした断面図である。
果を概略的にした断面図である。
【図６】 残留するモールド用犠牲絶縁膜４５０及び分
離用犠牲絶縁膜７００を除去する段階を概略的に示した
断面図である。
離用犠牲絶縁膜７００を除去する段階を概略的に示した
断面図である。
【図７】 窒化シリコン膜を湿式蝕刻の蝕刻終了として
用いた場合に生じる問題点を説明するための走査電子顕
微鏡写真を示す図である。
用いた場合に生じる問題点を説明するための走査電子顕
微鏡写真を示す図である。
【図８】 窒化シリコン膜を湿式蝕刻の蝕刻終了として
用いた場合に生じる問題点を説明するための走査電子顕
微鏡写真を示す図である。
用いた場合に生じる問題点を説明するための走査電子顕
微鏡写真を示す図である。
【図９】 本発明の実施例による酸化タンタル膜を湿式
蝕刻の蝕刻終了に用いた場合の結果物を概略的に示す走
査電子顕微鏡を示す図である。
蝕刻の蝕刻終了に用いた場合の結果物を概略的に示す走
査電子顕微鏡を示す図である。
【図１０】 モールドの凹部を埋込むストレージ電極膜
を形成する段階を概略的に示した断面図である。
を形成する段階を概略的に示した断面図である。
【図１１】 ストレージ電極が分離され完成される段階
を概略的にした断面図である。
を概略的にした断面図である。
【図１２】 本発明の第３実施例によるキャパシタの電
極製造方法を説明するために概略的に図示した断面図で
ある。
極製造方法を説明するために概略的に図示した断面図で
ある。
１００ 基板 ２００ 下部絶縁膜 ３１０ 導電性プラグ ３３０ 拡散障壁膜 ４１０ 支持用絶縁膜 ４５０ モールド用犠牲絶縁膜 ５００ 蝕刻終了膜 ５１０ 酸化タンタル膜 ５５０ 補助蝕刻終了膜
フロントページの続き (72)発明者 金 完 敦 大韓民国京畿道水原市長安区栗田洞 三湖 珍徳アパート201棟603号 (72)発明者 南 甲 鎭 大韓民国京畿道龍仁市器興邑農書里 山24 番地
Claims (17)
- 【請求項１】 半導体基板上に前記半導体基板に電気的
に連結する導電性プラグをつつむ下部絶縁膜を形成する
段階と、 前記下部絶縁膜上に支持用絶縁膜を形成する段階と、 前記支持用絶縁膜上に酸化タンタル膜を含んでなされる
蝕刻終了膜を形成する段階と、 前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する段
階と、 前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支
持用絶縁膜を順次にパターニングして前記導電性プラグ
を露出するモールドを形成する段階と、 前記モールド上に前記モールドの内側面を覆って前記導
電性プラグに電気的に連結するストレージ電極膜を形成
する段階と、 前記ストレージ電極膜を分離してストレージ電極を形成
する段階と、 分離された前記ストレージ電極により露出される残留す
る前記モールド用犠牲絶縁膜を前記蝕刻終了膜を蝕刻終
了点として選択的に蝕刻して除去する段階とを含むこと
を特徴とするキャパシタの電極製造方法。 - 【請求項２】 前記モールドを形成する段階は、 乾式蝕刻方法を利用して行われることを特徴とする請求
項１に記載のキャパシタの電極製造方法。 - 【請求項３】 前記蝕刻終了膜を形成する段階は、 前記酸化タンタル膜の上方または下方に前記乾式蝕刻の
蝕刻終了のための別途の補助蝕刻終了膜を形成する段階
をさらに含むことを特徴とする請求項２に記載のキャパ
シタの電極製造方法。 - 【請求項４】 前記補助蝕刻終了膜を形成する段階は、 酸化アルミニウム膜または窒化シリコン膜を形成する段
階を含むことを特徴とする請求項３に記載のキャパシタ
の電極製造方法。 - 【請求項５】 前記ストレージ電極膜を形成する段階
は、 窒化チタニウム膜、窒化アルミニウムチタニウム膜、窒
化タンタル膜、窒化タングステン膜、白金膜、ルテニウ
ム膜、イリジウム膜、酸化ルテニウム膜、酸化ストロン
チウムルテニウム膜および導電性ポリシリコン膜からな
される一群の導電膜から選択される何れか一つの導電膜
を形成する段階を含むことを特徴とする請求項１に記載
のキャパシタの電極製造方法。 - 【請求項６】 前記ストレージ電極膜を形成する段階
は、 前記モールドの前記導電性プラグを露出する凹んだ部分
を埋込む段階を含み、 前記ストレージ電極を分離する段階は、 前記ストレージ電極膜の全面を平坦化して前記ストレー
ジ電極膜の下方の前記モールド用犠牲絶縁膜を露出する
段階を含むことを特徴とする請求項１に記載のキャパシ
タの電極製造方法。 - 【請求項７】 前記平坦化は、 前記分離用犠牲絶縁膜上を前記モールド用犠牲絶縁膜が
露出されるよう化学機械的研磨またはエッチバック段階
を含むことを特徴とする請求項６に記載のキャパシタの
電極製造方法。 - 【請求項８】 前記ストレージ電極膜を形成する段階
は、 前記モールドの前記導電性プラグを露出する凹んだ部分
の形による凹部を持つように前記モールドの内側面を覆
うストレージ電極膜を形成する段階を含み、 前記ストレージ電極を分離する段階は、 前記ストレージ電極膜上に前記ストレージ電極膜の凹部
を埋込む分離用犠牲絶縁膜を形成する段階と、 前記分離用犠牲絶縁膜及び前記ストレージ電極膜の前記
モールド用犠牲絶縁膜の上側を覆う部分を順次に平坦化
して前記ストレージ電極膜の下方の前記モールド用犠牲
絶縁膜を露出する段階とを含むことを特徴とする請求項
１に記載のキャパシタの電極製造方法。 - 【請求項９】 前記ストレージ電極膜を形成する段階
は、 前記モールドの前記導電性プラグを露出する凹んだ部分
の形による凹部を持つように前記モールドの内側面を覆
うストレージ電極膜を形成する段階を含み、 前記ストレージ電極を分離する段階は、 前記ストレージ電極膜上に前記ストレージ電極膜の凹部
を埋込む誘電膜を形成する段階と、 前記誘電膜及び前記ストレージ電極膜の前記モールド用
犠牲絶縁膜の上側を覆う部分を順次に平坦化して前記ス
トレージ電極膜下部の前記モールド用犠牲絶縁膜を露出
する段階とを含むことを特徴とする請求項１に記載のキ
ャパシタの電極製造方法。 - 【請求項１０】 残留する前記モールド用犠牲絶縁膜を
除去する段階は、 前記酸化タンタル膜により蝕刻終了が制御される湿式蝕
刻方法を使用して行われることを特徴とする請求項１に
記載のキャパシタの電極製造方法。 - 【請求項１１】 半導体基板上に前記半導体基板に電気
的に連結する導電性プラグをつつむ下部絶縁膜を形成す
る段階と、 前記下部絶縁膜上に支持用絶縁膜を形成する段階と、 前記支持用絶縁膜上に酸化タンタル膜を含んでなされる
蝕刻終了膜を形成する段階と、 前記蝕刻終了膜上にモールド用犠牲絶縁膜を形成する段
階と、 前記モールド用犠牲絶縁膜、前記蝕刻終了膜及び前記支
持用絶縁膜を順次に選択的にパターニングし、前記導電
性プラグを露出するモールドを形成する段階と、 前記モールド上に前記導電性プラグに電気的に連結する
ストレージ電極膜を前記モールドの内側面に沿って形成
する段階と、 前記ストレージ電極膜上に前記モールドの形状により生
じる凹部を埋込む分離用犠牲絶縁膜を形成する段階と、 前記モールド用犠牲絶縁膜が露出されるよう前記分離用
犠牲絶縁膜及び前記ストレージ電極膜の前記モールド用
犠牲絶縁膜の上側を覆う部分を順次に平坦化してシリン
ダ状のストレージ電極を分離する段階と、 分離された前記ストレージ電極により露出される残留す
る前記モールド用犠牲絶縁膜及び前記分離用犠牲絶縁膜
を前記酸化タンタル膜を蝕刻終了点として選択的に蝕刻
して除去する段階とを含むことを特徴とするキャパシタ
の電極製造方法。 - 【請求項１２】 前記モールドを形成する段階は、 乾式蝕刻方法を利用して行われることを特徴とする請求
項１１に記載のキャパシタの電極製造方法。 - 【請求項１３】 前記蝕刻終了膜を形成する段階は、 前記酸化タンタル膜の上方または下方に前記乾式蝕刻の
蝕刻終了のための別途の補助蝕刻終了膜を形成する段階
をさらに含むことを特徴とする請求項１２に記載のキャ
パシタの電極製造方法。 - 【請求項１４】 前記補助蝕刻終了膜を形成する段階
は、 酸化アルミニウム膜または窒化シリコン膜を形成する段
階を含むことを特徴とする請求項１３に記載のキャパシ
タの電極製造方法。 - 【請求項１５】 前記ストレージ電極膜を形成する段階
は、 窒化チタニウム膜、窒化アルミニウムチタニウム膜、窒
化タンタル膜、窒化タングステン膜、白金膜、ルテニウ
ム膜、イリジウム膜、酸化ルテニウム膜、酸化ストロン
チウムルテニウム膜および導電性ポリシリコン膜からな
される一群の導電膜から選択される何れか一つの導電膜
を形成する段階を含むことを特徴とする請求項１１に記
載のキャパシタの電極製造方法。 - 【請求項１６】 残留する前記モールド用犠牲絶縁膜お
よび前記分離用犠牲絶縁膜を除去する段階は、 湿式蝕刻方法を使用して行われることを特徴とする請求
項１１に記載のキャパシタの電極製造方法。 - 【請求項１７】 前記平坦化は、 前記分離用犠牲絶縁膜上を前記モールド用犠牲絶縁膜が
露出されるよう化学機械的研磨またはエッチバック段階
を含むことを特徴とする請求項１１に記載のキャパシタ
の電極製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7244649B2 (en) | 2003-12-10 | 2007-07-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a capacitor having improved capacitance and method of manufacturing a semiconductor device including the capacitor |
Families Citing this family (79)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402943B1 (ko) * | 2000-06-19 | 2003-10-30 | 주식회사 하이닉스반도체 | 고유전체 캐패시터 및 그 제조 방법 |
| US7192888B1 (en) * | 2000-08-21 | 2007-03-20 | Micron Technology, Inc. | Low selectivity deposition methods |
| KR100388682B1 (ko) * | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법 |
| US6563161B2 (en) * | 2001-03-22 | 2003-05-13 | Winbond Electronics Corporation | Memory-storage node and the method of fabricating the same |
| KR100393222B1 (ko) * | 2001-04-26 | 2003-07-31 | 삼성전자주식회사 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 및 그제조 방법 |
| US6576526B2 (en) * | 2001-07-09 | 2003-06-10 | Chartered Semiconductor Manufacturing Ltd. | Darc layer for MIM process integration |
| KR20030006303A (ko) * | 2001-07-12 | 2003-01-23 | 삼성전자 주식회사 | 반도체소자의 커패시터 제조방법 및 이에 따른 커패시터 |
| KR100506944B1 (ko) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법 |
| KR100423900B1 (ko) * | 2002-02-08 | 2004-03-22 | 삼성전자주식회사 | 반도체 장치의 커패시터 형성 방법 |
| KR100459707B1 (ko) * | 2002-03-21 | 2004-12-04 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR100475074B1 (ko) * | 2002-05-16 | 2005-03-10 | 삼성전자주식회사 | 반도체 소자의 커패시터의 스토리지 전극 제조 방법 |
| JP2004014714A (ja) * | 2002-06-05 | 2004-01-15 | Mitsubishi Electric Corp | キャパシタの製造方法 |
| KR100476379B1 (ko) * | 2002-06-29 | 2005-03-16 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100865011B1 (ko) * | 2002-06-29 | 2008-10-23 | 주식회사 하이닉스반도체 | 커패시터의 저장 전극 형성 방법 |
| KR100450679B1 (ko) * | 2002-07-25 | 2004-10-01 | 삼성전자주식회사 | 2단계 식각 공정을 사용하는 반도체 메모리 소자의스토리지 노드 제조방법 |
| KR100476932B1 (ko) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
| US7906359B2 (en) * | 2002-12-03 | 2011-03-15 | Analog Devices, Inc. | Method of forming a surface micromachined MEMS device |
| KR20040049659A (ko) * | 2002-12-06 | 2004-06-12 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100505675B1 (ko) * | 2003-02-27 | 2005-08-03 | 삼성전자주식회사 | 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법 |
| KR100508094B1 (ko) * | 2003-06-26 | 2005-08-17 | 삼성전자주식회사 | 커패시터를 구비하는 반도체 소자 및 그 형성 방법 |
| KR100979378B1 (ko) * | 2003-06-30 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR101140688B1 (ko) * | 2003-10-31 | 2012-05-03 | 에프코스 아게 | 전자 장치 및 그 제조 방법 |
| US7425512B2 (en) * | 2003-11-25 | 2008-09-16 | Texas Instruments Incorporated | Method for etching a substrate and a device formed using the method |
| KR100568733B1 (ko) * | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 |
| KR100558010B1 (ko) | 2004-04-14 | 2006-03-06 | 삼성전자주식회사 | 금속 전극을 갖는 캐패시터 및 그 제조방법 |
| US7151040B2 (en) | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
| US7910288B2 (en) | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
| US7655387B2 (en) * | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
| US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
| DE102004063949B4 (de) * | 2004-09-09 | 2008-10-16 | Qimonda Ag | Verfahren zum Herstellen eines eine becherförmige Elektrodenstruktur aufweisenden Kondensators |
| KR100655774B1 (ko) * | 2004-10-14 | 2006-12-11 | 삼성전자주식회사 | 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 |
| KR100614803B1 (ko) * | 2004-10-26 | 2006-08-22 | 삼성전자주식회사 | 커패시터 제조 방법 |
| KR100668833B1 (ko) * | 2004-12-17 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| JP4916168B2 (ja) * | 2004-12-28 | 2012-04-11 | 株式会社ハイニックスセミコンダクター | シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法 |
| US20060202250A1 (en) * | 2005-03-10 | 2006-09-14 | Thomas Hecht | Storage capacitor, array of storage capacitors and memory cell array |
| US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| US7390746B2 (en) | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
| US7611944B2 (en) | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
| US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
| KR100639219B1 (ko) * | 2005-05-27 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
| US7396781B2 (en) * | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
| US7541632B2 (en) * | 2005-06-14 | 2009-06-02 | Micron Technology, Inc. | Relaxed-pitch method of aligning active area to digit line |
| KR100666390B1 (ko) * | 2005-06-20 | 2007-01-09 | 삼성전자주식회사 | 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법 |
| US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
| US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
| US7413981B2 (en) * | 2005-07-29 | 2008-08-19 | Micron Technology, Inc. | Pitch doubled circuit layout |
| US8123968B2 (en) | 2005-08-25 | 2012-02-28 | Round Rock Research, Llc | Multiple deposition for integration of spacers in pitch multiplication process |
| US7816262B2 (en) * | 2005-08-30 | 2010-10-19 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
| US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
| US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
| US7759197B2 (en) * | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
| US7687342B2 (en) | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
| US7557032B2 (en) * | 2005-09-01 | 2009-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
| US7776744B2 (en) * | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US7416953B2 (en) * | 2005-10-31 | 2008-08-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical MIM capacitors and method of fabricating the same |
| KR100721621B1 (ko) * | 2005-12-30 | 2007-05-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 베리드 콘택 형성방법 |
| US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
| US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
| US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| US7517804B2 (en) | 2006-08-31 | 2009-04-14 | Micron Technologies, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
| JP2008147338A (ja) * | 2006-12-08 | 2008-06-26 | Nec Electronics Corp | 半導体集積回路装置 |
| US7803639B2 (en) * | 2007-01-04 | 2010-09-28 | International Business Machines Corporation | Method of forming vertical contacts in integrated circuits |
| JP2008283026A (ja) * | 2007-05-11 | 2008-11-20 | Elpida Memory Inc | 半導体装置の製造方法および半導体装置 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US8030218B2 (en) | 2008-03-21 | 2011-10-04 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
| KR100979243B1 (ko) * | 2008-04-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
| KR101035395B1 (ko) * | 2008-09-29 | 2011-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2010165742A (ja) * | 2009-01-13 | 2010-07-29 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| KR101610826B1 (ko) * | 2009-03-18 | 2016-04-11 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치의 형성방법 |
| KR101145334B1 (ko) * | 2010-05-31 | 2012-05-14 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
| KR101780050B1 (ko) * | 2011-02-28 | 2017-09-20 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| KR101908358B1 (ko) | 2011-05-24 | 2018-12-11 | 삼성전자주식회사 | 금속 플러그를 갖는 반도체 소자 및 그 형성 방법 |
| US8921977B2 (en) * | 2011-12-21 | 2014-12-30 | Nan Ya Technology Corporation | Capacitor array and method of fabricating the same |
| KR102065684B1 (ko) | 2013-04-24 | 2020-01-13 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US10199223B2 (en) | 2016-01-26 | 2019-02-05 | Asm Ip Holding B.V. | Semiconductor device fabrication using etch stop layer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162248A (en) | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| US5392189A (en) | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US5989952A (en) * | 1996-08-30 | 1999-11-23 | Nanya Technology Corporation | Method for fabricating a crown-type capacitor of a DRAM cell |
| US5972769A (en) * | 1996-12-20 | 1999-10-26 | Texas Instruments Incoporated | Self-aligned multiple crown storage capacitor and method of formation |
| KR100230422B1 (ko) * | 1997-04-25 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US5902124A (en) * | 1997-05-28 | 1999-05-11 | United Microelectronics Corporation | DRAM process |
| US5858829A (en) * | 1998-06-29 | 1999-01-12 | Vanguard International Semiconductor Corporation | Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines |
-
1999
- 1999-12-14 KR KR1019990057626A patent/KR100311050B1/ko not_active IP Right Cessation
-
2000
- 2000-12-04 JP JP2000368608A patent/JP3701194B2/ja not_active Expired - Fee Related
- 2000-12-14 US US09/735,901 patent/US6500763B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7244649B2 (en) | 2003-12-10 | 2007-07-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a capacitor having improved capacitance and method of manufacturing a semiconductor device including the capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010056241A (ko) | 2001-07-04 |
| KR100311050B1 (ko) | 2001-11-05 |
| JP3701194B2 (ja) | 2005-09-28 |
| US20010005631A1 (en) | 2001-06-28 |
| US6500763B2 (en) | 2002-12-31 |
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