KR20010073419A - 스토리지 전극과 스토리지 노드 콘택을 동시에 형성할 수있는 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
스토리지 전극과 스토리지 노드 콘택을 동시에 형성할 수 있는 반도체 메모리장치의 제조방법이 기재되어 있다. 이 방법은, 소오스/드레인을 구비하는 트랜지스터가 형성된 반도체기판 상에, 드레인과 접속된 비트라인을 형성하는 단계와, 비트라인이 형성된 결과물을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막 상에 제1 식각 방지막, 스토리지 노드를 형성하기 위한 제2 층간절연막, 및 제2 식각 방지막을 차례로 형성하는 단계와, 스토리지 노드가 형성될 영역의 제2 식각 방지막 및 제2 층간절연막을 차례로 제거하는 단계와, 제2 식각 방지막 및 제2 층간절연막의 측벽에 도전층 스페이서를 형성하는 단계와, 스토리지 노드가 형성될 영역의 제1 식각 방지막 및 제1 층간절연막을 제거하여 반도체기판의 소오스를 노출시키는 콘택홀을 형성하는 단계와, 콘택홀내에 도전층을 증착하여 소오스와 접속된 스토리지 노드를 형성하는 단계, 및 제2 식각 방지막 및 제2 층간절연막을 제거하는 단계로 이루어진다.
Description
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 스토리지 노드와 스토리지 노드 콘택을 동시에 형성할 수 있는 반도체 메모리장치의 제조방법에 관한 것이다.
반도체 메모리소자가 고집적화됨에 따라, 비트라인을 형성한 후에 캐패시터를 형성하는 캐패시터 오버 비트라인(Capacitor Over Bitline; COB) 구조의 경우, 디자인 룰(design rile)이 작아짐에 따라 스토리지 전극과 스토리지 노드 콘택(이하 "BC; Buried Contact"이라 칭함)과의 정렬이 어려워 양산성에 심각한 문제가 야기되고 있다. 이러한 문제점을 해결하기 위하여 BC와 스토리지 전극을 동시에 형성하는 기술이 최근 개발되었는데, 도면을 참조하여 간략히 설명한다.
도 1 내지 도 3은 종래의 BC와 스토리지 노드를 동시에 형성하는 방법을 설명하기 위한 단면도들로서, "IEDM 98"의 351 - 354 페이지에 천 윤수 등이 발표한 논문"A new DRAM Cell Technology Using MergedProcess with Storage Node and Memory Cell Contact for 4Gb DRAM and beyond"를 참조하였다.
도 1을 참조하면, 소오스/드레인(4), 게이트절연막(도시되지 않음) 및 게이트전극(도시되지 않음)으로 이루어진 트랜지스터가 형성된 반도체기판(2) 상에, 도전층 증착 및 패터닝을 통하여 상기 소오스/드레인(4)과 접속된 패드층(6)을 형성한다. 결과물을 덮는 층간절연막(8)을 형성한 후, 이 층간절연막(8) 위에, 도전층 증착 및 패터닝을 통하여 비트라인(10)을 형성한다.
도 2를 참조하면, 상기 비트라인(10) 사이를 매립하도록 결과물을 덮는 평탄한 층간절연막(12)을 형성한다. 다음, 질화막을 증착하여 식각방지막(14)을 형성한 다음, 상기 식각방지막 상에, 두꺼운 산화막(16)을 증착한다.
상기 산화막(16)의 두께에 의해 후속 공정에서 형성될 스토리지 노드의 높이가 결정되므로, 소자의 특성에 따라 산화막(16)의 두께를 조절한다. 그리고, 상기 식각 방지막(14)은 스토리지 노드 형성 후 산화막(16)을 제거하는 식각 공정에서 하부 물질막을 보호하는 역할을 한다.
다음, 사진식각 공정을 실시하여 스토리지 노드가 형성될 영역을 한정한 다음, 산화막(16), 식각 방지막(14) 및 층간절연막(12, 8)을 차례로 이방성식각하여 소오스영역 상의 패드층(6)을 노출시키는 콘택홀을 형성한다.
도 3을 참조하면, 콘택홀이 형성된 결과물 상에, 상기 콘택홀이 완전히 매립되도록 예를 들어 도우프된 폴리실리콘막을 증착한 다음, 상기 폴리실리콘막에 대해 통상의 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP)을 실시하여 상기 콘택홀에 매립되도록 한다. 다음, 상기 산화막(도 2의 16)을 습식식각으로 제거하여 패드층(6)에 의해 소오스영역(4)과 접속된 스토리지 노드(18)를 형성한다.
상기한 방법에 따르면, BC와 스토리지 노드의 정렬이 필요 없으며, 공정의 단순화가 가능하고, 스토리지 노드 형성시 폴리실리콘 식각 대신에 상대적으로 식각이 쉬운 산화막 식각을 이용할 수 있는 장점이 있다.
그러나, 캐패시턴스를 증가시키기 위하여 스토리지 노드의 크기를 늘이는 경우 BC의 크기 또한 동시에 증가하므로, BC를 형성하기 위한 식각 공정시 비트라인 및 비트라인 콘택 부분까지 식각될 가능성이 있다. 이러한 점을 고려하여 스토리지 노드의 크기를 감소시킬 경우에는 캐패시턴스의 값이 작아져 스토리지 노드의 높이를 증가시켜야 하고, 그렇게 되면 콘택홀의 어스펙트 비(aspect ratio)가 증가하여 콘택홀 형성공정이 어렵게 되는 문제가 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 스페이서를 이용하여 스토리지 노드의 크기는 증가시키면서 BC의 크기를 줄일 수 있는 반도체 메모리장치의 제조방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 스토리지 노드 콘택과 스토리지 노드를 동시에 형성하는 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 간략한 레이아웃도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들로서, 도 4의 Ⅴ-Ⅴ' 방향의 단면도들이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
2, 42.....반도체기판 4, 46.....소오스/드레인
6, 48.....패드층 8, 12, 50, 54....층간절연막
10, 52....비트라인 14, 56, 60....식각 방지막
16, 58....산화막 18, 64.....스토리지 전극
44.....소자분리막 62.....스페이서
66.....물질막
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은, 소오스/드레인을 구비하는 트랜지스터가 형성된 반도체기판 상에, 드레인과 접속된 비트라인을 형성하는 단계와, 비트라인이 형성된 결과물을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막 상에, 제1 식각 방지막, 스토리지 노드를 형성하기 위한 제2 층간절연막, 및 제2 식각 방지막을 차례로 형성하는 단계와, 스토리지 노드가 형성될 영역의 제2 식각 방지막 및 제2 층간절연막을 차례로 제거하는 단계와, 제2 식각 방지막 및 제2 층간절연막의 측벽에 도전층 스페이서를 형성하는 단계와, 스토리지 노드가 형성될 영역의 제1 식각 방지막 및 제1 층간절연막을 제거하여 반도체기판의 소오스를 노출시키는 콘택홀을 형성하는 단계와, 콘택홀내에 도전층을 증착하여 소오스와 접속된 스토리지 노드를 형성하는 단계, 및 제2 식각 방지막 및 제2 층간절연막을 제거하는 단계를 포함하여 이루어진다.
본 발명에 있어서, 상기 스토리지 노드를 형성하는 단계는, 상기 콘택홀이 완전히 매립되도록 도전층을 증착하는 단계와, 상기 도전층을 식각하여 상기 콘택홀내에 매립된 스토리지 노드를 형성하는 단계로 이루어진다. 또한, 상기 스토리지 노드를 형성하는 단계는, 콘택홀이 형성된 결과물 상에 상기 콘택홀이 완전히 매립되지 않을 정도의 두께의 도전층을 증착하는 단계, 상기 도전층 상에 제1 물질층을 증착하여 상기 콘택홀을 매립하는 단계, 상기 콘택홀 외부의 제1 물질층 및 도전층을 제거하는 단계, 및 콘택홀 내의 상기 제1 물질층을 제거하는 단계로 진행될 수도 있다.
본 발명에 의하면, 스토리지 노드의 크기는 크게 하면서도 BC의 크기는 감소시켜 캐패시터의 면적을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 4는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 간략한 레이아웃도이고, 도 5a 내지 도 5e는 상기 레이아웃도의 Ⅴ-Ⅴ' 방향의 단면도들이다. 도 4 내지 도 5e에 있어서 동일한 참조번호는 동일한 부분을 나타낸다.
도 5a를 참조하면, 통상의 소자분리 공정을 이용하여 반도체기판(42)을 활성영역과 비활성영역으로 분리하는 소자분리막(44)을 형성한 다음, 상기 반도체기판의 활성영역에 소오스/드레인(46), 게이트절연막(도시되지 않음) 및 게이트전극(도시되지 않음)으로 이루어진 트랜지스터를 형성한다. 다음, 상기 반도체기판(42) 상에 도전층 증착 및 패터닝을 통해 상기 소오스/드레인(46)과 접속된 패드층(48)을 형성한다. 다음, 상기 패드층이 형성된 결과물을 덮는 층간절연막(50)을 형성하고, 이 층간절연막 위에 도전층을 증착한 다음 패터닝하여 비트라인(52)을 형성한다. 도시되지는 않았지만 상기 비트라인(52)은 반도체기판(42)의 드레인과 접속되어 있다.
도 5b를 참조하면, 비트라인(52)이 형성된 반도체기판 상에 절연물질을 증착한 후 평탄화하여 층간절연막(54)을 형성한다. 이 층간절연막(54) 위에, 예를 들어 실리콘 산화질화막(SiON)을 증착하여 제1 식각 방지막(56)을 형성한 다음, 결과물 상에 두꺼운 산화막을 증착하여 스토리지 노드를 형성하기 위한 절연막(58)을 형성한다. 계속해서, 상기 절연막(58) 위에 예를 들어 실리콘질화막을 증착하여 제2 식각 방지막(60)을 형성한다.
상기 제1 식각 방지막(56)보다 제2 식각 방지막(60)의 두께를 두껍게 하여, 후속 공정에서 스페이서를 형성한 후 BC를 형성하기 위한 식각 공정에서 제2 식각 방지막(60)이 하부 막질들을 보호할 수 있도록 한다.
도 5c를 참조하면, 통상의 사진식각 공정을 실시하여 스토리지 노드가 형성될 영역을 한정한 다음, 한정된 영역의 제2 식각 방지막(60) 및 절연막(58)을 차례로 이방성 식각하여 스토리지 노드가 형성될 영역의 제1 식각 방지막(56)이 노출되도록 한다. 다음, 결과물 상에 도전층, 예를 들어 폴리실리콘막을 증착한 다음 에치백하여 상기 절연막(58) 및 제2 식각 방지막의 측벽에 도전층으로 이루어진 스페이서(62)를 형성한다. 상기 스페이서(62)의 두께는 10㎚ ∼ 50㎚ 정도가 바람직하다.
상기 스페이서(62)의 두께만큼 스토리지 노드의 크기를 크게 할 수 있으므로, BC의 크기를 증가시키지 않고도 캐패시턴스를 증가시킬 수 있다.
도 5d를 참조하면, 제2 식각 방지막(60)과 스페이서(62)를 식각 마스크로 이용하여 층간절연막(54, 50)과 제1 식각 방지막(56)을 이방성 식각하여 반도체기판의 소오스와 접속된 패드층(48)을 노출시키는 콘택홀을 형성한다. 상기 이방성 식각공정은 제2 식각 방지막(60)과 스페이서(62)의 식각은 최소화하면서 층간절연막(54, 50)의 식각을 최대화할 수 있는 조건으로 진행한다.
도 5e를 참조하면, 콘택홀이 형성된 결과물 상에, 상기 콘택홀이 완전히 매립되도록 도우프된 폴리실리콘막을 증착한 다음, 에치백 또는 CMP와 같은 통상의 평탄화 공정을 실시하여 상기 콘택홀 내에 매립된 스토리지 노드(64)를 형성한다. 이어서, 제1 식각 방지막(56) 상에 증착되어 있는 스토리지 노드 형성을 위한 절연막(도 5d의 58) 및 제2 식각 방지막(도 5d의 60)을 차례로 습식식각하여 제거한다.
상기 스토리지 노드(64)를 형성하기 위한 물질로는 상기한 도우프된 폴리실리콘막 외에도, 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN) 등과 같은 금속 질화막과, 티타늄 백금(TiPt), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 스트론튬 루테늄 산화물(SrRuO3), 코발트 스트론튬 루테늄 산화물(CoSrRuO3), 바륨 스트론튬 루테늄 산화물(BaSrRuO3) 또는 기타 페로브스카이트 구조의 산화물 전도체를 사용할 수 있다.
그리고, 스토리지 노드용 전극물질을 상기 콘택홀이 완전히 매립되도록 증착하지 않고, 도 6b에 도시된 바와 같이 증착하여 실린더형 스토리지 노드(66)를 형성할 수도 있으며, 그 외 다른 형태로 형성할 수도 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예를 설명하기 위한 단면도들로서, 도 5a 내지 도 5e와 동일한 부분에 대해서는 동일한 참조번호를 인용하였다.
도 6a를 참조하면, 스토리지 노드를 형성하기 위한 콘택홀이 형성된 상태에서 결과물의 전면에 스토리지 노드용 도전층(66)을, 도시된 바와 같이 콘택홀이 매립되지 않을 정도로 소정 두께 증착한 다음, 상기 스토리지 노드용 도전층(66)과는 다른 식각율을 갖는 물질을 전면에 증착하여 물질막(68)을 형성한다.
도 6b를 참조하면, 상기 물질막(도 76a의 68) 및 스토리지 전극용 도전층(66)을 식각 대상물로 하고, 상기 제2 식각 방지막(도 6a의 60)을 식각 종료층으로 하는 CMP 또는 에치백을 실시한 다음, 상기 제2 식각 방지막 및 스토리지 노드 형성을 위한 절연막(도 6a의 58)을 차례로 습식식각하여 제거한다. 다음에, 소정의 식각공정을 통해 상기 물질막(도 6a의 68)을 제거하면, 도시된 바와 같은 실린더 형태의 스토리지 노드(66)가 완성된다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명의 기술적 사상내에서 당업자에 의해 많은 변형 및 개량이 가능하다.
상술한 본 발명에 의한 반도체 메모리장치의 제조방법에 의하면, 스토리지 노드 패턴을 형성하기 위한 절연막 패턴의 측벽에 도전층 스페이서를 형성한 후 이 스페이서를 이용하여 콘택홀을 형성함으로써, BC의 크기를 증가시키지 않고도 스토리지 노드의 크기는 스페이서의 두께만큼 크게 할 수 있다. 따라서, 단순한 공정으로, 한정된 영역에서 캐패시터의 유효 면적을 증가시켜 셀 캐패시턴스를 증가시킬 수 있다.
Claims (3)
- 소오스/드레인을 구비하는 트랜지스터가 형성된 반도체기판 상에, 상기 드레인과 접속된 비트라인을 형성하는 단계;상기 비트라인이 형성된 결과물을 덮는 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막 상에, 제1 식각 방지막, 스토리지 노드를 형성하기 위한 제2 층간절연막, 및 제2 식각 방지막을 차례로 형성하는 단계;스토리지 노드가 형성될 영역의 상기 제2 식각 방지막 및 제2 층간절연막을 차례로 제거하는 단계;상기 제2 식각 방지막 및 제2 층간절연막의 측벽에 도전층 스페이서를 형성하는 단계;스토리지 노드가 형성될 영역의 제1 식각 방지막 및 제1 층간절연막을 제거하여 반도체기판을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀내에 도전층을 증착하여 상기 소오스와 접속된 스토리지 노드를형성하는 단계; 및상기 제2 식각 방지막 및 제2 층간절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 스토리지 노드를 형성하는 단계는,상기 콘택홀이 완전히 매립되도록 도전층을 증착하는 단계와,상기 도전층을 식각하여 상기 콘택홀내에 매립된 스토리지 노드를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 스토리지 노드를 형성하는 단계는,콘택홀이 형성된 결과물 상에, 상기 콘택홀이 완전히 매립되지 않을 정도의 두께의 도전층을 증착하는 단계,상기 도전층 상에 제1 물질층을 증착하여 상기 콘택홀을 매립하는 단계,상기 콘택홀 외부의 제1 물질층 및 도전층을 제거하는 단계, 및콘택홀 내의 상기 제1 물질층을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418588B1 (ko) * | 2001-11-27 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
2000
- 2000-01-14 KR KR1020000001788A patent/KR20010073419A/ko not_active Application Discontinuation
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| KR100418588B1 (ko) * | 2001-11-27 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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