JP2002110945A

JP2002110945A - 半導体装置及びその製造方法

Info

Publication number: JP2002110945A
Application number: JP2000299183A
Authority: JP
Inventors: Yuji Yokoyama; 雄二横山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-09-29
Filing date: 2000-09-29
Publication date: 2002-04-12

Abstract

(57)【要約】【課題】集積度が高く、低価格で高信頼性の半導体装
置の製造方法を提供する。【解決手段】半導体素子を有する半導体基板と、その
上に形成される層間絶縁膜と、層間絶縁膜を貫通し、層
間絶縁膜の上面から突出するプラグと、層間絶縁膜上に
形成され、プラグを囲み、プラグの上面とほぼ面一の部
分を有し、層間絶縁膜とは異なるエッチング特性を有す
るエッチングストッパ層と、プラグ上及びエッチングス
トッパ層の一部上に形成される上部導電体とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、特に導電性プラグを含む半導体装置及び
その製造方法に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（以下「ＤＲＡＭ」と称す。）は、通常１メモリセル内
にゲート電極と一対のソース／ドレイン領域を有する１
つのトランジスタと、一対のソース／ドレイン領域の一
方に接続された１つのキャパシタとを含む。メモリ容量
を増大させるためには、限られたメモリセルアレイの面
積内にできるだけ多くのメモリセルを配置することが望
まれる。

【０００３】ＤＲＡＭのメモリセルアレイ内では、メモ
リセルトランジスタのゲート電極を兼ねるワード線と、
キャパシタに電荷を供給しキャパシタから電荷を読み出
すために、他方のソース／ドレイン領域に接続されたビ
ット線とが交差して配置されている。

【０００４】各キャパシタは、トランジスタの一方のソ
ース／ドレイン領域に接続される蓄積電極と、蓄積電極
上に形成されたキャパシタ誘電体膜と、キャパシタ誘電
体膜上に形成されたセルプレート電極とを含む。

【０００５】ＤＲＡＭにおいては、さらなる集積度の向
上、生産価格の低下が望まれる。高集積度のＤＲＡＭを
確実に製造するためには、製造プロセスを簡略化するこ
とが望まれる。

【０００６】図２１から図２５までを参照して、一般的
なシリンダ型ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）キャパシタを有する半導体装置の製造工程
について説明する。

【０００７】図２１は、シリンダ型キャパシタを有する
半導体装置の製造工程のうち、シリンダ型キャパシタ用
の下部電極（ＳｔｏｒａｇｅＮｏｄｅ：ＳＮ）を形成
した後の平面図である。

【０００８】図２２から図２５までは、図２１のＸＸＩ
ａ−ＸＸＩｂ断面を示す断面図であり、図２１に示す構
造を形成するまでの製造工程を示す図である。

【０００９】図２１に示すように、半導体基板の一表面
上に形成されているｐ型半導体層１０１に、素子分離領
域に囲まれた活性領域ＡＲが多数形成されている。

【００１０】活性領域ＡＲを横断して、活性領域ＡＲ内
にトランジスタＴｒのソース／ドレイン（Ｓ／Ｄ）領域
を画定し一方向に延在する多数本のワード線ＷＬが形成
されている。

【００１１】さらに、活性領域ＡＲの間を通りワード線
ＷＬと交差する方向に延在するビット線ＢＬが多数形成
されている。

【００１２】活性領域ＡＲは、水平方向（行方向）に整
列して形成されるとともに、垂直方向（列方向）には１
行ごとに行方向に半ピッチずれて整列配置されている。
活性領域ＡＲは、２本のワード線ＷＬ間に形成されてい
る共通ソース／ドレイン領域ＣＳＤと、２本のワード線
のそれぞれ外側に形成されている２つのソース／ドレイ
ン領域Ｓ／Ｄとを有している。２つのソース／ドレイン
領域Ｓ／Ｄ上には、各々キャパシタ用の下部電極１４５
が形成されている。

【００１３】図２２（Ａ）から図２５（Ｇ）までは、キ
ャパシタを有する半導体装置の製造工程を示す断面図で
ある。

【００１４】図２２（Ａ）に示すように、半導体基板内
の一表面に形成されたｐ型半導体層１０１中にシャロー
トレンチアイソレーション（ＳＴＩ）により素子分離領
域１０３を形成する。素子分離領域１０３を除く領域が
活性領域ＡＲとなる。所望の素子分離を行うことにより
ｐ型半導体層１０１中に多数の活性領域ＡＲを形成す
る。ｐ型半導体層１０１上にゲート絶縁膜を介して多結
晶シリコン膜１０７／タングステン膜１１１の積層構造
を有するワード線ＷＬを形成する。より詳細には、多結
晶シリコン膜１０７、タングステン膜１１１、窒化シリ
コン膜１１５を形成した後、フォトリソグラフィー技術
を用いて、窒化シリコン膜１１５、タングステン膜１１
１、多結晶シリコン膜１０７をストライプ状に加工す
る。フォトレジスト膜を除去した後、窒化シリコン膜を
形成し、異方性エッチングを行って、ワード線ＷＬの側
壁上にサイドスペーサ膜１１７を形成する。

【００１５】ワード線ＷＬの両側の活性領域ＡＲにワー
ド線ＷＬに対して自己整合的にソース領域１０５ｂ及び
ドレイン領域１０５ａを形成する。その後、基板表面を
下部層間絶縁膜で覆う。ワード線ＷＬに対して自己整合
的にソース領域１０５ｂに達するビット線用の第１のコ
ンタクト孔ＢＬＣ１及びドレイン領域に達する蓄積電極
用の第１のコンタクト孔ＳＮＣ１を形成し、両コンタク
ト孔ＢＬＣ１及びＳＮＣ１内に多結晶シリコンプラグＰ
Ａを充填する。

【００１６】図２１にも示されているように、第１のビ
ット線用のコンタクト孔ＢＬＣ１内に充填された多結晶
シリコンプラグＰＡは、活性領域外の領域ＣＡ（絶縁領
域）にも引き出される。

【００１７】次いで、半導体基板上にＢＰＳＧ（Ｂｏｒ
ｏ−ＰｈｏｓｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜１
２３及びＴＥＯＳ（ＴｅｔｒａＥｔｏｘｙＳｉｌａｎ
ｅ）膜１２５を形成する。

【００１８】ＢＰＳＧ膜１２３及びＴＥＯＳ膜１２５内
にＷにより形成されるビット線ＢＬを形成する。ビット
線ＢＬにサイドスペーサとキャップ層とを形成する。ビ
ット線ＢＬは、ビット線用の第１のコンタクト孔ＢＬＣ
１内に充填された多結晶シリコンプラグと、活性領域外
の領域ＣＡに形成されたビット線用の第２のコンタクト
孔ＢＬＣ２を介して接続される。

【００１９】図２２（Ｂ）に示すように、フォトリソグ
ラフィー技術を用いて、ＴＥＯＳ膜１２５の上面から多
結晶シリコンプラグＰＡの上面に達する蓄積電極用の第
２のコンタクト孔ＣＮＨを形成する。蓄積電極用の第２
のコンタクト孔ＣＮＨ内に、ＴｉＮ膜１３１及びＷ膜１
３３からなるメタルプラグ膜を形成する。

【００２０】図２３（Ｃ）に示すように、ＣＭＰ（Ｃｈ
ｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎ
ｇ）を施し、第２の蓄積電極用コンタクト孔ＣＮＨ内に
のみ、ＴｉＮ膜１３１及びＷ膜１３３を残す。メタルプ
ラグＣＮが形成される。

【００２１】図２３（Ｄ）に示すように、半導体基板表
面にＴＥＯＳ膜１４１を形成し、その上に、多結晶シリ
コンによりシリンダ型キャパシタ形成用のハードマスク
１４３を形成する。

【００２２】ハードマスク１４３を用いてＴＥＯＳ膜１
４１をエッチングする。シリンダ型キャパシタ形成用の
開口が形成される。この際、開口によりメタルプラグＣ
Ｎの表面が露出する。

【００２３】図２４（Ｅ）に示すように、Ｒｕ膜１４５
を形成する。Ｒｕ膜１４５は、ＴＥＯＳ膜１４１の開口
形状に沿って形成される。開口内に形成された凹部を埋
めるように、Ｒｕ膜１４５上にレジスト膜Ｒを形成す
る。ＣＭＰ法を用いて、ＴＥＯＳ膜１４１の上面に形成
されているレジスト膜ＲとＲｕ膜１４５とを除去する。
Ｒｕ膜１４５がＴＥＯＳ膜１４１の上面において分離さ
れる。ＴＥＯＳ膜１４１及びレジスト膜Ｒを除去する。

【００２４】図２４（Ｆ）に示すように、シリンダ型の
下部電極１４５ａが露出する。

【００２５】図２５（Ｇ）に示すように、下部電極１４
５ａ上にキャパシタ用の絶縁膜としてＴａ₂Ｏ₅膜１６１
を成膜し、さらにその上にプレート電極膜（ＴｉＮ膜）
１６３を形成することにより、キャパシタ構造を作成す
る。プレート電極膜１６３をパターンニングしてプレー
ト電極を形成した後、配線工程などを行うことにより半
導体集積回路、例えばＤＲＡＭが形成される。

【００２６】ところで、ＤＲＡＭの微細化に伴い、フォ
トリソグラフィー技術を用いて微細なパターンを形成す
る技術が次第に難しくなってきている。特にプラグ形成
用のコンタクトホールの形成工程は、微細な領域のみを
エッチングして開口を形成する必要があり難しい技術と
なる。

【００２７】製造コストや従来の製造プロセスとの継続
性・整合性という観点からみれば、フォトリソグラフィ
ー技術を用いるプロセスは、ＥＢ直接描画などを用いた
プロセスに比べてなお優位性がある。そこで、位相シフ
ト法を用いたり、製造プロセスを工夫したりすることに
より微細な領域をエッチングする際の問題を解決してき
た。

【００２８】コンタクトホール形成工程における微細加
工上の問題点は、上述の第２の蓄積電極用コンタクト孔
ＣＮＨ形成時においても生じる。特に、デザインルール
が０．１３μｍ以下になると、特に微細なコンタクト孔
が隣接して形成される領域において各コンタクト孔を精
度良く形成することが困難になっている。

【００２９】また、ＤＲＡＭのセル面積の減少に伴い、
記憶状態を保持するために最低限必要なキャパシタ容量
を確保することも難しくなってきている。比誘電率が２
０以上の高誘電体膜（Ｔａ₂Ｏ₅やＢＳＴ）とＲｕなどの
金属電極等によるＭＩＭ構造とシリンダ形状等の３次元
構造の組み合わせによりキャパシタ容量を確保している
が、微細化に伴い、シリンダ形状のキャパシタを形成す
る際に、シリンダの深さをウェハー内で均一にすること
も難しくなってきている。

【００３０】上記のような問題点を解決するためには、
以下の２つの方法を用いる。

【００３１】１）第２の蓄積電極用コンタクト孔ＣＮＨ
を、ビット線（キャップ膜及び側壁絶縁膜を含む）をマ
スクにしてセルフアラインで形成する。

【００３２】２）シリンダ型キャパシタの下部電極を形
成する前に、ストッパ膜を形成しておく。

【００３３】まず、第２の蓄積電極用コンタクト孔ＣＨ
Ｎを形成する前に、シリンダ形成時のエッチングストッ
パ膜を予め形成しておく方法について検討する。シリン
ダ形成用のストッパ膜を、予めシリコン窒化膜により形
成しておいた場合、ビット線保護用のキャップ膜及び側
壁絶縁膜を、ともに窒化シリコン膜で形成しているた
め、メタルプラグを形成するためのコンタクト孔を形成
する際に、窒化シリコン膜（エッチングストッパ膜）も
エッチングする必要がある。

【００３４】このエッチングの際に窒化シリコン膜によ
り形成されているビット線保護膜もエッチングされ、メ
タルプラグとビット線とが短絡する恐れがある。ビット
線をマスクにしてセルフアラインで第２の蓄積電極用コ
ンタクト孔ＣＮＨを形成することは困難である。

【００３５】従って、マスク合わせにより微細なコンタ
クト孔を、しかも、近接した微細パターンで形成する必
要が生じる。近接した微細パターンをフォトリソグラフ
ィー技術のみにより実現しようとすれば、位相シフト技
術を用いる必要が生じる。位相シフト技術を用いると、
シフタ部と非シフタ部を透過した位相の１８０度異なる
光が打消し合う干渉が起こり、像が分離される。ところ
が、第２の蓄積電極用コンタクト孔ＣＮＨのような市松
模様のパターンの場合、レベンソン型位相シフトを用い
ても、有効に機能しない。シリンダ形成用ストッパ膜と
してビット線保護膜（窒化シリコン膜）と異なる膜を用
いた場合でも、蓄積電極用の第２のコンタクト孔形成時
に、複数の異なる膜を除去しなければならず、プロセス
が煩雑になってしまう。また、ビット線上の膜の構成が
複雑になるため、ビット線と上部配線を接続しようとす
ると、蓄積電極用の第２のコンタクト孔を形成する際の
工程が複雑化する。

【００３６】一方、蓄積電極用の第２のコンタクト孔を
形成した後に、シリンダ形成用ストッパ膜を成膜する方
法を用いると、以下のような問題点が生じる。

【００３７】図２６から図２８までを参照して、メタル
プラグを形成した後に、シリンダ形成用のストッパ膜を
成膜する場合の問題点を説明する。

【００３８】図２３（Ｃ）に示すように、メタルプラグ
ＣＮを形成した後、図２６（Ａ）に示すように、表面に
窒化シリコン膜１４０を形成する。窒化シリコン膜１４
０がシリンダ型下部電極形成用のストッパ膜となる。

【００３９】図２６（Ｂ）に示すように、窒化シリコン
膜１４０上にＴＥＯＳ膜１４１と多結晶シリコン膜１４
３とを形成する。多結晶シリコン膜１４３によりハード
マスクを形成する。

【００４０】図２７（Ｃ）に示すように、ハードマスク
１４３ａを用いてＴＥＯＳ膜１４１をエッチングする。
エッチングの際に、窒化シリコン膜１４０が、下部構造
のエッチングを防止するためのエッチングストッパとし
て機能する。

【００４１】図２７（Ｄ）に示すように、後に形成する
蓄積電極とメタルプラグＣＮとを接続するために、多結
晶シリコン膜１４３、ＴＥＯＳ膜１４１をマスクとして
窒化シリコン膜１４０をエッチングし、メタルプラグＣ
Ｎの表面を露出する。この際、ＴＥＯＳ膜１４１下の領
域を除いて窒化シリコン膜１４０が除去される。ハード
マスク１４３ａを除去する。

【００４２】開口内を含む半導体基板の表面に下部電極
用のＲｕ膜をＣＶＤで形成する。開口内には、シリンダ
状のＲｕ膜が形成される。ＴＥＯＳ膜１４１上面上にも
Ｒｕ膜が成膜される。シリンダ開口内にフォトレジスト
Ｒ１を充填し、ＣＭＰ法などを用いてＴＥＯＳ膜１４１
上面上のＲｕ膜を除去する。

【００４３】図２８（Ｅ）に示すように、各シリンダを
分離して、下部電極１４５を形成する。フォトレジスト
膜Ｒ１を除去する。

【００４４】図２８（Ｆ）に示すように、例えばフッ酸
系のエッチング液を用いてＴＥＯＳ膜１４１をウェット
エッチングにより除去する。その後、レジストＲ１を除
去し、キャパシタ誘電体膜と上部電極（プレート電極）
とを形成する。

【００４５】以上説明した製造方法においては、ＴＥＯ
Ｓ膜１４１のエッチング工程において、Ｒｕ膜１４５と
窒化シリコン膜１４０との界面にエッチング液がしみ込
みやすいことがわかった。しばしば、エッチング液は、
下層のＴＥＯＳ膜１２５及びＢＰＳＧ膜１２３に達す
る。上部のＴＥＯＳ膜１４１と下部のＢＰＳＧ膜１２３
とは、同じシリコン酸化膜ベースの材料である。従っ
て、エッチング特性もほぼ同じである。従って、下層の
ＴＥＯＳ膜１２５及びＢＰＳＧ膜１２３とがエッチング
されてしまう。下層のＴＥＯＳ膜１２５及びＢＰＳＧ膜
１２３とがエッチングされると、蓄積電極が倒れたり抜
けたりするなどの問題が生じる。素子の特性不良の一因
ともなっていた。

【００４６】

【発明が解決しようとする課題】本発明の目的は、集積
度が高く、低価格で高信頼性の半導体装置の製造プロセ
スを提供することである。

【００４７】本発明の他の目的は、集積度が高く、立体
配線構造を有し、低価格で高信頼性の半導体装置を提供
することである。

【００４８】

【課題を解決するための手段】本発明の一観点によれ
ば、半導体素子を有する半導体基板と、前記半導体基板
上に形成される層間絶縁膜と、前記層間絶縁膜内を貫通
し、該層間絶縁膜の上面から突出するプラグと、前記層
間絶縁膜上に形成され、前記プラグを囲み、前記プラグ
の上面とほぼ面一の部分を有し、前記層間絶縁膜とは異
なるエッチング特性を有するエッチングストッパ層と、
前記プラグ上及び少なくとも前記エッチングストッパ層
の一部上に形成される上部導電体とを含む半導体装置が
提供される。

【００４９】前記プラグの周囲が、前記層間絶縁膜とは
異なるエッチング特性を有するエッチングストッパ膜で
囲まれており、前記プラグ及びその周辺のエッチングス
トッパ膜の上面上に上部導電体を形成したため、エッチ
ングストッパ膜の上面と上部導電体との間に形成される
接触面が形成される。上部導電体形成のために用いた犠
牲膜をウェットエッチングで除去する際も、エッチング
ストッパ層で確実にエッチングを停止できる。エッチン
グストッパ層下方の絶縁膜がエッチングされることを防
止することができる。

【００５０】本発明の他の観点によれば、（ａ）半導体
基板に半導体素子を形成する工程と、（ｂ）前記半導体
基板上に層間絶縁膜を形成する工程と、（ｃ）前記層間
絶縁膜内にプラグを形成する工程と、（ｄ）前記プラグ
をマスクとして前記層間絶縁膜の厚さの一部を除去し第
１の凹部を形成する工程と、（ｅ）前記第１の凹部内に
前記層間絶縁膜とは異なるエッチング特性を有するエッ
チングストッパ層を形成する工程と、（ｆ）前記プラグ
上を覆い前記エッチングストッパ層上の一部領域上にも
延在する上部導電体を形成する工程とを含む半導体装置
の製造方法が提供される。

【００５１】前記エッチングストッパ層上に前記上部導
電体が配置されるため、後の工程において前記エッチン
グストッパ層がエッチングされない限り、その下に存在
する、例えば前記層間絶縁膜がエッチングされることが
少ない。

【００５２】

【発明の実施の形態】本明細書において、半導体装置と
いう用語は、半導体論理集積回路（ロジック回路）、半
導体記憶回路（メモリ回路）、アナログ集積回路などを
含む半導体装置を含む広い概念である。実施の形態にお
いては、ＤＲＡＭのメモリセル構造を中心にしてその製
造方法について説明するが、強誘電体メモリ回路（Ｆｅ
−ＲＡＭ）などの不揮発性半導体記憶回路、記憶回路を
含む論理回路、通信用アナログ回路なども対象となる。

【００５３】図１から図１１までを参照して、本発明の
一実施の形態による半導体装置の製造方法について説明
する。

【００５４】図１は、蓄積容量用メタルプラグを形成し
た段階における平面図である。

【００５５】図２から図７までは、図１のＩＩａ−ＩＩ
ａ'線断面図であり、図１に示す構造を形成した後に、
さらにキャパシタ電極を形成するまでの工程を示してい
る。図８及び図９は、図１のＶＩＩＩ−ＶＩＩＩ'線断
面図である。図１０（Ａ）は、図１に対応する平面図で
あり、図１０（Ｂ）は、図１０（Ａ）のａ−ｂ−ｃ−ｄ
で示される線で切った場合の構造を示す斜視図であり、
多結晶シリコンプラグと蓄積電極とを接続するためのメ
タルプラグを形成するために用いられる第２の蓄積電極
用コンタクト孔の形成工程を示す斜視図である。図１１
は、蓄積電極用コンタクト孔内にメタルプラグを充填し
た後の状態を示す斜視図である。

【００５６】図１に示すように、半導体基板Ｓの一表面
上に形成されているｐ型半導体層１に、素子分離領域を
ＳＴＩ等により形成して活性領域ＡＲが多数画定されて
いる。

【００５７】活性領域ＡＲを横断する一方向に延在し、
活性領域ＡＲ内にトランジスタのソース５ｂ／ドレイン
領域５ａ、５ｃを画定する多数本のワード線ＷＬが形成
されている。さらに、ワード線ＷＬと交差する方向に延
在し、活性領域ＡＲの間を通るビット線ＢＬが多数本形
成されている。

【００５８】活性領域ＡＲは、図１において水平方向
（行方向）に整列して形成されるとともに、垂直方向
（列方向）には１行ごとに行方向に半ピッチずれて整列
配置されている。

【００５９】図２（Ａ）から図７（Ｌ）まで及び図８
（Ａ）から図９（Ｄ）までは、キャパシタを有する半導
体装置の製造工程を示す断面図である。

【００６０】図１及び図２（Ａ）に示すように、半導体
基板Ｓ内の一表面側に形成された第１導電型、例えばｐ
型半導体層１中に素子分離領域３を形成する。素子分離
領域３を除く領域が活性領域ＡＲとなる。所望の素子分
離を行うことによりｐ型半導体層１中に多数の活性領域
ＡＲが形成される。

【００６１】次いで、ｐ型半導体層１上にゲート酸化膜
を形成した後、多結晶シリコン膜７、タングステン膜１
１、窒化シリコン膜１５を積層する。フォトリソグラフ
ィー技術を用いてライン状に窒化シリコン膜１５、タン
グステン膜１１、多結晶シリコン膜１５をパターニング
し、積層構造を形成する。さらに、シリコン窒化膜を形
成した後に異方性エッチングを行うことにより、ワード
線ＷＬの側面上に窒化シリコン膜によりサイドスペーサ
１７を形成する。ワード線ＷＬの表面（上面上及び側面
上）は、窒化シリコン膜により覆われる。

【００６２】ワード線ＷＬは、所定の間隔を有してスト
ライプ状に設けられている。ワード線ＷＬの両側の活性
領域ＡＲ中に、ワード線ＷＬをマスクとして、例えばＰ
又はＡｓのイオン注入により、ｐ型半導体層１とは反対
の導電型を有するｎ型不純物を導入する。ワード線ＷＬ
に対して自己整合的に、ｎ型半導体層よりなるソース領
域５ｂ及びドレイン領域５ａ、５ｃが形成される。

【００６３】半導体基板Ｓの表面上に、少なくともワー
ド線ＷＬ間の領域を埋めるように、酸化シリコンなどの
絶縁膜を形成する。絶縁膜内にソース領域５ｂ、ドレイ
ン領域５ａ、５ｃに達する開口を形成する。この際、ワ
ード線ＷＬの上面上及び側面上に形成された窒化シリコ
ン膜は、エッチングストッパとして機能し、ワード線Ｗ
Ｌの延在する方向と垂直な方向に関しては、ワード線Ｗ
Ｌに対して自己整合的に開口が形成される。

【００６４】ワード線ＷＬ間にソース領域５ｂに達する
ビット線用の第１のコンタクト孔ＢＬＣ１と、ドレイン
領域５ａ、５ｃに達する蓄積電極用の第１のコンタクト
孔ＳＮＣ１とが形成される。ビット線用の第１のコンタ
クト孔ＢＬＣ１は、活性領域ＡＲの外側の絶縁領域、例
えば図１において符号ＣＡで示される引き出し領域まで
開口が形成されている。

【００６５】ビット線用の第１のコンタクト孔ＢＬＣ１
内、蓄積電極用の第１のコンタクト孔ＳＮＣ１内に多結
晶シリコン膜を充填する。絶縁膜上の多結晶シリコン膜
を窒化シリコン膜をエッチングストッパとして用い、Ｃ
ＭＰで除去する。

【００６６】ビット線用の第１のコンタクト孔ＢＬＣ１
内に充填された多結晶シリコンプラグ２１は、活性領域
上にコンタクトするとともに、ＳＴＩ上に延在してビッ
ト線とのコンタクト領域を形成する。

【００６７】次いで、半導体基板Ｓ上に、ビット線を包
み込む形状のＢＰＳＧ膜２３及びＴＥＯＳ膜２５からな
る層間絶縁膜を形成する。

【００６８】例えば、ＢＰＳＧ膜２３の厚さは４００ｎ
ｍ、ＴＥＯＳ膜２５の厚さは１００ｎｍである。

【００６９】ここで、図８（Ａ）から図８（Ｃ）を参照
して、ダマシン法によるビット線の形成方法について説
明する。

【００７０】図８（Ａ）に示すように、ＢＰＳＧ膜２３
及びＴＥＯＳ膜２５内にビット線ＢＬを形成するための
開口（配線溝）Ｏを形成する。基板Ｓの表面に窒化シリ
コン膜を形成し、異方性エッチングを行うことにより、
開口Ｏの側面に窒化シリコン膜２９ｂを形成する。

【００７１】図８（Ｂ）に示すように、基板Ｓの表面に
バリアメタルとして窒化チタン（ＴｉＮ）層２８ａを、
次いでタングステン（Ｗ）２８ｂ層を形成する。ＣＭＰ
法によりＴＥＯＳ膜２５の上面上に形成されているＷ層
２８ｂとＴｉＮ層２８ａとを除去し、開口Ｏ内にＷ層２
８ｂとＴｉＮ層２８ａとを残す。

【００７２】図８（Ｃ）に示すように、開口Ｏ内のＷ層
２８ｂとＴｉＮ層２８ａとを厚さ方向に一部除去する。
形成された凹部内に、窒化シリコン層２９ａを、ＣＶＤ
法、ＣＭＰ法などを用いて埋め込む。以上の工程によ
り、Ｗ層２８ｂとＴｉＮ層２８ａとからなるビット線Ｂ
Ｌと、ビット線ＢＬ上に形成されるキャップ層（窒化シ
リコン層）２９ａと、ビット線ＢＬの側壁に形成される
サイドスペーサ層（窒化シリコン層）２９ｂとを含む構
造が形成される。

【００７３】図１０（Ａ）及び図１０（Ｂ）を参照して
ビット線ＢＬを形成した後、蓄積電極用のメタルプラグ
を形成するための蓄積電極用の第２のコンタクト孔ＣＮ
Ｈを形成するまでの工程を説明する。

【００７４】図１０（Ａ）及び（Ｂ）に示すように、ビ
ット線ＢＬは、ビット線用の第１のコンタクト孔ＢＬＣ
１を介してソース領域から引き出し領域ＣＡまで引き出
された多結晶シリコンと、ビット線用の第２のコンタク
ト孔ＢＬＣ２を介して接続される。

【００７５】ソース領域を覆い、ドレイン領域上で隣接
するワード線ＷＬ間も開口し、ワード線ＷＬに沿うスト
ライプ状の開口部３０を有するレジストマスクＲ２を基
板上に形成する。

【００７６】レジストマスクＲ２を用いて、異方性エッ
チングにより窒化シリコン膜をエッチングストッパと
し、ＢＰＳＧ膜２３及びＴＥＯＳ膜２５を選択的にエッ
チングする。ビット線ＢＬの表面上（上面及び側面）は
窒化シリコン膜２９ａ、２９ｂによって覆われているた
め、ビット線ＢＬと交差する方向に関しては蓄積電極用
の第２のコンタクト孔ＣＮＨがビット線ＢＬに対して自
己整合的に形成される。レジストマスクＲ２を除去す
る。

【００７７】図２に戻って、半導体装置の製造工程につ
いて説明を続ける。図２（Ｂ）に示すように、ＴｉＮ膜
３１をＣＶＤ法により形成し、次いでＷ膜３３をＣＶＤ
法により形成する。例えば、ＴｉＮ膜３１の厚さは１０
ｎｍ、Ｗ膜３３の厚さは２５０ｎｍである。ＣＭＰ法を
用いて、ＴＥＯＳ膜２５の上面のＴｉＮ膜３１とＷ膜３
３とを除去し、蓄積容量用の第２のコンタクト孔ＣＨＮ
内にのみＴｉＮ膜３１とＷ膜３３とを残す。第２のコン
タクト孔ＣＨＮ内にメタルプラグＣＮが形成される。

【００７８】図２（Ｃ）に示すように、ビット線ＢＬの
上面上及び側面上の窒化シリコン膜とメタルプラグＣＮ
を形成する多結晶シリコン膜３１、３３とに対して、Ｔ
ＥＯＳ膜２５を選択的にエッチングする。ビット線ＢＬ
上においては、キャップ層２９ａの表面上でエッチング
が停止する。ＴＥＯＳ膜２５の厚さは、例えば８０ｎｍ
程度である。ＴＥＯＳ膜２５を厚さ方向に全てエッチン
グすると、ＢＰＳＧ膜２３の表面が露出する。メタルプ
ラグＣＮの上面とＢＰＳＧ膜／ＴＥＯＳ膜（２３／２
５）の上面との間にビット線ＢＬのキャップ層２９ａの
厚さ分（例えば約８０ｎｍ）の段差を有する凹部３４が
形成される。

【００７９】尚、ＢＰＳＧ膜２３の厚さは４００ｎｍ、
ＴＥＯＳ膜２５の厚さは１００ｎｍの場合を例にして説
明したが、例えばＢＰＳＧ膜２３を４００ｎｍ程度、Ｔ
ＥＯＳ膜２５を１００ｎｍ程度の厚さにしても良い。Ｔ
ＥＯＳ膜２５をリフローして表面を平坦化させることが
できる。この場合には、時間制御によるエッチング法を
用いてＴＥＯＳ膜２５をエッチングし、８０ｎｍから１
００ｎｍ泥土の深さを有する凹部３４を形成すれば良
い。

【００８０】図３（Ｄ）に示すように、半導体基板Ｓ上
に窒化シリコン膜３０を形成する。窒化シリコン膜３０
の厚さは例えば７０ｎｍである。

【００８１】図３（Ｅ）に示すように、ＣＭＰ法を用い
て表面の平坦化（メタルプラグＣＮ上の窒化シリコン膜
３０のエッチング）を行う。この際、メタルプラグＣＮ
の上面が露出するとともに、メタルプラグＣＮを含む基
板表面がほぼ平坦になるまで窒化シリコン膜３０をエッ
チングする。凹部３４内に窒化シリコン膜３０ａが残
る。窒化シリコン膜３０ａは、後の工程において行われ
るシリンダ型の下部電極を形成するためのエッチング工
程におけるエッチングストッパ層の一部として機能す
る。

【００８２】図１１により、上記の平坦化プロセス後の
構造を示す。図１１は図１０と同じ領域を示す斜視図で
ある。

【００８３】図１１に示すように、メタルプラグＣＮの
上面が露出している領域以外は、窒化シリコン膜３０ａ
又は窒化シリコン膜２９（ビット線ＢＬ上のキャップ層
２９ａとサイドスペーサ膜２９ｂ）によって完全に覆わ
れている。キャップ層２９ａは、例えばサイドスペーサ
膜２９ｂを介して窒化シリコン膜３０ａとほぼ面一の層
構造を形成している。

【００８４】図４（Ｆ）に示すように、メタルプラグＣ
Ｎ上を覆って窒化シリコン膜２９ａ、２９ｂ、３０ａの
上面を含む基板全面上に、例えば厚さ５００ｎｍのＴＥ
ＯＳ膜（犠牲膜）４１と厚さ５０ｎｍの多結晶シリコン
膜４３とを形成する。ＴＥＯＳ膜４１と多結晶シリコン
膜４３とは例えばＣＶＤ法により形成する。多結晶シリ
コン膜４３は、シリンダ型キャパシタ形成用のハードマ
スク形成用の材料である。

【００８５】図４（Ｇ）に示すように、例えばメタルプ
ラグＣＮの外側を矩形の形状に囲むハードマスク４３ａ
を形成する。ハードマスク４３ａを用いてＴＥＯＳ膜４
１をエッチングする。

【００８６】図５（Ｈ）に示すように、シリンダ形成用
の開口４４が形成される。この際、開口４４内において
メタルプラグＣＮの上面と窒化シリコン膜３０ａの上面
とが露出する。開口４４を形成するためのＴＥＯＳ膜４
１のエッチング条件は、窒化シリコン膜２９、３０ａ及
びメタルプラグＣＮの上面においてエッチングが停止す
るようなエッチング条件にする。窒化シリコン膜３０ａ
の上面の高さ方向の位置によって、下部電極の底面の深
さ方向の位置が規定される。ハードマスク４３ａを除去
する。

【００８７】図５（Ｉ）に示すように、キャパシタ用の
下部電極膜（Ｒｕ膜）４５をＣＶＤ法により形成する。
Ｒｕ膜４５は、ＴＥＯＳ膜４１の開口形状に沿って形成
される。Ｒｕ膜４５上にレジスト膜４６を形成する。開
口４４内を含む基板表面にレジスト膜４６が形成され
る。

【００８８】図６（Ｊ）に示すように、ＣＭＰ法を用い
てＴＥＯＳ膜４１の表面に形成されているレジスト膜４
６とＲｕ膜４５とを除去する。電気的に分離されたシリ
ンダ型の下部電極４５ａが形成される。

【００８９】図６（Ｋ）に示すように、ＴＥＯＳ膜４１
とフォトレジスト膜４６とを除去する。

【００９０】図９は、図８（Ｃ）に示すようにビット線
ＢＬを形成した後（図２（Ａ）に対応する）、図２
（Ｂ）から図６（Ｋ）まで工程を進めた状態を示すビッ
ト線と公差する方向の断面図であり、図１のＶＩＩＩ−
ＶＩＩＩ'線断面図である。

【００９１】半導体基板Ｓ内に形成されているドレイン
領域５ａ上に多結晶シリコンプラグ２１が形成され、そ
の上にメタルプラグＣＮが形成されている。メタルプラ
グＣＮ上に下部電極４５ａが形成されている。下部電極
４５ａは、メタルプラグＣＮを介してドレイン領域５ａ
と接続されている。

【００９２】ビット線ＢＬの側面上及び上面上には、サ
イドスペーサ２９ｂとキャップ層２９ａとが窒化シリコ
ンにより形成されている。サイドスペーサ２９ｂの上面
とキャップ層２９ａの上面とは、下部電極４５ａの底面
の一部と面接触している。

【００９３】図７（Ｌ）に示すように、キャパシタ用絶
縁膜となるＴａ₂Ｏ₅膜６１、プレート電極（ＴｉＮ膜）
６３を形成する。プレート電極６３をパターンニング
し、キャパシタを形成する。その後、所定の配線工程を
行うことにより半導体集積回路、例えばＤＲＡＭが形成
される。

【００９４】第１の実施の形態による半導体装置の製造
方法を用いると、以下のような利点がある。

【００９５】メタルプラグを形成するための蓄積容量
用の第２のコンタクト孔ＣＨＮ（図１０（Ａ））を、図
１０（Ａ）に示すようなラインアンドスペースを含む簡
単なパターンのマスクを用いて形成することができる。

【００９６】ラインアンドスペースパターンを用いてエ
ッチングを行えば、ワード線に沿った方向（垂直方向）
には位置合わせのずれの影響をほとんど考慮する必要が
ない。

【００９７】また、ビット線に沿った方向では、ライン
アンドスペースのパターンになるため、位相シフトプロ
セス等との整合性も良好である。従って、微細なコンタ
クト孔を近接させて形成することが可能となる。

【００９８】図５（Ｈ）に示すシリンダ用の開口４４
を形成する工程において、開口４４内に露出する窒化シ
リコン膜３０ａの上面の位置によって、後に形成するシ
リンダ型下部電極の底面の深さ方向の位置を規定するこ
とができる。従って、シリンダ型下部電極）の深さ方向
の位置のはらつきを少なくすることができ、キャパシタ
容量のばらつきも少なくすることができる。

【００９９】実験結果によれば、ＴｉＮバリアメタル
３１と窒化シリコン膜３０ａとの密着性は、下部電極
（Ｒｕ膜）４５ａと窒化シリコン膜３０ａとの間の密着
性よりも良好であることがわかっている。

【０１００】図６（Ｊ）及び図６（Ｋ）に示す構造は、
基板Ｓの表面が下部電極４５ａと窒化シリコン膜２９
ａ、２９ｂ、３０ａにより形成されたエッチングストッ
パ膜とにより覆われている。メタルプラグＣＮと窒化シ
リコン膜２９、３０とで形成する面内に密着性の弱い部
分はない。従って、上方からのエッチングに対して高い
耐性を実現できる。下部電極（Ｒｕ膜）４５ａの底面と
窒化シリコン膜３０ａとが、メタルプラグＣＮの周囲の
広い領域で面接触する。例えば図２８（Ｅ）、（Ｆ）に
示すように、下部電極と窒化シリコン膜とが厚さ方向で
接している場合に比べて図６（Ｊ）及び図６（Ｋ）に示
す構造では、下部電極と窒化シリコン膜との接触面積が
広い。

【０１０１】従って、図６（Ｊ）から図６（Ｋ）に至る
工程においてＴＥＯＳ膜４１をウェットエッチングによ
り除去する際に、エッチング液がメタルプラグＣＮのＴ
ｉＮ膜３１とＢＰＳＧ膜２３との界面にまで入り込む可
能性が少なくなる。

【０１０２】窒化シリコン膜３０ａに対してＴＥＯＳ膜
４１を選択的にエッチングできる方法を用いさえすれ
ば、窒化シリコン膜３０ａの下のＢＰＳＧ膜２３のエッ
チング、特にウェットエッチング液のしみ込みを防止で
きる。

【０１０３】従って、下部電極が倒れたり、抜けたりす
ることにより生じる不良の確率が低くなり、製造歩留ま
りを向上させることができる。

【０１０４】次に、本発明の第１の実施の形態による半
導体装置の製造方法の第１から第３までの変形例につい
て図１２から図１４までを参照して説明する。

【０１０５】図１２（Ａ）は、第１の実施の形態による
半導体装置の製造方法の図３（Ｄ）に対応する図であ
る。

【０１０６】図１２（Ａ）に至る工程では、ＢＰＳＧ膜
２３のエッチング工程において形成された凹部３４内が
完全には埋め込まれない状態において窒化シリコン膜の
形成を停止する。この状態でＣＭＰにより平坦化し、メ
タルプラグＣＮの上面に形成された窒化シリコン膜が除
去された時点で、平坦化を停止する。

【０１０７】図１２（Ａ）に示すように、凹部３４の底
面と側面（メタルプラグＣＮの側面）とが窒化シリコン
膜３０ａ（底面を覆う）及び３０ｂ（側面を覆う）によ
り覆われる。メタルプラグＣＮ間に、上記凹部３４に沿
って窒化シリコン膜により形成された凹所３０ｃが形成
される。

【０１０８】図１２（Ｂ）に示すように、基板上にＴＥ
ＯＳ膜（犠牲膜）４１を形成する。ＴＥＯＳ膜４１上に
多結晶シリコン膜４３を形成する。

【０１０９】図１３（Ｃ）に示すように、多結晶シリコ
ン膜４３をパターニングしてハードマスク４３ａを形成
する。ハードマスク４３ａをマスクとして、ＴＥＯＳ膜
４１をエッチングする。ＴＥＯＳ膜４１は、メタルプラ
グＣＮを取り囲むように、凹所３０ｃ上に残される。こ
の際、シリコン窒化膜３０ａ、３０ｂがエッチングのス
トッパ膜として機能する。ハードマスク４３ａを除去す
る。メタルプラグＣＮの上面とメタルプラグＣＮの上部
側面を覆う窒化シリコン膜３０ｂと凹部底面を覆う窒化
シリコン膜３０ａの一部とを露出する開口４４が形成さ
れる。

【０１１０】以後、第１の実施の形態において、図５
（Ｈ）から図６（Ｋ）までを参照して説明した工程と同
様の工程により、図１３（Ｄ）に示す分離された下部電
極４５ｂが形成された状態に至る（第１変形例）。

【０１１１】図１３（Ｄ）に示すように、第１変形例に
おける下部電極４５ｂは、メタルプラグＣＮの上面から
側面に沿って立ち下がり、凹部底面を経てＴＥＯＳ膜４
１（図１３（Ｃ））の側面に沿って立ち上がる。折り返
し形状となることにより、下部電極４５ｂの表面積が増
大する。

【０１１２】キャパシタを形成するためには、第１の実
施の形態において図７（Ｈ）を参照して説明した工程と
同様の工程を用いれば良い。

【０１１３】図１３（Ｃ）に示す開口４４を形成した後
に、開口４４内を埋める凹所３０ｃの深さよりも厚くな
るようにＲｕ膜を形成し、以後、第２の実施の形態によ
る半導体装置の製造方法と同様の方法により下部電極を
形成すると、図１４に示すピラー構造が得られる（第２
変形例）。

【０１１４】図１４に示すように、下部電極４５ｃがメ
タルプラグＣＮ及び窒化シリコン膜の側面３０ｂにより
形成された凸部と凹部３０ｃの底面を覆う窒化シリコン
膜３０ａの上面の一部とを覆う嵌合構造となる。下部電
極の機械的強度が増し、倒れ等が生じにくい。下部電極
４５ｃの上面は、ほぼ平坦である。

【０１１５】また、図１５に示すように、図１２（Ａ）
の状態において、メタルプラグＣＮ間に形成されている
凹部３０ｃ内に、例えばＢＰＳＧやＴＥＯＳなどの絶縁
膜３０ｄを充填した後、ＣＭＰなどにより平坦化を行っ
ても良い（第３変形例）。平坦な表面が得られるので、
その後に図１２（Ｂ）以下の工程と同様の工程を行う際
に加工が容易になる。

【０１１６】以上、第１から第３までの変形例による半
導体装置の製造方法を用いた場合においても、ビット線
の上面、側面及びビット線とメタルプラグの間の領域に
形成されている窒化シリコン膜がエッチングストッパと
しての機能を発揮する。

【０１１７】また、キャパシタのシリンダ構造がより複
雑になるため、シリンダ構造の高さをあまり高くしなく
ても、下部電極の表面積が広くなり、キャパシタの容量
を大きくすることができる。

【０１１８】加えて、下部電極の底面の位置がメタルプ
ラグの上面の位置よりも半導体基板Ｓ側（下側）になる
ため、キャパシタによる表面の凹凸段差が小さくなる。
従って、半導体装置のアスペクト比が小さくなり、配線
を形成する際にも、その表面の段差を小さくすることが
できる。配線の断線やショートなどの不良も生じにく
い。

【０１１９】第１及び第２の変形例による半導体装置の
製造方法を用いると、下部電極（Ｒｕ膜）と窒化シリコ
ン膜との接触面積をさらに広くすることができる。キャ
パシタ形成の際のエッチングにおいて、下部がエッチン
グされる可能性がさらに低くなる。

【０１２０】次に、図１６から図２０までを参照して、
本発明の第２の実施の形態による半導体装置の製造方法
について説明する。

【０１２１】本実施の形態による半導体装置の製造方法
は、ビット線の下にキャパシタが形成されるいわゆるＣ
ＵＢ（ＣａｐａｃｉｔｏｒＵｎｄｅｒＢｉｔＬｉｎ
ｅ）構造に適用したものである。

【０１２２】図１６（Ａ）は、ＣＵＢ構造を有する半導
体装置を示す平面図である。図１６（Ｂ）は、図１６
（Ａ）のＸＶＩｂ−ＸＶＩｂ'線断面図である。図１７
（Ａ）は平面図、図１７（Ｂ）は図１７（Ａ）のＸＶＩ
Ｉｂ−ＸＶＩＩｂ'線断面図である。図１８（Ａ）は平
面図、図１８（Ｂ）は図１８（Ａ）のＸＶＩＩＩｂ−Ｘ
ＶＩＩＩｂ'線断面図である。図１９（Ａ）は平面図、
図１９（Ｂ）は図１９（Ａ）のＸＩＸ−ＸＩＸ'線断面
図である。図２０は、平面図である。

【０１２３】図１６（Ａ）、（Ｂ）に示すように、半導
体基板Ｓの一表面上に形成されているｐ型半導体層５１
に、活性領域ＡＲ２を多数形成する。

【０１２４】活性領域ＡＲ２を横断して、活性領域ＡＲ
２内にトランジスタＴｒのソース／ドレイン領域を画定
し一方向に延在する多数本のワード線ＷＬを形成する。

【０１２５】活性領域ＡＲ２は、図１６（Ａ）において
水平方向（行方向）に整列して形成されるとともに、垂
直方向（列方向）には１行ごとに行方向に半ピッチずれ
てジグザクに整列配置されている。

【０１２６】図１６（Ａ）、（Ｂ）に至る工程について
説明する。半導体基板Ｓ内の一表面側に形成された第１
導電型、例えばｐ型半導体層５１中に絶縁領域５３を形
成する。絶縁領域５３を除く領域が活性領域ＡＲ２とな
る。所望の素子分離を行うことによりｐ型半導体層５１
中に多数の活性領域ＡＲ２を形成する。

【０１２７】次いで、ｐ型半導体層５１上に、ゲート酸
化膜を介して多結晶シリコン膜５７、タングステン膜６
１、窒化シリコン膜６５を形成した後、フォトリソグラ
フィー技術を用いて、窒化シリコン膜６５、タングステ
ン膜６１、多結晶シリコン膜５７をライン状に加工す
る。ワード線ＷＬが形成される。ワード線ＷＬは、所定
の間隔を有してストライプ状に設けられる。多結晶シリ
コン膜５７とタングステン膜６１とはゲート電極、窒化
シリコン膜６５はその上のキャップ層としても機能す
る。

【０１２８】その後、基板上に窒化シリコン膜を形成し
異方性エッチングを行うことにより、多結晶シリコン膜
５７、タングステン膜６１及び窒化シリコン膜６５の側
面上にサイドスペーサ６５ｂを形成する。

【０１２９】ワード線ＷＬの両側の活性領域ＡＲ中に、
ワード線ＷＬをマスクとしてｐ型半導体層５１とは反対
の導電型を有するｎ型の不純物を導入する。ｎ型半導体
層よりなるソース領域５５ｂ及びドレイン領域５５ａ
が、ワード線ＷＬに対して自己整合的に形成される。

【０１３０】半導体基板Ｓ上にＢＰＳＧ膜を形成する。
ＣＭＰ法などによりワード線ＷＬ上に形成されたＢＰＳ
Ｇ膜を除去し、ワード線ＷＬ間にＢＰＳＧ膜７３を残
す。

【０１３１】図１７（Ａ）及び（Ｂ）に示すように、ワ
ード線ＷＬ間にソース領域５５ｂの上面を露出させるビ
ット線用の第１のコンタクト孔ＢＬＣ１及びドレイン領
域５５ａ、５５ｃを露出させる蓄積電極用の第１のコン
タクト孔ＳＮＣ１を形成する。

【０１３２】ビット線用の第１のコンタクト孔ＢＬＣ１
は、活性領域ＡＲ２（図１６（Ａ））のうちソース領域
５５ｂ上から活性領域ＡＲ２外の領域（絶縁領域：図１
７（Ａ）において符号ＣＡで示される領域）をも露出さ
せる。基板上に多結晶シリコン層を形成する。ＢＰＳＧ
膜７３上に形成されている多結晶シリコン層をＣＭＰ法
により除去し、ビット線用の第１のコンタクト孔ＢＬＣ
１内に及び蓄積電極用の第１のコンタクト孔ＳＮＣ１内
に多結晶シリコンプラグ層を残す。多結晶シリコンプラ
グ７５が形成される。

【０１３３】窒化シリコン膜６５ａ、６５ｂ及び多結晶
シリコンプラグ７５に対してＢＰＳＧ膜７３を選択的に
エッチングする。ＢＰＳＧ膜７３を厚さ方向に一部だけ
エッチングする。ＢＰＳＧ膜７３が表面に露出している
領域に凹部が形成される。

【０１３４】図１８（Ａ）及び図１８（Ｂ）に示すよう
に、半導体基板Ｓ上に窒化シリコン膜８０を形成する。
ＣＭＰ法などにより窒化シリコン膜８０の平坦化を行
い、ワード線ＷＬ上の窒化シリコン膜を除去する。ＢＰ
ＳＧ膜７３が表面に露出している領域に形成されていた
凹部内に窒化シリコン膜８０が残る。

【０１３５】尚、図１８（Ｂ）に示すように、多結晶シ
リコンプラグ７５の上面が露出していた領域には、ＣＭ
Ｐ法による表面の平坦化処理工程によって多結晶シリコ
ンが厚さ方向にわずかにエッチングされる。多結晶シリ
コンがエッチングされた領域に浅い凹部が形成される。

【０１３６】図１８（Ａ）、（Ｂ）に示す構造では、半
導体基板Ｓの表面上は、窒化シリコン膜６５ａ、６５ｂ
及び８０、または、多結晶シリコンプラグ７５のいずれ
かによって覆われている。従って、以下の工程において
ＴＥＯＳ膜をエッチングする際に、ＴＥＯＳ膜を選択的
にエッチングする方法を用いれば、エッチングが窒化シ
リコン膜又は多結晶シリコン膜によってストップし、下
部構造までエッチングされるのを防止できる。

【０１３７】次いで、図１９（Ａ）、（Ｂ）を参照し
て、蓄積電極用のシリンダ型下部電極を形成するまでの
工程について簡単に説明する。以下に説明する工程は、
第１の実施の形態による半導体装置の製造方法におい
て、図４（Ｆ）から図６（Ｋ）までを参照して説明した
工程とほぼ同様の工程である。

【０１３８】多結晶シリコンプラグ７５と窒化シリコン
膜８０（図１９（Ｂ）では窒化シリコン膜６５ａ及び６
５ｂは示されていない）とにより覆われた基板Ｓ表面上
に、例えば厚さ５００ｎｍのＴＥＯＳ膜と厚さ５０ｎｍ
の多結晶シリコン膜とを形成する。ＴＥＯＳ膜と多結晶
シリコン膜とは共にＣＶＤ法により形成する。多結晶シ
リコン膜は、シリンダ型キャパシタ形成用の開口を形成
するためのハードマスク層である。

【０１３９】多結晶シリコン膜をパターニングし、ハー
ドマスクを形成する。ハードマスクを用いてＴＥＯＳ膜
をエッチングする。ＴＥＯＳ膜内にシリンダ型キャパシ
タ形成用の開口が形成される。

【０１４０】この際、開口内に多結晶シリコンプラグ７
５と窒化シリコン膜８０との段差のある表面が露出す
る。キャパシタ用の下部電極材料（Ｒｕ膜）を、ＴＥＯ
Ｓ膜の開口形状に沿って形成する。Ｒｕ膜底面は下地表
面の段差と嵌合構造を形成する。このため、キャパシタ
下部電極に対する機械的支持力が増加する。Ｒｕ膜上に
フォトレジストを塗布し、開口内にフォトレジストを充
填する。ＣＭＰ法を用いて、ＴＥＯＳ膜の表面に形成さ
れているフォトレジスト膜、Ｒｕ膜を除去する。電気的
に分離されたシリンダ型の下部電極９７ａ（図１９
（Ｂ））が形成される。ＴＥＯＳ膜とフォトレジスト膜
とを除去する。この際、下部電極より下の領域は、ＴＥ
ＯＳ膜とは異なるエッチング特性を有する窒化シリコン
膜又は多結晶シリコン膜により全面が覆われ、エッチン
グストッパとして機能する。

【０１４１】キャパシタ用絶縁膜となるＴａ₂Ｏ₅膜、プ
レート電極（ＴｉＮ膜）を形成する。プレート電極をパ
ターニングしてキャパシタを形成する。

【０１４２】次に、ビット線を形成する。

【０１４３】半導体基板Ｓ上にＢＰＳＧ膜及びＴＥＯＳ
膜からなる層間絶縁膜を形成する。

【０１４４】図２０（Ａ）に示すように、図１７（Ａ）
に示すＣＡ領域上にビット線コンタクト用のコンタクト
ホール９９を開口する。

【０１４５】ビット線ＢＬは、ワード線ＷＬと交差する
方向に、多数本形成される。ビット線ＢＬはタングステ
ン（Ｗ）により形成する。ビット線ＢＬは、多結晶シリ
コンプラグ７５（図１７（Ｂ））と、ビット用の第２の
コンタクト孔９９を介して接続される。

【０１４６】以上の工程を経て、ＤＲＡＭのメモリセル
が形成される。

【０１４７】以上説明したように、本発明の実施の形態
による半導体装置の製造方法によれば、ワード線を形成
した後に、ワード線間に窒化シリコン膜を埋め込む。以
後、蓄積電極用の下部電極を形成するまでの工程におい
て、ワード線の表面を覆うシリコン窒化膜とワード線間
に埋め込まれた窒化シリコン膜とにより基板表面が覆わ
れている。

【０１４８】シリンダ型の下部電極を形成するための酸
化シリコン膜のエッチング工程の際に、上記の窒化シリ
コン膜がエッチングストッパとして機能する。窒化シリ
コン膜の下の構造、例えばＢＰＳＧ膜がエッチングされ
るのを防止する。

【０１４９】以上の第１及び第２の実施の形態による半
導体装置の製造方法によれば、下部電極（上部導電体）
を形成する材料として、Ｒｕを例にとって説明したが、
その他の貴金属、例えばＰｔ、Ｉｒなどや、導電性金属
酸化物ＲｕＯ₄、ＩｒＯ_x、ＳｒＲｕＯ₃などを用いるこ
ともできる。

【０１５０】また、メタルプラグ用の材料としてＴｉＮ
／Ｗの２層構造を例にとって説明したが、その他、多結
晶シリコン、ＴａＮなどを用いることもできる。

【０１５１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。その他、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。

【０１５２】例えば、上記の実施の形態においては、Ｄ
ＲＡＭの製造工程を例にして説明したが、ＤＲＡＭ以外
の半導体装置の製造方法、特に多層配線工程を含む製造
方法にも適用できる。

【０１５３】尚、本明細書中に記載された技術的事項か
らは、特許請求の範囲に記載されている発明を含み、以
下に記載された発明を抽出することが可能である。

【０１５４】（付記１）半導体素子を有する半導体基板
と、前記半導体基板上に形成される層間絶縁膜と、前記
層間絶縁膜を貫通し、該層間絶縁膜の上面から突出する
プラグと、前記層間絶縁膜上に形成され、前記プラグを
囲み、前記プラグの上面とほぼ面一の部分を有し、前記
層間絶縁膜とは異なるエッチング特性を有するエッチン
グストッパ層と、前記プラグ上及び前記エッチングスト
ッパ層の一部上に形成される上部導電体とを含む半導体
装置。（１）（付記２）エッチングストッパ層の表面に前記面一の部
分に続く凹部が形成され、前記上部導電体は、前記凹部
内にも延在する付記１に記載の半導体装置。（２）（付記３）前記半導体素子は、１対のソース／ドレイン
を有するトランジスタを含み、前記プラグは前記１対の
ソース／ドレインの一方に接続され、前記上部導電体は
キャパシタの蓄積電極である付記１又は２に記載の半導
体装置。（３）（付記４）半導体基板の表面に形成された活性領域
と、前記活性領域を横断する第１の配線と、前記活性領
域内において前記第１の配線の両側にそれぞれ形成され
るソース領域及びドレイン領域と、前記第１の配線を覆
って前記半導体基板上に形成される第１の絶縁膜と、前
記第１の絶縁膜内に埋め込まれ前記第１の配線と交差す
る方向に延在し前記ソース領域と接続される第２の配線
と、前記第２の配線の上面及び側面を覆う第２の絶縁膜
と、前記第１の絶縁膜を貫通して形成され、前記ドレイ
ン領域と接触するプラグと、前記第２の配線上の領域と
前記プラグ上の領域とを除く前記第１の絶縁膜上の領域
に形成され、前記第２の配線の上面を覆う前記第２の絶
縁膜の上面及び前記プラグの上面とほぼ面一の部分を有
する第３の絶縁膜と、前記プラグの上面及び少なくとも
前記面一の部分の一部上に形成され、前記プラグと接続
される下部電極と、前記下部電極上に形成される誘電体
膜と、前記誘電体膜上に形成され前記電極と対向する対
向電極とを含むキャパシタとを含み、前記第２及び第３
の絶縁膜のエッチング特性が前記第１の絶縁膜のエッチ
ング特性と異なる半導体装置。

【０１５５】（付記５）半導体基板の表面に形成され
た活性領域と、前記活性領域を横断する第１の配線と、
前記活性領域内において前記第１の配線の両側にそれぞ
れ形成されるソース領域及びドレイン領域と、前記第１
の配線の上面及び側面を覆う第１の絶縁膜と、前記第１
の配線を覆って前記半導体基板上に形成される第２の絶
縁膜と、前記第２の絶縁膜を貫通して形成され、前記ド
レイン領域と接触するプラグと、前記第１の配線上の領
域と前記プラグ上の領域とを除く前記第２の絶縁膜上の
領域に形成され、前記第１の配線の上面を覆う前記第１
の絶縁膜の上面及び前記プラグの上面とほぼ面一の部分
を有する第３の絶縁膜と、前記プラグの上面及び少なく
とも前記面一の部分の一部上に形成され、前記プラグと
接続される下部電極と、前記下部電極上に形成される誘
電体膜と、前記誘電体膜上に形成され前記電極と対向す
る対向電極とを含むキャパシタと、前記キャパシタを覆
う第４の絶縁膜と、前記第４の絶縁膜上において前記第
１の配線と交差する方向に延在し前記ソース領域と接続
される第２の配線とを含み、前記第１及び第２の絶縁膜
のエッチング特性が前記第３の絶縁膜のエッチング特性
と異なる半導体装置。

【０１５６】（付記６）（ａ）半導体基板に半導体素子
を形成する工程と、（ｂ）前記半導体基板上に層間絶縁
膜を形成する工程と、（ｃ）前記層間絶縁膜内にプラグ
を形成する工程と、（ｄ）前記プラグをマスクとして前
記層間絶縁膜の厚さの一部を除去し第１の凹部を形成す
る工程と、（ｅ）前記第１の凹部内に前記層間絶縁膜と
は異なるエッチング特性を有するエッチングストッパ層
を形成する工程と、（ｆ）前記プラグ上を覆い前記エッ
チングストッパ層上の一部領域上にも延在する上部導電
体を形成する工程とを含む半導体装置の製造方法。
（４）（付記７）前記（ｅ）工程は、前記エッチングストッパ
層の表面にも前記第１の凹部に沿う第２の凹部が残るよ
うに該エッチングストッパ層を形成する工程を含み、前
記（ｆ）工程は、前記第２の凹部内にも延在するように
前記上部導電体を形成する工程を含む付記６に記載の半
導体装置の製造方法。（５）（付記８）半導体基板の表面に活性領域を形成する工
程と、前記活性領域を横断する第１の配線を形成する工
程と、前記第１の配線の両側の前記活性領域内にそれぞ
れソース領域とドレイン領域とを形成する工程と、前記
第１の配線を覆って前記半導体基板上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜内に配線溝を形成
し、該配線溝内に前記第１の配線と交差する方向に延在
し前記ソース領域と接続される第２の配線を形成する工
程と、前記第２の配線の上面と側面とを覆い前記第１の
絶縁膜のエッチング特性とは異なるエッチング特性を有
する第２の絶縁膜を形成する工程と、前記第１の絶縁膜
を貫通して、前記ドレイン領域と接触するプラグを形成
する工程と、前記第２の配線及び前記プラグに対して前
記第１の絶縁膜を選択的にエッチングして凹部を形成す
る工程と、前記凹部内に前記第１の絶縁膜のエッチング
特性とは異なるエッチング特性を有する第３の絶縁膜を
埋め込む工程と、前記メタルプラグの上面を覆って前記
第２及び第３の絶縁膜のエッチング特性とは異なるエッ
チング特性を有する第４の絶縁膜を形成する工程と、前
記第４の絶縁膜内に前記プラグの上面を露出する開口を
形成する工程と、前記開口内に前記プラグと接続される
下部電極を形成した後、前記第４の絶縁膜を前記第２及
び第３の絶縁膜に対して選択的に除去する工程と、前記
下部電極上に誘電体膜を形成し、前記誘電体膜上に前記
電極と対向する対向電極を形成することによりキャパシ
タを形成する工程とを含む半導体装置の製造方法。

【０１５７】（付記９）半導体基板の表面に活性領域
を形成する工程と、前記活性領域を横断する第１の配線
を形成する工程と、前記第１の配線の両側の前記活性領
域内にそれぞれソース領域とドレイン領域とを形成する
工程と、前記第１の配線の上面及び側面を覆う第１の絶
縁膜を形成する工程と、前記第１の配線を覆って前記半
導体基板上に前記第１の絶縁膜のエッチング特性とは異
なるエッチング特性を有する第２の絶縁膜を形成する工
程と、前記第２の絶縁膜を貫通して、前記ドレイン領域
と接触するプラグを形成する工程と、前記第２の絶縁膜
を前記第１の配線及び前記プラグに対して選択的にリセ
スエッチングして凹部を形成する工程と、前記凹部内に
前記第２の絶縁膜のエッチング特性とは異なるエッチン
グ特性を有する第３の絶縁膜を埋め込む工程と、前記メ
タルプラグの上面を覆って前記第３絶縁膜のエッチング
特性とは異なるエッチング特性を有する第４の絶縁膜を
形成する工程と、前記第４の絶縁膜内に前記プラグの上
面を露出する開口を形成する工程と、前記開口内に前記
接続プラグと接続される下部電極を形成した後、前記第
４の絶縁膜を前記第２の絶縁膜に対して選択的に除去す
る工程と、前記下部電極上に誘電体膜を形成し、前記誘
電体膜上に前記電極と対向する対向電極を形成してキャ
パシタを形成する工程と、前記キャパシタを層間絶縁膜
で覆う工程と、前記層間絶縁膜上において前記第１の配
線と交差する方向に延在し前記ソース領域と接続される
第２の配線を形成する工程とを含む半導体装置の製造方
法。

【０１５８】

【発明の効果】半導体素子を有する半導体基板上に層間
絶縁膜が形成され、その上に上部導電を形成する場合
に、上部導電体の下に層間絶縁膜とほぼ面一に形成され
たエッチングストッパ層が設けられているため、エッチ
ング液が層間絶縁膜内にしみ込むことに起因して上部導
電体が倒れたり抜けたりするなどの問題が解決できる。
素子の歩留まりが向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体装置
の製造方法を示し、メタルプラグを形成した段階におけ
る平面図である。

【図２】図２（Ａ）から図２（Ｃ）までは、本発明の
第１の実施の形態による半導体装置の製造方法を示し、
図１のＩＩａ−ＩＩａ'線断面図である。

【図３】図３（Ｄ）及び図３（Ｅ）は、本発明の第１
の実施の形態による半導体装置の製造方法を示し、図２
（Ｃ）に続く工程を示す。

【図４】図４（Ｆ）及び図４（Ｇ）は、本発明の第１
の実施の形態による半導体装置の製造方法を示し、図３
（Ｅ）に続く工程を示す。

【図５】図５（Ｈ）及び図５（Ｉ）は、本発明の第１
の実施の形態による半導体装置の製造方法を示し、図４
（Ｇ）に続く工程を示す。

【図６】図６（Ｊ）及び図６（Ｋ）は、本発明の第１
の実施の形態による半導体装置の製造方法を示し、図５
（Ｉ）に続く工程を示す。

【図７】図７（Ｌ）は、本発明の第１の実施の形態に
よる半導体装置の製造方法を示し、図６（Ｋ）に続く工
程を示す。

【図８】図８（Ａ）から図８（Ｃ）までは、本発明の
第１の実施の形態による半導体装置の製造方法を示し、
図１のＶＩＩＩ−ＶＩＩＩ'線断面図である。

【図９】本発明の第１の実施の形態による半導体装置
の製造方法を示し、図８（Ｃ）に続く工程を示す断面図
である。

【図１０】本発明の第１の実施の形態による半導体装
置の製造方法を示し、図１０（Ａ）は平面図、図１０
（Ｂ）は図１０（Ａ）のａ−ｂ−ｃ−ｄで示される線で
切った構造を示す斜視図である。図９に示す構造を、図
９のａ−ｂ−ｃ−ｄで示される線で切った場合の構造を
示す斜視図であり、蓄積容量用メタルプラグを形成する
ための第２のコンタクト孔を形成する工程を示す斜視図
である。

【図１１】図９に示す構造を、図９のａ−ｂ−ｃ−ｄ
で示される線で切った場合の構造を示す斜視図であり、
蓄積電極用の第２のコンタクト孔内にメタルプラグを形
成した後の状態を示す斜視図である。

【図１２】図１２（Ａ）、（Ｂ）は、第１の実施の形
態の第１変形例による半導体装置の製造方法を示す断面
図である。

【図１３】図１３（Ｃ）、（Ｄ）は、第１変形例によ
る半導体装置の製造方法を示す断面図であり、図１３
（Ｂ）に続く工程を示す。

【図１４】第１の実施の形態の第２変形例による半導
体装置の製造方法を示す図であり、第１の実施の形態の
図１３（Ｄ）に対応する図である。

【図１５】第１の実施の形態の第３変形例による半導
体装置の製造方法を示す図であり、第１の実施の形態の
図１３（Ｄ）に対応する図である。

【図１６】本発明の第２の実施の形態による半導体装
置の製造方法を示し、図１６（Ａ）は平面図であり、図
１６（Ｂ）は図１６（Ａ）のＸＶＩｂ−ＸＶＩｂ'線断
面図である。

【図１７】本発明の第２の実施の形態による半導体装
置の製造方法を示し、図１７（Ａ）は平面図であり、図
１７（Ｂ）は、図１７（Ａ）のＸＶＩＩｂ−ＸＶＩＩ
ｂ'線断面図である。

【図１８】本発明の第２の実施の形態による半導体装
置の製造方法を示し、図１８（Ａ）は平面図であり、図
１８（Ｂ）は図１８（Ａ）のＸＶＩＩＩｂ−ＸＶＩＩＩ
ｂ'線断面図である。

【図１９】本発明の第２の実施の形態による半導体装
置の製造方法を示し、図１９（Ａ）は平面図であり、図
１９（Ｂ）は図１９（Ａ）のＸＩＸｂ−ＸＩＸｂ'線断
面図である。

【図２０】本発明の第２の実施の形態による半導体装
置の製造方法を示す平面図である。

【図２１】一般的な半導体装置の構造を示す平面図で
ある。

【図２２】図２２（Ａ）、（Ｂ）は、一般的な半導体
装置の製造工程を示す断面図であり、図２１のａ−ａ'
線断面図である。

【図２３】図２３（Ｃ）、（Ｄ）は、一般的な半導体
装置の製造工程を示す断面図である。

【図２４】図２４（Ｅ）、（Ｆ）は、一般的な半導体
装置の製造工程を示す断面図である。

【図２５】図２５（Ｇ）は、一般的な半導体装置の製
造工程を示す断面図である。

【図２６】図２６（Ａ）、（Ｂ）は、従来の方法の問
題点を説明するための断面図である。

【図２７】図２７（Ｃ）、（Ｄ）は、図２６（Ｂ）に
続く工程を示す図である。

【図２８】図２８（Ｅ）、（Ｆ）は、図２７（Ｄ）に
続く工程を示す図である。

【符号の説明】

Ｓ半導体基板ＡＲ活性領域ＢＬＣ１ビット線用の第１のコンタクト孔ＢＬＣ２ビット線用の第２のコンタクト孔ＳＣＮ１蓄積電極用の第１のコンタクト孔ＣＨＮ蓄積電極用の第２のコンタクト孔１半導体基板３絶縁領域５ａ、５ｃドレイン領域５ｂソース領域ＷＬワード線ＢＬビット線１５窒化シリコン膜２３ＢＰＳＧ膜（層間絶縁膜）２５ＴＥＯＳ膜（層間絶縁膜）３０窒化シリコン膜ＣＮメタルプラグ４１ＴＥＯＳ膜４５ａ下部電極（上部導電体）６１キャパシタ用絶縁膜６３プレート電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH04 HH19 HH33 JJ19 JJ33 KK01 KK04 MM01 MM05 MM12 MM13 PP06 QQ08 QQ09 QQ10 QQ16 QQ25 QQ37 QQ48 RR04 RR06 RR15 SS04 TT02 TT07 TT08 VV16 XX15 5F083 AD24 AD48 GA25 JA06 JA32 JA38 JA39 JA40 JA43 KA01 KA05 LA21 MA06 MA17 MA19 PR05 PR21 PR29 PR38 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】半導体素子を有する半導体基板と、前記半導体基板上に形成される層間絶縁膜と、前記層間絶縁膜を貫通し、該層間絶縁膜の上面から突出
するプラグと、前記層間絶縁膜上に形成され、前記プラグを囲み、前記
プラグの上面とほぼ面一の部分を有し、前記層間絶縁膜
とは異なるエッチング特性を有するエッチングストッパ
層と、前記プラグ上及び前記エッチングストッパ層の一部上に
形成される上部導電体とを含む半導体装置。
【請求項２】前記エッチングストッパ層の表面に前記
面一の部分に続く凹部が形成され、前記上部導電体は、前記凹部内にも延在する請求項１に
記載の半導体装置。
【請求項３】前記半導体素子は、一対のソース／ドレ
インを有するトランジスタを含み、前記プラグは前記一
対のソース／ドレインの一方に接続され、前記上部導電
体はキャパシタの蓄積電極である請求項１又は２に記載
の半導体装置。
【請求項４】（ａ）半導体基板に半導体素子を形成す
る工程と、（ｂ）前記半導体基板上に層間絶縁膜を形成する工程
と、（ｃ）前記層間絶縁膜内にプラグを形成する工程と、（ｄ）前記プラグをマスクとして前記層間絶縁膜の厚さ
の一部を除去し第１の凹部を形成する工程と、（ｅ）前記第１の凹部内に前記層間絶縁膜とは異なるエ
ッチング特性を有するエッチングストッパ層を形成する
工程と、（ｆ）前記プラグ上を覆い前記エッチングストッパ層上
の一部領域上にも延在する上部導電体を形成する工程と
を含む半導体装置の製造方法。
【請求項５】前記（ｅ）工程は、前記エッチングスト
ッパ層の表面にも前記第１の凹部に沿う第２の凹部が残
るように該エッチングストッパ層を形成する工程を含
み、前記（ｆ）工程は、前記第２の凹部内にも延在するよう
に前記上部導電体を形成する工程を含む請求項４に記載
の半導体装置の製造方法。