JP2002057306A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 キャパシタと同時に形成することができ、高
耐圧のトランジスタを形成することなく容易に絶縁破壊
することができるアンチヒューズを有する半導体装置及
びその製造方法を提供する。 【解決手段】 蓄積電極８０と同一の導電層よりなる下
部電極８１と、下部電極８１上に形成され、キャパシタ
誘電体膜と同一の誘電体膜よりなる誘電体膜８６と、誘
電体膜８６上に形成され、プレート電極８８と同一の導
電層よりなる上部電極８９と、下部電極８１と上部電極
８９とが対向する領域の誘電体膜８６と下部電極８１と
の間又はその近傍に形成された導電膜７８とを有するア
ンチヒューズとを有する。
耐圧のトランジスタを形成することなく容易に絶縁破壊
することができるアンチヒューズを有する半導体装置及
びその製造方法を提供する。 【解決手段】 蓄積電極８０と同一の導電層よりなる下
部電極８１と、下部電極８１上に形成され、キャパシタ
誘電体膜と同一の誘電体膜よりなる誘電体膜８６と、誘
電体膜８６上に形成され、プレート電極８８と同一の導
電層よりなる上部電極８９と、下部電極８１と上部電極
８９とが対向する領域の誘電体膜８６と下部電極８１と
の間又はその近傍に形成された導電膜７８とを有するア
ンチヒューズとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導
体装置及びその製造方法に関する。
技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、１トランジスタ、１キャパ
シタでメモリセルを構成できる半導体記憶装置である。
ＤＲＡＭでは、多数のメモリセルが集積化されている
が、これらのメモリセルのすべてが必ずしも正常に動作
するとは限らない。そこで、不良なメモリセルを、正常
なメモリセルに置き換えることにより、歩留りを向上す
る技術が提案されている。
シタでメモリセルを構成できる半導体記憶装置である。
ＤＲＡＭでは、多数のメモリセルが集積化されている
が、これらのメモリセルのすべてが必ずしも正常に動作
するとは限らない。そこで、不良なメモリセルを、正常
なメモリセルに置き換えることにより、歩留りを向上す
る技術が提案されている。
【０００３】不良なメモリセルを正常なメモリセルに置
き換えるためには、回路の切り換えを行う必要がある。
提案されている半導体装置には、回路を切り換えるため
のアンチヒューズが設けられており、このアンチヒュー
ズを短絡することにより回路の切り換えができる。な
お、一般にヒューズとは回路を開放するものであるが、
ここでいうヒューズは回路を短絡するものであり、アン
チヒューズと呼ばれている。
き換えるためには、回路の切り換えを行う必要がある。
提案されている半導体装置には、回路を切り換えるため
のアンチヒューズが設けられており、このアンチヒュー
ズを短絡することにより回路の切り換えができる。な
お、一般にヒューズとは回路を開放するものであるが、
ここでいうヒューズは回路を短絡するものであり、アン
チヒューズと呼ばれている。
【０００４】回路を切り換えるためのアンチヒューズ
は、メモリセルのキャパシタと同様の構造のキャパシタ
により構成されている。即ち、対向する２つの電極と、
この２つの電極の間に挟まれた誘電体膜とにより、アン
チヒューズが構成されている。２つの電極の間に所定値
以上の電圧を印加すると、誘電体膜が絶縁破壊されて２
つの電極間が短絡され、これにより回路の切り換えが可
能となる。
は、メモリセルのキャパシタと同様の構造のキャパシタ
により構成されている。即ち、対向する２つの電極と、
この２つの電極の間に挟まれた誘電体膜とにより、アン
チヒューズが構成されている。２つの電極の間に所定値
以上の電圧を印加すると、誘電体膜が絶縁破壊されて２
つの電極間が短絡され、これにより回路の切り換えが可
能となる。
【０００５】
【発明が解決しようとする課題】しかしながら、提案さ
れている半導体装置では、アンチヒューズの絶縁破壊を
行うための高耐圧トランジスタを形成しなければなら
ず、半導体装置の小型化、高集積化、低コスト化におけ
る阻害要因となっていた。
れている半導体装置では、アンチヒューズの絶縁破壊を
行うための高耐圧トランジスタを形成しなければなら
ず、半導体装置の小型化、高集積化、低コスト化におけ
る阻害要因となっていた。
【０００６】即ち、メモリセルに用いられるキャパシタ
は、十分な信頼性を確保することが必要なため、通常印
加される電圧によって容易に破壊されないようにするこ
とが必要となる。一方、アンチヒューズにはメモリセル
のキャパシタと同様の構造のキャパシタが用いられてい
るため、メモリセルに通常印加される電圧より十分に高
い電圧を印加しなければ誘電体膜を絶縁破壊することが
できない。アンチヒューズに高い電圧を印加できるよう
にするためには、高耐圧のトランジスタを別途形成しな
ければならず、高耐圧のトランジスタはサイズが大きい
ため、チップサイズの増大を招いていた。半導体装置の
製造コストは、チップサイズとほぼ比例関係にあり、製
造コストの増大を招いていた。また、高耐圧のトランジ
スタを形成するためには、厚いゲート絶縁膜を形成しな
ければならず、このため、製造工程の増大を招いてい
た。また、高耐圧のトランジスタと他のトランジスタと
を電気的に分離するためには、高耐圧の素子分離領域を
形成しなければならず、そのための工程を追加する必要
があり、製造コストの増大を招いていた。
は、十分な信頼性を確保することが必要なため、通常印
加される電圧によって容易に破壊されないようにするこ
とが必要となる。一方、アンチヒューズにはメモリセル
のキャパシタと同様の構造のキャパシタが用いられてい
るため、メモリセルに通常印加される電圧より十分に高
い電圧を印加しなければ誘電体膜を絶縁破壊することが
できない。アンチヒューズに高い電圧を印加できるよう
にするためには、高耐圧のトランジスタを別途形成しな
ければならず、高耐圧のトランジスタはサイズが大きい
ため、チップサイズの増大を招いていた。半導体装置の
製造コストは、チップサイズとほぼ比例関係にあり、製
造コストの増大を招いていた。また、高耐圧のトランジ
スタを形成するためには、厚いゲート絶縁膜を形成しな
ければならず、このため、製造工程の増大を招いてい
た。また、高耐圧のトランジスタと他のトランジスタと
を電気的に分離するためには、高耐圧の素子分離領域を
形成しなければならず、そのための工程を追加する必要
があり、製造コストの増大を招いていた。
【０００７】本発明の目的は、キャパシタの形成と同時
に形成することができ、高耐圧のトランジスタを形成す
ることなく容易に絶縁破壊することができるアンチヒュ
ーズを有する半導体装置及びその製造方法を提供するこ
とにある。
に形成することができ、高耐圧のトランジスタを形成す
ることなく容易に絶縁破壊することができるアンチヒュ
ーズを有する半導体装置及びその製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的は、基板上に形
成された蓄積電極と、前記蓄積電極上に形成された第１
の誘電体膜と、前記第１の誘電体膜上に形成されたプレ
ート電極とを有するキャパシタと、前記基板上に形成さ
れ、前記蓄積電極と同一の導電層よりなる下部電極と、
前記下部電極上に形成され、前記第１の誘電体膜と同一
の誘電体膜よりなる第２の誘電体膜と、前記誘電体膜上
に形成され、前記プレート電極と同一の導電層よりなる
上部電極と、前記下部電極と前記上部電極とが対向する
領域の前記第２の誘電体膜と前記下部電極との間又はそ
の近傍に形成された導電膜とを有するアンチヒューズと
を有し、前記アンチヒューズの絶縁耐圧は、前記キャパ
シタの絶縁耐圧より低いことを特徴とする半導体装置に
よって達成される。
成された蓄積電極と、前記蓄積電極上に形成された第１
の誘電体膜と、前記第１の誘電体膜上に形成されたプレ
ート電極とを有するキャパシタと、前記基板上に形成さ
れ、前記蓄積電極と同一の導電層よりなる下部電極と、
前記下部電極上に形成され、前記第１の誘電体膜と同一
の誘電体膜よりなる第２の誘電体膜と、前記誘電体膜上
に形成され、前記プレート電極と同一の導電層よりなる
上部電極と、前記下部電極と前記上部電極とが対向する
領域の前記第２の誘電体膜と前記下部電極との間又はそ
の近傍に形成された導電膜とを有するアンチヒューズと
を有し、前記アンチヒューズの絶縁耐圧は、前記キャパ
シタの絶縁耐圧より低いことを特徴とする半導体装置に
よって達成される。
【０００９】また、上記目的は、基板上に、蓄積電極
と、前記蓄積電極と同一の導電層よりなり、露出面の少
なくとも一部に前記蓄積電極と異なる導電層よりなる導
電膜が形成された下部電極とを形成する工程と、前記蓄
積電極上及び前記下部電極上に誘電体膜を形成する工程
と、前記誘電体膜上に、前記蓄積電極に対向するプレー
ト電極と、前記下部電極に対向する上部電極とを形成す
る工程とを有し、前記蓄積電極と前記誘電体膜と前記プ
レート電極とを有するキャパシタと、前記下部電極と前
記誘電体膜と前記上部電極とをアンチヒューズを形成す
ることを特徴とする半導体装置の製造方法によっても達
成される。
と、前記蓄積電極と同一の導電層よりなり、露出面の少
なくとも一部に前記蓄積電極と異なる導電層よりなる導
電膜が形成された下部電極とを形成する工程と、前記蓄
積電極上及び前記下部電極上に誘電体膜を形成する工程
と、前記誘電体膜上に、前記蓄積電極に対向するプレー
ト電極と、前記下部電極に対向する上部電極とを形成す
る工程とを有し、前記蓄積電極と前記誘電体膜と前記プ
レート電極とを有するキャパシタと、前記下部電極と前
記誘電体膜と前記上部電極とをアンチヒューズを形成す
ることを特徴とする半導体装置の製造方法によっても達
成される。
【００１０】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法について図１
乃至図７を用いて説明する。図１は本実施形態による半
導体装置の構造を示す断面図及び平面図である。図２乃
至図７は本実施形態による半導体装置の製造方法を示す
工程断面図である。
施形態による半導体装置及びその製造方法について図１
乃至図７を用いて説明する。図１は本実施形態による半
導体装置の構造を示す断面図及び平面図である。図２乃
至図７は本実施形態による半導体装置の製造方法を示す
工程断面図である。
【００１１】はじめに、本実施形態による半導体装置の
構造について図１を用いて説明する。なお、図１（ａ）
は本実施形態による半導体装置の断面図を示すものであ
り、図面右側がヒューズ領域の断面を、図面左側がメモ
リセル領域の断面を示している。また、図１（ｂ）は本
実施形態による半導体装置のメモリセル領域の平面図を
示すものであり、図１（ａ）のメモリセル領域の断面図
は図１（ｂ）のＡ−Ａ′線断面に沿った断面図を表した
ものである。
構造について図１を用いて説明する。なお、図１（ａ）
は本実施形態による半導体装置の断面図を示すものであ
り、図面右側がヒューズ領域の断面を、図面左側がメモ
リセル領域の断面を示している。また、図１（ｂ）は本
実施形態による半導体装置のメモリセル領域の平面図を
示すものであり、図１（ａ）のメモリセル領域の断面図
は図１（ｂ）のＡ−Ａ′線断面に沿った断面図を表した
ものである。
【００１２】シリコン基板１０上には、素子領域を画定
する素子分離膜１２が形成されている。素子領域上に
は、ゲート電極２０とソース／ドレイン拡散層２６、２
８とを有するメモリセルトランジスタと、ゲート電極２
２とソース／ドレイン拡散層３０とを有するヒューズ用
トランジスタとが形成されている。ゲート電極２０は、
図１（ｂ）に示すようにワード線を兼ねる導電膜として
も機能する。
する素子分離膜１２が形成されている。素子領域上に
は、ゲート電極２０とソース／ドレイン拡散層２６、２
８とを有するメモリセルトランジスタと、ゲート電極２
２とソース／ドレイン拡散層３０とを有するヒューズ用
トランジスタとが形成されている。ゲート電極２０は、
図１（ｂ）に示すようにワード線を兼ねる導電膜として
も機能する。
【００１３】メモリセルトランジスタ及びヒューズ用ト
ランジスタが形成されたシリコン基板１０上には、層間
絶縁膜３２、４６が形成されている。層間絶縁膜４６上
には、プラグ４０を介してソース／ドレイン拡散層２６
に接続されたビット線５４が形成されている。
ランジスタが形成されたシリコン基板１０上には、層間
絶縁膜３２、４６が形成されている。層間絶縁膜４６上
には、プラグ４０を介してソース／ドレイン拡散層２６
に接続されたビット線５４が形成されている。
【００１４】ビット線５４は、図１（ｂ）に示すよう
に、ワード線と交わる方向に延在して複数形成されてい
る。ビット線５４が形成された層間絶縁膜４６上には、
層間絶縁膜５８が形成されている。
に、ワード線と交わる方向に延在して複数形成されてい
る。ビット線５４が形成された層間絶縁膜４６上には、
層間絶縁膜５８が形成されている。
【００１５】メモリセル領域の層間絶縁膜５８上には、
密着層７８、プラグ６２及びプラグ４２を介してソース
／ドレイン拡散層２８に接続されたシリンダ状の蓄積電
極８０が形成されている。
密着層７８、プラグ６２及びプラグ４２を介してソース
／ドレイン拡散層２８に接続されたシリンダ状の蓄積電
極８０が形成されている。
【００１６】ヒューズ領域の層間絶縁膜５８上には、密
着層７８、プラグ６３及びプラグ４４を介してソース／
ドレイン拡散層３０に接続されたシリンダ状の下部電極
８１が形成されている。下部電極８１は、蓄積電極８０
と同一の導電膜により構成されている。
着層７８、プラグ６３及びプラグ４４を介してソース／
ドレイン拡散層３０に接続されたシリンダ状の下部電極
８１が形成されている。下部電極８１は、蓄積電極８０
と同一の導電膜により構成されている。
【００１７】層間絶縁膜５８上には、エッチングストッ
パ膜６４、層間絶縁膜６６、エッチングストッパ膜６８
が形成されている。
パ膜６４、層間絶縁膜６６、エッチングストッパ膜６８
が形成されている。
【００１８】蓄積電極８０上には、キャパシタ誘電体膜
８６を介してプレート電極８８が形成されている。
８６を介してプレート電極８８が形成されている。
【００１９】下部電極８１上には、キャパシタ誘電体膜
８６を介して上部電極８９が形成されている。上部電極
８９は、プレート電極８８と同一の導電膜により構成さ
れている。
８６を介して上部電極８９が形成されている。上部電極
８９は、プレート電極８８と同一の導電膜により構成さ
れている。
【００２０】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭが構成されてい
る。
よりなるメモリセルを有するＤＲＡＭが構成されてい
る。
【００２１】本実施形態による半導体装置は、アンチヒ
ューズの下部電極８１と上部電極８９とが対向する領域
において、密着層７８がキャパシタ誘電体膜８６に接触
していることに主な特徴がある。即ち、密着層７８はキ
ャパシタ誘電体膜８６との相性が一般に悪いため、密着
層７８とキャパシタ誘電体膜８６とが接すると、キャパ
シタ誘電体膜８６の絶縁性が劣化する。本実施形態で
は、下部電極８１と上部電極８９とが対向する領域にお
いて、下部電極８１の側面に密着層７８が形成されてい
るので、キャパシタ誘電体膜８６の絶縁性を劣化するこ
とができる。このため、本実施形態によれば、高電圧を
印加することなく容易にアンチヒューズを絶縁破壊する
ことができる。
ューズの下部電極８１と上部電極８９とが対向する領域
において、密着層７８がキャパシタ誘電体膜８６に接触
していることに主な特徴がある。即ち、密着層７８はキ
ャパシタ誘電体膜８６との相性が一般に悪いため、密着
層７８とキャパシタ誘電体膜８６とが接すると、キャパ
シタ誘電体膜８６の絶縁性が劣化する。本実施形態で
は、下部電極８１と上部電極８９とが対向する領域にお
いて、下部電極８１の側面に密着層７８が形成されてい
るので、キャパシタ誘電体膜８６の絶縁性を劣化するこ
とができる。このため、本実施形態によれば、高電圧を
印加することなく容易にアンチヒューズを絶縁破壊する
ことができる。
【００２２】一方、メモリセル領域においては、蓄積電
極８０とプレート電極８８とが対向する領域において、
密着層７８がキャパシタ誘電体膜８６に接触していな
い。密着層７８は間隙の部分においてキャパシタ誘電体
膜８６に接触しているが、この間隙の部分においてはキ
ャパシタ誘電体膜８６の厚さが厚くなっている。このた
め、メモリセルのキャパシタにおいては、キャパシタ誘
電体膜８６の絶縁性は高く確保されている。
極８０とプレート電極８８とが対向する領域において、
密着層７８がキャパシタ誘電体膜８６に接触していな
い。密着層７８は間隙の部分においてキャパシタ誘電体
膜８６に接触しているが、この間隙の部分においてはキ
ャパシタ誘電体膜８６の厚さが厚くなっている。このた
め、メモリセルのキャパシタにおいては、キャパシタ誘
電体膜８６の絶縁性は高く確保されている。
【００２３】このように、本実施形態によれば、アンチ
ヒューズにおけるキャパシタ誘電体膜８６の絶縁性を劣
化させる一方、メモリセルにおけるキャパシタ誘電体膜
８６の絶縁性を高く確保しているので、高電圧を印加す
ることなくアンチヒューズを絶縁破壊することが可能で
ある。本実施形態によれば、高耐圧のトランジスタを形
成することなく、メモリセルトランジスタと同様の小型
のトランジスタを用いてアンチヒューズを破壊すること
ができるので、半導体装置の小型化、高集積化、低コス
ト化に寄与することができる。また、本実施形態によれ
ば、高耐圧のトランジスタのための厚いゲート絶縁膜や
高耐圧の素子分離領域を形成する必要がないので、製造
工程の簡略化を実現することができ、ひいては半導体装
置の低コスト化に寄与することができる。
ヒューズにおけるキャパシタ誘電体膜８６の絶縁性を劣
化させる一方、メモリセルにおけるキャパシタ誘電体膜
８６の絶縁性を高く確保しているので、高電圧を印加す
ることなくアンチヒューズを絶縁破壊することが可能で
ある。本実施形態によれば、高耐圧のトランジスタを形
成することなく、メモリセルトランジスタと同様の小型
のトランジスタを用いてアンチヒューズを破壊すること
ができるので、半導体装置の小型化、高集積化、低コス
ト化に寄与することができる。また、本実施形態によれ
ば、高耐圧のトランジスタのための厚いゲート絶縁膜や
高耐圧の素子分離領域を形成する必要がないので、製造
工程の簡略化を実現することができ、ひいては半導体装
置の低コスト化に寄与することができる。
【００２４】次に、本実施形態による半導体装置の製造
方法について図２乃至図７を用いて説明する。なお、図
２及び図４乃至図７において、各図右側はヒューズ領域
の工程断面図を表し、各図左側は図１（ｂ）のＡ−Ａ′
線断面における工程断面図を表している。また、図３
は、図１（ｂ）のＢ−Ｂ′線断面における工程断面図を
表している。
方法について図２乃至図７を用いて説明する。なお、図
２及び図４乃至図７において、各図右側はヒューズ領域
の工程断面図を表し、各図左側は図１（ｂ）のＡ−Ａ′
線断面における工程断面図を表している。また、図３
は、図１（ｂ）のＢ−Ｂ′線断面における工程断面図を
表している。
【００２５】まず、半導体基板１０の主表面上に、例え
ばＳＴＩ（Shallow Trench Isolation）法により素子分
離膜１２を形成する。
ばＳＴＩ（Shallow Trench Isolation）法により素子分
離膜１２を形成する。
【００２６】次に、素子分離膜１２により画定された複
数の素子領域上に、例えば熱酸化法により、シリコン酸
化膜よりなるゲート絶縁膜１４、１６を形成する。な
お、ゲート絶縁膜１４はメモリセルトランジスタのゲー
ト絶縁膜であり、ゲート絶縁膜１６はヒューズ用トラン
ジスタのゲート絶縁膜であるものとする。
数の素子領域上に、例えば熱酸化法により、シリコン酸
化膜よりなるゲート絶縁膜１４、１６を形成する。な
お、ゲート絶縁膜１４はメモリセルトランジスタのゲー
ト絶縁膜であり、ゲート絶縁膜１６はヒューズ用トラン
ジスタのゲート絶縁膜であるものとする。
【００２７】次に、全面に、例えばＣＶＤ法により、例
えば多結晶シリコン膜とシリコン窒化膜とを順次堆積し
た後、この積層膜をパターニングし、上面がシリコン窒
化膜１８により覆われた多結晶シリコン膜よりなるゲー
ト電極２０、２２を形成する。ここで、ゲート電極２０
はメモリセルトランジスタのゲート電極であり、ゲート
電極２２はヒューズ用トランジスタのゲート電極である
ものとする。なお、ゲート電極２０、２２は、多結晶シ
リコン膜に限られるものではなく、ポリサイド構造、ポ
リメタル構造、或いは、金属膜等を適用してもよい。
えば多結晶シリコン膜とシリコン窒化膜とを順次堆積し
た後、この積層膜をパターニングし、上面がシリコン窒
化膜１８により覆われた多結晶シリコン膜よりなるゲー
ト電極２０、２２を形成する。ここで、ゲート電極２０
はメモリセルトランジスタのゲート電極であり、ゲート
電極２２はヒューズ用トランジスタのゲート電極である
ものとする。なお、ゲート電極２０、２２は、多結晶シ
リコン膜に限られるものではなく、ポリサイド構造、ポ
リメタル構造、或いは、金属膜等を適用してもよい。
【００２８】次に、ゲート電極２０、２２をマスクとし
てイオン注入を行い、ゲート電極２０の両側のシリコン
基板１０中にソース／ドレイン拡散層２６、２８を形成
し、ゲート電極２２の両側のシリコン基板１０中にＬＤ
Ｄ領域或いはエクステンション領域を形成する。
てイオン注入を行い、ゲート電極２０の両側のシリコン
基板１０中にソース／ドレイン拡散層２６、２８を形成
し、ゲート電極２２の両側のシリコン基板１０中にＬＤ
Ｄ領域或いはエクステンション領域を形成する。
【００２９】次に、全面に、例えばＣＶＤ法により、例
えばシリコン窒化膜を堆積した後にエッチバックし、ゲ
ート電極２０、２２及びシリコン窒化膜１８の側壁にシ
リコン窒化膜よりなるサイドウォール絶縁膜２４を形成
する。
えばシリコン窒化膜を堆積した後にエッチバックし、ゲ
ート電極２０、２２及びシリコン窒化膜１８の側壁にシ
リコン窒化膜よりなるサイドウォール絶縁膜２４を形成
する。
【００３０】次に、ゲート電極２２及びサイドウォール
絶縁膜２４をマスクとしてイオン注入を行い、ゲート電
極２２の両側のシリコン基板１０中に、ソース／ドレイ
ン拡散層３０を形成する。
絶縁膜２４をマスクとしてイオン注入を行い、ゲート電
極２２の両側のシリコン基板１０中に、ソース／ドレイ
ン拡散層３０を形成する。
【００３１】こうして、メモリセル領域に、ゲート電極
２０と、その両側のシリコン基板１０中に形成されたソ
ース／ドレイン拡散層２６、２８とを有するメモリセル
トランジスタを形成し、ヒューズ領域に、ゲート電極２
２と、その両側のシリコン基板１０中に形成されたソー
ス／ドレイン拡散層３０とを有するヒューズ用トランジ
スタを形成する（図２（ａ）、図３（ａ）参照）。
２０と、その両側のシリコン基板１０中に形成されたソ
ース／ドレイン拡散層２６、２８とを有するメモリセル
トランジスタを形成し、ヒューズ領域に、ゲート電極２
２と、その両側のシリコン基板１０中に形成されたソー
ス／ドレイン拡散層３０とを有するヒューズ用トランジ
スタを形成する（図２（ａ）、図３（ａ）参照）。
【００３２】次に、全面に、例えばＣＶＤ法により例え
ばシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的
研磨：Chemical Mechanical Polishing）法あるいはエ
ッチバック法等によりシリコン窒化膜１８が露出するま
でその表面を研磨し、表面が平坦化されたシリコン酸化
膜よりなる層間絶縁膜３２を形成する。
ばシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的
研磨：Chemical Mechanical Polishing）法あるいはエ
ッチバック法等によりシリコン窒化膜１８が露出するま
でその表面を研磨し、表面が平坦化されたシリコン酸化
膜よりなる層間絶縁膜３２を形成する。
【００３３】次に、通常のリソグラフィー技術及びエッ
チング技術により、層間絶縁膜３２に、ソース／ドレイ
ン拡散層２６に達するスルーホール３４と、ソース／ド
レイン拡散層２８に達するコンタクトホール３６と、ソ
ース／ドレイン拡散層３０に達するスルーホール３８と
を、ゲート電極２０、２２及びサイドウォール絶縁膜２
４に対して自己整合的に形成する（図２（ｂ）、図３
（ｂ）参照）。
チング技術により、層間絶縁膜３２に、ソース／ドレイ
ン拡散層２６に達するスルーホール３４と、ソース／ド
レイン拡散層２８に達するコンタクトホール３６と、ソ
ース／ドレイン拡散層３０に達するスルーホール３８と
を、ゲート電極２０、２２及びサイドウォール絶縁膜２
４に対して自己整合的に形成する（図２（ｂ）、図３
（ｂ）参照）。
【００３４】次に、層間絶縁膜３２に開口されたコンタ
クトホール３４、３６、３８内に、プラグ４０、４２、
４４をそれぞれ埋め込む（図２（ｃ）、図３（ｃ）参
照）。例えば、ＣＶＤ法により多結晶シリコン膜を堆積
してエッチバックすることによりコンタクトホール３
４、３６、３８内のみに多結晶シリコン膜を残存させた
後、イオン注入法により多結晶シリコン膜にドーピング
して低抵抗化し、ドープトポリシリコンよりなるプラグ
４０、４２、４４を形成する。なお、イオン注入法を用
いずに、初めからドープトポリシリコンを形成してもよ
い。
クトホール３４、３６、３８内に、プラグ４０、４２、
４４をそれぞれ埋め込む（図２（ｃ）、図３（ｃ）参
照）。例えば、ＣＶＤ法により多結晶シリコン膜を堆積
してエッチバックすることによりコンタクトホール３
４、３６、３８内のみに多結晶シリコン膜を残存させた
後、イオン注入法により多結晶シリコン膜にドーピング
して低抵抗化し、ドープトポリシリコンよりなるプラグ
４０、４２、４４を形成する。なお、イオン注入法を用
いずに、初めからドープトポリシリコンを形成してもよ
い。
【００３５】次に、全面に、例えばＣＶＤ法により、例
えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、
シリコン酸化膜よりなる層間絶縁膜４６を形成する。
えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、
シリコン酸化膜よりなる層間絶縁膜４６を形成する。
【００３６】次に、通常のリソグラフィー技術及びエッ
チング技術により、プラグ４０に達するコンタクトホー
ル４８を層間絶縁膜４６に形成する（図２（ｄ）、図３
（ｄ）参照）。なお、図２（ｄ）に示す断面にはプラグ
４０に達するコンタクトホールは現れないが、他の構成
要素との位置関係を明確にするため、以降の図面におい
て破線で表すこととする。
チング技術により、プラグ４０に達するコンタクトホー
ル４８を層間絶縁膜４６に形成する（図２（ｄ）、図３
（ｄ）参照）。なお、図２（ｄ）に示す断面にはプラグ
４０に達するコンタクトホールは現れないが、他の構成
要素との位置関係を明確にするため、以降の図面におい
て破線で表すこととする。
【００３７】次に、全面に、例えばＣＶＤ法によりＴｉ
Ｎ（窒化チタン）膜とＷ（タングステン）膜とシリコン
窒化膜とを順次堆積してパターニングし、上面がシリコ
ン窒化膜５２により覆われプラグ４０を介してソース／
ドレイン拡散層２６に接続されたビット線５４を形成す
る（図２（ｅ）、図３（ｅ）参照）。なお、図３（ｅ）
に示す断面にはビット線５４は現れないが、他の構成要
素との位置関係を明確にするため、以降の図面において
破線で表すこととする。
Ｎ（窒化チタン）膜とＷ（タングステン）膜とシリコン
窒化膜とを順次堆積してパターニングし、上面がシリコ
ン窒化膜５２により覆われプラグ４０を介してソース／
ドレイン拡散層２６に接続されたビット線５４を形成す
る（図２（ｅ）、図３（ｅ）参照）。なお、図３（ｅ）
に示す断面にはビット線５４は現れないが、他の構成要
素との位置関係を明確にするため、以降の図面において
破線で表すこととする。
【００３８】次に、全面に例えばＣＶＤ法によりシリコ
ン窒化膜を堆積した後にエッチバックし、ビット線５４
及びシリコン窒化膜５２の側壁にサイドウォール絶縁膜
（図示せず）を形成する。
ン窒化膜を堆積した後にエッチバックし、ビット線５４
及びシリコン窒化膜５２の側壁にサイドウォール絶縁膜
（図示せず）を形成する。
【００３９】次に、全面に、例えばＣＶＤ法により、例
えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ
法によりシリコン窒化膜５２が露出するまでその表面を
研磨し、表面が平坦化されたシリコン酸化膜よりなる層
間絶縁膜５８を形成する。
えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ
法によりシリコン窒化膜５２が露出するまでその表面を
研磨し、表面が平坦化されたシリコン酸化膜よりなる層
間絶縁膜５８を形成する。
【００４０】次に、通常のリソグラフィー技術及びエッ
チング技術により、プラグ４２、４４に達するコンタク
トホール６０、６１を層間絶縁膜５８、４６に形成する
（図４（ａ）参照）。コンタクトホール６０は、ビット
線５４上に形成されたシリコン窒化膜５２及びビット線
５４の側壁に形成されたサイドウォール絶縁膜（図示せ
ず）に対して自己整合的に開口することができる。
チング技術により、プラグ４２、４４に達するコンタク
トホール６０、６１を層間絶縁膜５８、４６に形成する
（図４（ａ）参照）。コンタクトホール６０は、ビット
線５４上に形成されたシリコン窒化膜５２及びビット線
５４の側壁に形成されたサイドウォール絶縁膜（図示せ
ず）に対して自己整合的に開口することができる。
【００４１】次に、層間絶縁膜４６、５８に開口された
コンタクトホール６０、６１内に、プラグ６２、６３を
埋め込む（図４（ｂ）参照）。例えば、ＣＶＤ法によ
り、例えばＴｉ（チタン）膜とＴｉＮ膜とＷ膜とを順次
堆積した後、ＣＭＰ法或いはエッチバック法によってコ
ンタクトホール６０、６１内にＷ膜、ＴｉＮ膜及びＴｉ
膜を残存させることにより、プラグ６２、６３を形成す
る。
コンタクトホール６０、６１内に、プラグ６２、６３を
埋め込む（図４（ｂ）参照）。例えば、ＣＶＤ法によ
り、例えばＴｉ（チタン）膜とＴｉＮ膜とＷ膜とを順次
堆積した後、ＣＭＰ法或いはエッチバック法によってコ
ンタクトホール６０、６１内にＷ膜、ＴｉＮ膜及びＴｉ
膜を残存させることにより、プラグ６２、６３を形成す
る。
【００４２】次に、層間絶縁膜５８上に、例えばＣＶＤ
法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を
堆積し、シリコン窒化膜よりなるエッチングストッパ膜
６４を形成する。
法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を
堆積し、シリコン窒化膜よりなるエッチングストッパ膜
６４を形成する。
【００４３】次に、エッチングストッパ膜６４上に、例
えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン
酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６
６を形成する。
えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン
酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６
６を形成する。
【００４４】次に、層間絶縁膜６６上に、例えばＣＶＤ
法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を
形成し、シリコン窒化膜よりなるエッチングストッパ膜
６８を形成する。
法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を
形成し、シリコン窒化膜よりなるエッチングストッパ膜
６８を形成する。
【００４５】次に、エッチングストッパ膜６８上に、例
えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン
酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７
０を形成する。
えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン
酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７
０を形成する。
【００４６】次に、層間絶縁膜７０上に、例えばＣＶＤ
法により、例えば膜厚５０ｎｍのアモルファスシリコン
膜を堆積し、アモルファスシリコン膜よりなるハードマ
スク７２を形成する（図４（ｃ）参照）。
法により、例えば膜厚５０ｎｍのアモルファスシリコン
膜を堆積し、アモルファスシリコン膜よりなるハードマ
スク７２を形成する（図４（ｃ）参照）。
【００４７】なお、ハードマスク７２は厚い層間絶縁膜
７０をエッチングする際にフォトレジスト膜だけでは十
分なマスク性を得られない場合を考慮したものであり、
フォトレジスト膜に十分な耐性があるときには必ずしも
形成する必要はない。また、エッチングストッパ膜６４
及び層間絶縁膜６６は、後工程でメモリセル領域の層間
絶縁膜７０を選択的に除去する際に、蓄積電極８０や下
部電極８１が剥がれたり、倒れたりするのを防止するた
めのものである。したがって、蓄積電極８０や下部電極
８１が剥がれる虞がない場合には、エッチングストッパ
膜６４及び層間絶縁膜６６を形成せずに、層間絶縁膜５
８上に直にエッチングストッパ膜６８、層間絶縁膜７０
及びハードマスク７２を堆積してもよい。
７０をエッチングする際にフォトレジスト膜だけでは十
分なマスク性を得られない場合を考慮したものであり、
フォトレジスト膜に十分な耐性があるときには必ずしも
形成する必要はない。また、エッチングストッパ膜６４
及び層間絶縁膜６６は、後工程でメモリセル領域の層間
絶縁膜７０を選択的に除去する際に、蓄積電極８０や下
部電極８１が剥がれたり、倒れたりするのを防止するた
めのものである。したがって、蓄積電極８０や下部電極
８１が剥がれる虞がない場合には、エッチングストッパ
膜６４及び層間絶縁膜６６を形成せずに、層間絶縁膜５
８上に直にエッチングストッパ膜６８、層間絶縁膜７０
及びハードマスク７２を堆積してもよい。
【００４８】次に、通常のリソグラフィー技術及びエッ
チング技術により、ハードマスク７２をパターニングす
る。この後、ハードマスク７２をマスクとして、層間絶
縁膜７０、エッチングストッパ膜６８、層間絶縁膜６
６、エッチングストッパ膜６４を異方性エッチングし、
プラグ６２、６３に達する開口部７４、７５を形成す
る。開口部７４は、蓄積電極８０の形成予定領域に開口
され、開口部７５は、下部電極８１の形成予定領域に開
口される（図５（ａ）参照）。
チング技術により、ハードマスク７２をパターニングす
る。この後、ハードマスク７２をマスクとして、層間絶
縁膜７０、エッチングストッパ膜６８、層間絶縁膜６
６、エッチングストッパ膜６４を異方性エッチングし、
プラグ６２、６３に達する開口部７４、７５を形成す
る。開口部７４は、蓄積電極８０の形成予定領域に開口
され、開口部７５は、下部電極８１の形成予定領域に開
口される（図５（ａ）参照）。
【００４９】次に、全面に、例えばＣＶＤ法により、例
えば膜厚５〜１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎ
ｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は、蓄積電極８
０及び下部電極８１となる膜である。また、ＴｉＮ膜
は、蓄積電極８０とプラグ６２との間、下部電極８１と
プラグ６３との間、並びに、蓄積電極８０とエッチング
ストッパ膜６４、６８及び層間絶縁膜６６との間の密着
性を高めるための密着層７８となるものである。
えば膜厚５〜１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎ
ｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は、蓄積電極８
０及び下部電極８１となる膜である。また、ＴｉＮ膜
は、蓄積電極８０とプラグ６２との間、下部電極８１と
プラグ６３との間、並びに、蓄積電極８０とエッチング
ストッパ膜６４、６８及び層間絶縁膜６６との間の密着
性を高めるための密着層７８となるものである。
【００５０】なお、蓄積電極８０を構成するための導電
膜は、後に形成するキャパシタ誘電体膜８６との相性に
応じて適宜選択する。例えば、キャパシタ誘電体膜８６
としてＴａ2Ｏ5のような誘電体膜を用いる場合には、プ
レート電極６２としてＲｕ（ルテニウム）、ＲｕＯｘ
（酸化ルテニウム）、Ｗ（タングステン）、ＷＮ（窒化
タングステン）などを用いることができる。また、キャ
パシタ誘電体８６としてＢＳＴ（ＢａＳｒＴｉＯｘ）や
ＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合に
は、プレート電極６２としてはＰｔ（プラチナ）、Ｒ
ｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ3）などを用い
ることができる。また、キャパシタ誘電体膜８６として
ＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場
合には、プレート電極６２としてドープトポリシリコン
などを用いることができる。更に、キャパシタ誘電体膜
８６としてＰＺＴのような誘電体膜を用いる場合には、
プレート電極６２としてＰｔやＩｒＯｘ（酸化イリジウ
ム）などを用いることができる。その他、ＴｉＯｘ（酸
化チタン）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（窒化
酸化シリコン）、Ａｌ2Ｏ3（アルミナ）、ＳＢＴ（Ｓｒ
ＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これ
ら誘電体膜との相性に応じて適宜選択すればよい。
膜は、後に形成するキャパシタ誘電体膜８６との相性に
応じて適宜選択する。例えば、キャパシタ誘電体膜８６
としてＴａ2Ｏ5のような誘電体膜を用いる場合には、プ
レート電極６２としてＲｕ（ルテニウム）、ＲｕＯｘ
（酸化ルテニウム）、Ｗ（タングステン）、ＷＮ（窒化
タングステン）などを用いることができる。また、キャ
パシタ誘電体８６としてＢＳＴ（ＢａＳｒＴｉＯｘ）や
ＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合に
は、プレート電極６２としてはＰｔ（プラチナ）、Ｒ
ｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ3）などを用い
ることができる。また、キャパシタ誘電体膜８６として
ＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場
合には、プレート電極６２としてドープトポリシリコン
などを用いることができる。更に、キャパシタ誘電体膜
８６としてＰＺＴのような誘電体膜を用いる場合には、
プレート電極６２としてＰｔやＩｒＯｘ（酸化イリジウ
ム）などを用いることができる。その他、ＴｉＯｘ（酸
化チタン）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（窒化
酸化シリコン）、Ａｌ2Ｏ3（アルミナ）、ＳＢＴ（Ｓｒ
ＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これ
ら誘電体膜との相性に応じて適宜選択すればよい。
【００５１】また、密着層７８を構成するための導電膜
は蓄積電極８０とプラグ６２或いは蓄積電極８０とエッ
チングストッパ膜６４、６８及び層間絶縁膜６６との間
の密着性に優れた材料とする。例えば、蓄積電極８０と
してＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｗ（タン
グステン）、ＳＲＯ（ＳｒＲｕＯ3）などを用いる場合
には、密着層７８としてＴｉＮ（窒化チタン）やＷＮ
（窒化タングステン）などを用いることができる。本実
施形態では、蓄積電極８０としてＲｕ膜を想定し、密着
層７８をＴｉＮ膜により構成するものとする。
は蓄積電極８０とプラグ６２或いは蓄積電極８０とエッ
チングストッパ膜６４、６８及び層間絶縁膜６６との間
の密着性に優れた材料とする。例えば、蓄積電極８０と
してＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｗ（タン
グステン）、ＳＲＯ（ＳｒＲｕＯ3）などを用いる場合
には、密着層７８としてＴｉＮ（窒化チタン）やＷＮ
（窒化タングステン）などを用いることができる。本実
施形態では、蓄積電極８０としてＲｕ膜を想定し、密着
層７８をＴｉＮ膜により構成するものとする。
【００５２】次に、全面に、例えばスピンコート法によ
り、例えばＳＯＧ膜を堆積する。ＳＯＧ膜は、後工程で
研磨により蓄積電極８０及び密着層７８を形成する際に
蓄積電極の内側の領域を保護する内側保護膜として機能
するものであり、ＳＯＧ膜の代わりに例えばフォトレジ
スト膜を適用してもよい。
り、例えばＳＯＧ膜を堆積する。ＳＯＧ膜は、後工程で
研磨により蓄積電極８０及び密着層７８を形成する際に
蓄積電極の内側の領域を保護する内側保護膜として機能
するものであり、ＳＯＧ膜の代わりに例えばフォトレジ
スト膜を適用してもよい。
【００５３】次に、例えばＣＭＰ法により、層間絶縁膜
７０が表面に露出するまで、ＳＯＧ膜、Ｒｕ膜、ＴｉＮ
膜、及び、ハードマスク７２を平坦に除去する。これに
より、開口部７４内に形成されたＴｉＮ膜よりなる密着
層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄
積電極８０と、密着層７８及び蓄積電極８０が形成され
た開口部７４内に埋め込まれたＳＯＧ膜よりなる内側保
護膜８２とを形成する。また、開口部７５内に形成され
たＴｉＮ膜よりなる密着層７８と、開口部７５内に形成
されたＲｕ膜よりなる下部電極８１と、密着層７８及び
下部電極８１が形成された開口部７５内に埋め込まれた
ＳＯＧ膜よりなる内側保護膜８２とを形成する（図５
（ｂ）参照）。
７０が表面に露出するまで、ＳＯＧ膜、Ｒｕ膜、ＴｉＮ
膜、及び、ハードマスク７２を平坦に除去する。これに
より、開口部７４内に形成されたＴｉＮ膜よりなる密着
層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄
積電極８０と、密着層７８及び蓄積電極８０が形成され
た開口部７４内に埋め込まれたＳＯＧ膜よりなる内側保
護膜８２とを形成する。また、開口部７５内に形成され
たＴｉＮ膜よりなる密着層７８と、開口部７５内に形成
されたＲｕ膜よりなる下部電極８１と、密着層７８及び
下部電極８１が形成された開口部７５内に埋め込まれた
ＳＯＧ膜よりなる内側保護膜８２とを形成する（図５
（ｂ）参照）。
【００５４】次に、例えば弗酸水溶液を用いたウェット
エッチングにより、エッチングストッパ膜６８をストッ
パとして、メモリセル領域の層間絶縁膜７０及び内側保
護膜８２をエッチングする。ＳＯＧ膜よりなる内側保護
膜８２はＣＶＤ法により堆積したシリコン酸化膜等と比
較してエッチングレートが高いため、層間絶縁膜７０の
エッチングと同時に完全に除去される（図６（ａ）参
照）。
エッチングにより、エッチングストッパ膜６８をストッ
パとして、メモリセル領域の層間絶縁膜７０及び内側保
護膜８２をエッチングする。ＳＯＧ膜よりなる内側保護
膜８２はＣＶＤ法により堆積したシリコン酸化膜等と比
較してエッチングレートが高いため、層間絶縁膜７０の
エッチングと同時に完全に除去される（図６（ａ）参
照）。
【００５５】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングし、こ
れにより、メモリセル領域を開口し、ヒューズ領域を覆
うフォトレジストマスク８４を形成する。
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングし、こ
れにより、メモリセル領域を開口し、ヒューズ領域を覆
うフォトレジストマスク８４を形成する。
【００５６】次に、密着層７８を、例えば硫酸と過酸化
水素とを含む水溶液により、フォトレジストマスク８
４、蓄積電極８０、エッチングストッパ膜６８、及び層
間絶縁膜６６に対して選択的にエッチングする。このエ
ッチングは、密着層７８と後に形成するキャパシタ誘電
体膜８６との相性が悪いためであり、少なくとも、エッ
チングストッパ膜６８及び層間絶縁膜６６と蓄積電極８
０との間に間隙が形成されるまで密着層７８をエッチン
グする。なお、密着層とキャパシタ誘電体膜との相性に
よるキャパシタ特性の劣化を防止する技術に関しては、
本出願人による特願平１０−３１５３７０号明細書に詳
述されている（図６（ｂ）参照）。
水素とを含む水溶液により、フォトレジストマスク８
４、蓄積電極８０、エッチングストッパ膜６８、及び層
間絶縁膜６６に対して選択的にエッチングする。このエ
ッチングは、密着層７８と後に形成するキャパシタ誘電
体膜８６との相性が悪いためであり、少なくとも、エッ
チングストッパ膜６８及び層間絶縁膜６６と蓄積電極８
０との間に間隙が形成されるまで密着層７８をエッチン
グする。なお、密着層とキャパシタ誘電体膜との相性に
よるキャパシタ特性の劣化を防止する技術に関しては、
本出願人による特願平１０−３１５３７０号明細書に詳
述されている（図６（ｂ）参照）。
【００５７】次に、全面に、例えばＣＶＤ法により、例
えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を
堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電
体膜８６を形成する。間隙の部分では、キャパシタ誘電
体膜８６と密着層７８とが接触することとなるが、間隙
の部分ではキャパシタ誘電体膜８６が厚くなっているた
め、キャパシタ誘電体膜８６と密着層７８との相性が悪
い場合であっても、大きなリーク電流が生じることはな
い。一方、アンチヒューズの下部電極８１の側面では、
下部電極８１とキャパシタ誘電体膜８６との間に密着層
７８が形成されているので、キャパシタ誘電体膜８６の
絶縁性が劣化する。このため、高耐圧のトランジスタを
用いることなく、アンチヒューズを絶縁破壊することが
可能となる（図７（ａ）参照）。
えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を
堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電
体膜８６を形成する。間隙の部分では、キャパシタ誘電
体膜８６と密着層７８とが接触することとなるが、間隙
の部分ではキャパシタ誘電体膜８６が厚くなっているた
め、キャパシタ誘電体膜８６と密着層７８との相性が悪
い場合であっても、大きなリーク電流が生じることはな
い。一方、アンチヒューズの下部電極８１の側面では、
下部電極８１とキャパシタ誘電体膜８６との間に密着層
７８が形成されているので、キャパシタ誘電体膜８６の
絶縁性が劣化する。このため、高耐圧のトランジスタを
用いることなく、アンチヒューズを絶縁破壊することが
可能となる（図７（ａ）参照）。
【００５８】次に、全面に、例えばＣＶＤ法により、例
えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常
のリソグラフィー技術及びエッチング技術によりこのＲ
ｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極８
８及び上部電極８９を形成する（図７（ｂ）参照）。な
お、プレート電極８８や上部電極８９を構成する材料
は、蓄積電極８０や下部電極８１と同様に、キャパシタ
誘電体膜８６との相性に応じて適宜選択する。
えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常
のリソグラフィー技術及びエッチング技術によりこのＲ
ｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極８
８及び上部電極８９を形成する（図７（ｂ）参照）。な
お、プレート電極８８や上部電極８９を構成する材料
は、蓄積電極８０や下部電極８１と同様に、キャパシタ
誘電体膜８６との相性に応じて適宜選択する。
【００５９】こうして、１トランジスタ、１キャパシタ
よりなるＤＲＡＭを製造することができる。
よりなるＤＲＡＭを製造することができる。
【００６０】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図８乃至図９を用い
て説明する。図８は、本実施形態による半導体装置を示
す断面図である。図９は、本実施形態による半導体装置
の製造方法を示す工程断面図である。図１乃至図７に示
す第１実施形態による半導体装置及びその製造方法と同
一の構成要素には、同一の符号を付して説明を省略また
は簡潔にする。
よる半導体装置及びその製造方法を図８乃至図９を用い
て説明する。図８は、本実施形態による半導体装置を示
す断面図である。図９は、本実施形態による半導体装置
の製造方法を示す工程断面図である。図１乃至図７に示
す第１実施形態による半導体装置及びその製造方法と同
一の構成要素には、同一の符号を付して説明を省略また
は簡潔にする。
【００６１】はじめに、本実施形態による半導体装置の
構造について図８用いて説明する。
構造について図８用いて説明する。
【００６２】図８に示すように、本実施形態による半導
体装置は、基本的な構造は図１に示す第１実施形態によ
る半導体装置と同様である。
体装置は、基本的な構造は図１に示す第１実施形態によ
る半導体装置と同様である。
【００６３】本実施形態による半導体装置は、メモリセ
ル領域を除く領域に、蓄積電極８０の高さとほぼ等しい
高さの層間絶縁膜７０が形成されており、これにより、
メモリセル領域とその他の領域との間のグローバル段差
が緩和されていることに主な特徴がある。本実施形態に
よれば、メモリセル領域とその他の領域とのグローバル
段差が緩和されているので、層間絶縁膜７０上に配線層
を形成する場合においても、微細なリソグラフィーが容
易となり、また、配線の信頼性をも高めることができ
る。
ル領域を除く領域に、蓄積電極８０の高さとほぼ等しい
高さの層間絶縁膜７０が形成されており、これにより、
メモリセル領域とその他の領域との間のグローバル段差
が緩和されていることに主な特徴がある。本実施形態に
よれば、メモリセル領域とその他の領域とのグローバル
段差が緩和されているので、層間絶縁膜７０上に配線層
を形成する場合においても、微細なリソグラフィーが容
易となり、また、配線の信頼性をも高めることができ
る。
【００６４】本実施形態による半導体装置では、アンチ
ヒューズの下部電極８１の上部において、密着層７８と
キャパシタ誘電体膜８６とが接触し、この部分でキャパ
シタ誘電体膜８６の絶縁性が劣化するようになってい
る。従って、本実施形態によっても、第１実施形態によ
る半導体装置と同様に、高電圧を印加することなくアン
チヒューズを絶縁破壊することができる。
ヒューズの下部電極８１の上部において、密着層７８と
キャパシタ誘電体膜８６とが接触し、この部分でキャパ
シタ誘電体膜８６の絶縁性が劣化するようになってい
る。従って、本実施形態によっても、第１実施形態によ
る半導体装置と同様に、高電圧を印加することなくアン
チヒューズを絶縁破壊することができる。
【００６５】次に、本実施形態による半導体装置の製造
方法について図９を用いて説明する。
方法について図９を用いて説明する。
【００６６】まず、図２（ａ）乃至図５（ｂ）に示す第
１実施形態による半導体装置の製造方法と同様にして、
開口部７４内に形成されたＴｉＮ膜よりなる密着層７８
と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極
８０と、密着層７８及び蓄積電極８０が形成された開口
部７４内に埋め込まれた内側保護膜８２とを形成する。
また、開口部７５内に形成されたＴｉＮ膜よりなる密着
層７８と、開口部７５内に形成されたＲｕ膜よりなる下
部電極８１と、密着層７８及び下部電極８１が形成され
た開口部７５内に埋め込まれたＳＯＧ膜よりなる内側保
護膜８２とを形成する。
１実施形態による半導体装置の製造方法と同様にして、
開口部７４内に形成されたＴｉＮ膜よりなる密着層７８
と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極
８０と、密着層７８及び蓄積電極８０が形成された開口
部７４内に埋め込まれた内側保護膜８２とを形成する。
また、開口部７５内に形成されたＴｉＮ膜よりなる密着
層７８と、開口部７５内に形成されたＲｕ膜よりなる下
部電極８１と、密着層７８及び下部電極８１が形成され
た開口部７５内に埋め込まれたＳＯＧ膜よりなる内側保
護膜８２とを形成する。
【００６７】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングし、こ
れにより、メモリセル領域を開口し、ヒューズ領域を覆
うフォトレジストマスク９１を形成する。
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングし、こ
れにより、メモリセル領域を開口し、ヒューズ領域を覆
うフォトレジストマスク９１を形成する。
【００６８】次に、例えば弗酸水溶液を用いたウェット
エッチングにより、エッチングストッパ膜６８をストッ
パとして、メモリセル領域の層間絶縁膜７０及び内側保
護膜８２をエッチングする。なお、ここでドライエッチ
ングを用いてもよいが、ウエットエッチングのように若
干等方性のあるエッチングを行った方が、逆テーパの部
分に層間絶縁膜７０や内側保護膜８２の残渣が残るのを
防止することができる（図９（ａ）参照）。
エッチングにより、エッチングストッパ膜６８をストッ
パとして、メモリセル領域の層間絶縁膜７０及び内側保
護膜８２をエッチングする。なお、ここでドライエッチ
ングを用いてもよいが、ウエットエッチングのように若
干等方性のあるエッチングを行った方が、逆テーパの部
分に層間絶縁膜７０や内側保護膜８２の残渣が残るのを
防止することができる（図９（ａ）参照）。
【００６９】次に、密着層７８を、例えば硫酸と過酸化
水素とを含む水溶液により、フォトレジストマスク９
１、蓄積電極８０、エッチングストッパ膜６８、及び層
間絶縁膜６６に対して選択的にエッチングする。この
際、第１実施形態と同様に、少なくとも、エッチングス
トッパ膜６８及び層間絶縁膜６６と蓄積電極８０との間
に間隙が形成されるまで密着層７８をエッチングする
（図９（ｂ）参照）。
水素とを含む水溶液により、フォトレジストマスク９
１、蓄積電極８０、エッチングストッパ膜６８、及び層
間絶縁膜６６に対して選択的にエッチングする。この
際、第１実施形態と同様に、少なくとも、エッチングス
トッパ膜６８及び層間絶縁膜６６と蓄積電極８０との間
に間隙が形成されるまで密着層７８をエッチングする
（図９（ｂ）参照）。
【００７０】この後の半導体装置の製造方法は、図７
（ａ）及び図７（ｂ）に示す第１実施形態による半導体
装置の製造方法と同様であるので、説明を省略する。
（ａ）及び図７（ｂ）に示す第１実施形態による半導体
装置の製造方法と同様であるので、説明を省略する。
【００７１】こうして、１トランジスタ、１キャパシタ
よりなるＤＲＡＭを製造することができる。
よりなるＤＲＡＭを製造することができる。
【００７２】（変形例）次に、本実施形態の変形例によ
る半導体装置及びその製造方法を図１０及び図１１を用
いて説明する。図１０は、本変形例による半導体装置を
示す断面図である。図１１は、本変形例による半導体装
置の製造方法を示す工程断面図である。
る半導体装置及びその製造方法を図１０及び図１１を用
いて説明する。図１０は、本変形例による半導体装置を
示す断面図である。図１１は、本変形例による半導体装
置の製造方法を示す工程断面図である。
【００７３】本変形例による半導体装置は、図１０に示
すように、アンチヒューズの下部電極８１の内側に内側
保護膜８２が埋め込まれていないことに主な特徴があ
る。
すように、アンチヒューズの下部電極８１の内側に内側
保護膜８２が埋め込まれていないことに主な特徴があ
る。
【００７４】このようにアンチヒューズの下部電極８１
の内側に内側保護膜が埋め込まれていない場合であって
も、図８に示す第２実施形態による半導体装置と同様
に、アンチヒューズの下部電極８１の上部において、密
着層７８とキャパシタ誘電体膜８６とが接触し、この部
分でキャパシタ誘電体膜８６の絶縁性が劣化する。従っ
て、本変形例によっても、図８に示す第２実施形態によ
る半導体装置と同様に、高耐圧トランジスタを用いるこ
となく容易にアンチヒューズを絶縁破壊することができ
る。
の内側に内側保護膜が埋め込まれていない場合であって
も、図８に示す第２実施形態による半導体装置と同様
に、アンチヒューズの下部電極８１の上部において、密
着層７８とキャパシタ誘電体膜８６とが接触し、この部
分でキャパシタ誘電体膜８６の絶縁性が劣化する。従っ
て、本変形例によっても、図８に示す第２実施形態によ
る半導体装置と同様に、高耐圧トランジスタを用いるこ
となく容易にアンチヒューズを絶縁破壊することができ
る。
【００７５】次に、本変形例による半導体装置の製造方
法を図１１を用いて説明する。
法を図１１を用いて説明する。
【００７６】まず、図２（ａ）乃至図５（ｂ）に示す第
１実施形態による半導体装置の製造方法と同様にして、
開口部７４内に形成されたＴｉＮ膜よりなる密着層７８
と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極
８０と、密着層７８及び蓄積電極８０が形成された開口
部７４内に埋め込まれた内側保護膜８２とを形成する。
また、開口部７５内に形成されたＴｉＮ膜よりなる密着
層７８と、開口部７５内に形成されたＲｕ膜よりなる下
部電極８１と、密着層７８及び下部電極８１が形成され
た開口部７５内に埋め込まれたＳＯＧ膜よりなる内側保
護膜８２とを形成する。
１実施形態による半導体装置の製造方法と同様にして、
開口部７４内に形成されたＴｉＮ膜よりなる密着層７８
と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極
８０と、密着層７８及び蓄積電極８０が形成された開口
部７４内に埋め込まれた内側保護膜８２とを形成する。
また、開口部７５内に形成されたＴｉＮ膜よりなる密着
層７８と、開口部７５内に形成されたＲｕ膜よりなる下
部電極８１と、密着層７８及び下部電極８１が形成され
た開口部７５内に埋め込まれたＳＯＧ膜よりなる内側保
護膜８２とを形成する。
【００７７】次に、図９（ａ）及び図９（ｂ）に示す第
２実施形態による半導体装置の製造方法と同様にして、
密着層７８をエッチングする。
２実施形態による半導体装置の製造方法と同様にして、
密着層７８をエッチングする。
【００７８】次に、アンチヒューズの下部電極８１の内
側に埋め込まれている内側保護膜８２をエッチングす
る。内側保護膜８２が例えばフォトレジストにより形成
されている場合には、フォトレジストマスク９１と内側
保護膜８２とを同じ工程で除去することができる（図１
１参照）。
側に埋め込まれている内側保護膜８２をエッチングす
る。内側保護膜８２が例えばフォトレジストにより形成
されている場合には、フォトレジストマスク９１と内側
保護膜８２とを同じ工程で除去することができる（図１
１参照）。
【００７９】この後の半導体装置の製造方法は、図７
（ａ）及び図７（ｂ）に示す第１実施形態による半導体
装置の製造方法と同様であるので、説明を省略する。
（ａ）及び図７（ｂ）に示す第１実施形態による半導体
装置の製造方法と同様であるので、説明を省略する。
【００８０】こうして、本変形例による半導体装置を製
造することができる。
造することができる。
【００８１】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法について図１２及び図
１３を用いて説明する。図１２は、本実施形態による半
導体装置を示す断面図である。図１３は、本実施形態に
よる半導体装置の製造方法を示す工程断面図である。な
お、図１乃至図１１に示す第１又は第２実施形態による
半導体装置及びその製造方法と同一の構成要素には同一
の符号を付し説明を省略し或いは簡略にする。
よる半導体装置及びその製造方法について図１２及び図
１３を用いて説明する。図１２は、本実施形態による半
導体装置を示す断面図である。図１３は、本実施形態に
よる半導体装置の製造方法を示す工程断面図である。な
お、図１乃至図１１に示す第１又は第２実施形態による
半導体装置及びその製造方法と同一の構成要素には同一
の符号を付し説明を省略し或いは簡略にする。
【００８２】まず、本実施形態による半導体装置につい
て図１２を用いて説明する。
て図１２を用いて説明する。
【００８３】図１２に示すように、本実施形態による半
導体装置は、基本的な構造は図１に示す第１実施形態に
よる半導体装置と同様である。
導体装置は、基本的な構造は図１に示す第１実施形態に
よる半導体装置と同様である。
【００８４】本実施形態による半導体装置は、キャパシ
タとアンチヒューズの構造がシリンダ状ではなく柱状で
ある点に主な特徴がある。
タとアンチヒューズの構造がシリンダ状ではなく柱状で
ある点に主な特徴がある。
【００８５】本実施形態による半導体装置では、アンチ
ヒューズの下部電極８１ａの上部において、密着層７８
とキャパシタ誘電体膜８６とが接触し、この部分でキャ
パシタ誘電体膜８６の絶縁性が劣化するようになってい
る。従って、本実施形態によっても、第１実施形態によ
る半導体装置と同様に、高電圧を印加することなくアン
チヒューズを絶縁破壊することができる。
ヒューズの下部電極８１ａの上部において、密着層７８
とキャパシタ誘電体膜８６とが接触し、この部分でキャ
パシタ誘電体膜８６の絶縁性が劣化するようになってい
る。従って、本実施形態によっても、第１実施形態によ
る半導体装置と同様に、高電圧を印加することなくアン
チヒューズを絶縁破壊することができる。
【００８６】次に、本実施形態による半導体装置の製造
方法について図１３を用いて説明する。
方法について図１３を用いて説明する。
【００８７】まず、例えば図２（ａ）乃至図５（ａ）に
示す第１実施形態による半導体装置の製造方法と同様に
して、層間絶縁膜７０、エッチングストッパ膜６８、層
間絶縁膜６６、及びエッチングストッパ膜６４を貫きプ
ラグ６２、６３を露出する開口部７４、７５を形成す
る。
示す第１実施形態による半導体装置の製造方法と同様に
して、層間絶縁膜７０、エッチングストッパ膜６８、層
間絶縁膜６６、及びエッチングストッパ膜６４を貫きプ
ラグ６２、６３を露出する開口部７４、７５を形成す
る。
【００８８】次に、全面に、例えばＣＶＤ法により、例
えば膜厚１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍの
Ｒｕ膜とを堆積する。なお、Ｒｕ膜は蓄積電極８０ａ及
び下部電極８１ａとなる膜であり、ＴｉＮ膜は密着層７
８となる膜である。
えば膜厚１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍの
Ｒｕ膜とを堆積する。なお、Ｒｕ膜は蓄積電極８０ａ及
び下部電極８１ａとなる膜であり、ＴｉＮ膜は密着層７
８となる膜である。
【００８９】次に、例えばＣＭＰ法により、層間絶縁膜
７０が表面に露出するまで、Ｒｕ膜、ＴｉＮ膜、及び、
ハードマスク７２を平坦に除去し、開口部７４内に形成
されたＴｉＮ膜よりなる密着層７８と、開口部７４、７
５内に埋め込まれたＲｕ膜よりなる柱状の蓄積電極８０
ａ及び下部電極８１ａとを形成する（図１３（ａ）参
照）。
７０が表面に露出するまで、Ｒｕ膜、ＴｉＮ膜、及び、
ハードマスク７２を平坦に除去し、開口部７４内に形成
されたＴｉＮ膜よりなる密着層７８と、開口部７４、７
５内に埋め込まれたＲｕ膜よりなる柱状の蓄積電極８０
ａ及び下部電極８１ａとを形成する（図１３（ａ）参
照）。
【００９０】次に、例えば図６（ａ）に示す第１実施形
態による半導体装置の製造方法と同様にして、層間絶縁
膜７０をエッチングする（図１３（ｂ）参照）。
態による半導体装置の製造方法と同様にして、層間絶縁
膜７０をエッチングする（図１３（ｂ）参照）。
【００９１】この後の半導体装置の製造方法は、図６
（ｂ）乃至図７（ｂ）に示す第１実施形態による半導体
装置の製造方法と同様であるので説明を省略する。
（ｂ）乃至図７（ｂ）に示す第１実施形態による半導体
装置の製造方法と同様であるので説明を省略する。
【００９２】こうして、１トランジスタ、１キャパシタ
よりなるＤＲＡＭを製造することができる。
よりなるＤＲＡＭを製造することができる。
【００９３】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００９４】例えば、図１４に示すように、エッチング
ストッパ膜６４、層間絶縁膜６６、エッチングストッパ
膜６８を形成することなく、半導体装置を構成してもよ
い。また、図１４に示すように、導体プラグと一体に蓄
積電極８０ｂや下部電極８１ｂを形成してもよい。この
ような半導体装置の製造方法は、本出願人による特願平
１０−３１５３７０号明細書、又は特願２０００−１８
５１７６号明細書を適宜参照されたい。
ストッパ膜６４、層間絶縁膜６６、エッチングストッパ
膜６８を形成することなく、半導体装置を構成してもよ
い。また、図１４に示すように、導体プラグと一体に蓄
積電極８０ｂや下部電極８１ｂを形成してもよい。この
ような半導体装置の製造方法は、本出願人による特願平
１０−３１５３７０号明細書、又は特願２０００−１８
５１７６号明細書を適宜参照されたい。
【００９５】また、第３実施形態では、第１実施形態に
よる半導体装置及びその製造方法に柱状キャパシタを適
用した例を説明したが、第２実施形態による半導体装置
及びその製造方法においても同様にして柱状キャパシタ
を適用することができる。
よる半導体装置及びその製造方法に柱状キャパシタを適
用した例を説明したが、第２実施形態による半導体装置
及びその製造方法においても同様にして柱状キャパシタ
を適用することができる。
【００９６】また、上記実施形態では、層間絶縁膜と蓄
積電極との間の密着性を向上するための密着層を利用し
てアンチヒューズの絶縁耐圧を低下したが、アンチヒュ
ーズの下部電極上に誘電体膜の膜質を劣化しうる他の導
電層を選択的に形成するようにしてもよい。この場合、
密着層は形成しなくてもよい。
積電極との間の密着性を向上するための密着層を利用し
てアンチヒューズの絶縁耐圧を低下したが、アンチヒュ
ーズの下部電極上に誘電体膜の膜質を劣化しうる他の導
電層を選択的に形成するようにしてもよい。この場合、
密着層は形成しなくてもよい。
【００９７】また、本発明の原理は、本出願人による特
願平１０−３１５３７０号明細書、又は特願２０００−
１８５１７６号明細書に記載された半導体装置及びその
製造方法に適宜適用可能である。
願平１０−３１５３７０号明細書、又は特願２０００−
１８５１７６号明細書に記載された半導体装置及びその
製造方法に適宜適用可能である。
【００９８】
【発明の効果】以上の通り、本発明によれば、キャパシ
タと同時にアンチヒューズを形成する場合であっても、
アンチヒューズにおけるキャパシタ誘電体膜の絶縁性を
劣化させ、メモリセルにおけるキャパシタ誘電体膜の絶
縁性を高く確保することができるので、高耐圧のトラン
ジスタを形成することなく、メモリセルトランジスタと
同様の小型のトランジスタを用いてアンチヒューズを破
壊することができる。従って、本発明によれば、半導体
装置の小型化、高集積化、低コスト化に寄与することが
できる。
タと同時にアンチヒューズを形成する場合であっても、
アンチヒューズにおけるキャパシタ誘電体膜の絶縁性を
劣化させ、メモリセルにおけるキャパシタ誘電体膜の絶
縁性を高く確保することができるので、高耐圧のトラン
ジスタを形成することなく、メモリセルトランジスタと
同様の小型のトランジスタを用いてアンチヒューズを破
壊することができる。従って、本発明によれば、半導体
装置の小型化、高集積化、低コスト化に寄与することが
できる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す断面図及び平面図である。
を示す断面図及び平面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。
方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その５）である。
方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その６）である。
方法を示す工程断面図（その６）である。
【図８】本発明の第２実施形態による半導体装置を示す
断面図である。
断面図である。
【図９】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１０】本発明の第２実施形態の変形例による半導体
装置を断面図である。
装置を断面図である。
【図１１】本発明の第２実施形態の変形例による半導体
装置の製造方法を示す工程断面図である。
装置の製造方法を示す工程断面図である。
【図１２】本発明の第３実施形態による半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図１３】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１４】本発明の変形実施形態による半導体装置を示
す断面図である。
す断面図である。
１０…シリコン基板 １２…素子分離膜 １４、１６…ゲート絶縁膜 １８…シリコン窒化膜 ２０、２２…ゲート電極 ２４…サイドウォール絶縁膜 ２６、２８、３０…ソース／ドレイン拡散層 ３２…層間絶縁膜 ３４、３６、３８…コンタクトホール ４０、４２、４４…プラグ ４６…層間絶縁膜 ４８、５０…コンタクトホール ５２…シリコン窒化膜 ５４…ビット線 ５８…層間絶縁膜 ６０、６１…コンタクトホール ６２、６３…プラグ ６４…エッチングストッパ膜 ６６…層間絶縁膜 ６８…エッチングストッパ膜 ７０…層間絶縁膜 ７２…ハードマスク ７４、７５…開口部 ７８…密着層 ８０、８０ａ、８０ｂ…蓄積電極 ８１、８１ａ、８１ｂ…下部電極 ８２…内側保護膜 ８４…フォトレジストマスク ８６…キャパシタ誘電体膜 ８８…プレート電極 ８９…上部電極 ９１…フォトレジストマスク
Claims (4)
- 【請求項１】 基板上に形成された蓄積電極と、前記蓄
積電極上に形成された第１の誘電体膜と、前記第１の誘
電体膜上に形成されたプレート電極とを有するキャパシ
タと、 前記基板上に形成され、前記蓄積電極と同一の導電層よ
りなる下部電極と、前記下部電極上に形成され、前記第
１の誘電体膜と同一の誘電体膜よりなる第２の誘電体膜
と、前記誘電体膜上に形成され、前記プレート電極と同
一の導電層よりなる上部電極と、前記下部電極と前記上
部電極とが対向する領域の前記第２の誘電体膜と前記下
部電極との間又はその近傍に形成された導電膜とを有す
るアンチヒューズとを有し、 前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶
縁耐圧より低いことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記基板と前記蓄積電極との間に、前記導電膜と同一の
導電層よりなり、前記蓄積電極と前記プレート電極とが
対向する領域の前記第１の誘電体膜と前記蓄積電極との
間又はその近傍に延在しない密着層を更に有することを
特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記導電層は、前記基板と前記下部電極との間に延在し
て形成されていることを特徴とする半導体装置。 - 【請求項４】 基板上に、蓄積電極と、前記蓄積電極と
同一の導電層よりなり、露出面の少なくとも一部に前記
蓄積電極と異なる導電層よりなる導電膜が形成された下
部電極とを形成する工程と、 前記蓄積電極上及び前記下部電極上に誘電体膜を形成す
る工程と、 前記誘電体膜上に、前記蓄積電極に対向するプレート電
極と、前記下部電極に対向する上部電極とを形成する工
程とを有し、 前記蓄積電極と前記誘電体膜と前記プレート電極とを有
するキャパシタと、前記下部電極と前記誘電体膜と前記
上部電極とをアンチヒューズを形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000242538A JP3895099B2 (ja) | 2000-08-10 | 2000-08-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000242538A JP3895099B2 (ja) | 2000-08-10 | 2000-08-10 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057306A true JP2002057306A (ja) | 2002-02-22 |
| JP3895099B2 JP3895099B2 (ja) | 2007-03-22 |
Family
ID=18733543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000242538A Expired - Fee Related JP3895099B2 (ja) | 2000-08-10 | 2000-08-10 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3895099B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071759A (ja) * | 2002-08-05 | 2004-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7102189B2 (en) | 2003-01-17 | 2006-09-05 | Fujitsu Limited | Semiconductor device suitable for forming conductive film such as platinum with good coverage, and its manufacture |
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007317882A (ja) * | 2006-05-25 | 2007-12-06 | Renesas Technology Corp | 半導体装置 |
-
2000
- 2000-08-10 JP JP2000242538A patent/JP3895099B2/ja not_active Expired - Fee Related
Cited By (7)
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|---|---|---|---|---|
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2004071759A (ja) * | 2002-08-05 | 2004-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4632620B2 (ja) * | 2002-08-05 | 2011-02-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7102189B2 (en) | 2003-01-17 | 2006-09-05 | Fujitsu Limited | Semiconductor device suitable for forming conductive film such as platinum with good coverage, and its manufacture |
| US7470595B2 (en) | 2003-01-17 | 2008-12-30 | Fujitsu Limited | Oxidizing a metal layer for a dielectric having a platinum electrode |
| JP2007317882A (ja) * | 2006-05-25 | 2007-12-06 | Renesas Technology Corp | 半導体装置 |
| US8331185B2 (en) | 2006-05-25 | 2012-12-11 | Renesas Electronics Corporation | Semiconductor device having electrical fuses with less power consumption and interconnection arrangement |
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| Publication number | Publication date |
|---|---|
| JP3895099B2 (ja) | 2007-03-22 |
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