JP2007317882A - 半導体装置 - Google Patents
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Abstract
【解決手段】ヒューズプログラム回路(FPK1−FPKn)において、ヒューズ素子FSを、多層メタル配線の第3層以上のメタル配線(M(i))を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ(FSSRおよびPSR)を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、1本ずつヒューズを電気的に切断する。
【選択図】図4
Description
図1は、この発明の実施の形態1に従う半導体装置の全体の構成を概略的に示す図である。図1において、半導体集積回路装置1は、所定の機能を実現する内部回路(コア回路)2と、この内部回路2の動作状態または動作態様を規定する情報(内部回路に関連する情報)を固定的に記憶する配線溶断プログラム回路4を含む。
「配線溶断プログラム回路の構成1」
図5は、図1に示す配線溶断プログラム回路4の具体的構成の一例を示す図である。図5において、配線溶断プログラム回路4は、各々が図4に示すヒューズ回路を含み、かつ縦続接続される複数のヒューズプログラム回路FPK1−FPKnを含む。これらのヒューズプログラム回路FPK1−FPKnの数は、任意である。このヒューズプログラム回路FPK1−FPKnは、同一構成を有するため、図4においては、各ヒューズプログラム回路FPK1−FPKnについて、同一または対応する部分に同一参照番号を付す。
図11は、図10示す線L11−L11に沿った断面構造を概略的に示す図である。図11において、上層メタル配線30(たとえば第3メタル配線M3)は、第2ヴィア29を介して多層メタル配線22に結合される。この多層メタル配線22は、下層のメタル配線(第1メタル配線M1)22aと、この第1メタル配線22aと平行に配列される上層のメタル配線(第2メタル配線)22bを含む。これらのメタル配線22aおよび22bが、第1ヴィア28を介して電気的に接続される。下層のメタル配線22aは、コンタクト35を介して、基板領域36表面に形成された不純物領域37aに電気的に接続される。
図13は、この発明の実施の形態1に従うヒューズプログラム回路の変更例を示す図である。図13においては、ヒューズプログラム回路FPK1−FPKnが縦続接続される。ヒューズプログラム回路FPK1−FPKnは、その回路構成は、図4に示すヒューズプログラム回路FPK1−FPKnと同じである。この初段のヒューズプログラム回路FPK1に対し、スキャンパス外部からのスキャンイン信号SCIN0と、最終段のヒューズプログラム回路FPKnのスキャンアウト信号SC(n)の一方をマルチプレクサ切換え制御信号PRWERの一方に従って選択するマルチプレクサSX0が設けられる。このマルチプレクサSX0の出力SCINが、図5に示すプログラムスキャンイン入力SCINに対応する。
図15は、この発明に従う半導体装置のヒューズプログラム回路のスキャンパスの変更例を示す図である。図15において、ヒューズプログラム回路のスキャンパスは、複数のスキャンチェーン(サブスキャンパス)SCH1−SCH10に分割される。図15においては、一例として、10個のスキャンチェーンSCH1−SCH10に分割される場合を示すが、この分割されるスキャンチェーンの数は、10に限定されない。
図16は、この発明の実施の形態1に従うヒューズプログラム回路に含まれる切断判定回路CJCの構成の一例を示す図である。図16において、切断判定回路CJCは、ノードND1とノードND2の間に接続されかつそのゲートにヒューズ素子リセット信号FSRSTを受けるPチャネルMOSトランジスタPQ1と、ノードND2と接地ノードの間に接続されかつそのゲートにヒューズ素子リセット信号FSRSTを受けるNチャネルMOSトランジスタNQ1と、ヒューズ素子リセットディレー信号FSRSTDを受けるインバータIV10と、インバータIV10の出力信号がLレベルのときに活性化されて、ノードND2上の信号を反転するトライステートインバータTV1と、インバータIV10の出力信号を受けるインバータIV11と、トライステートインバータTV1の出力信号を受けるインバータIV12と、インバータIV10の出力信号がHレベルのときに活性化されて、インバータIV12の出力信号をインバータIV10の入力に伝達するトライステートインバータTV2と、インバータIV12の出力信号を判定して判定結果信号Joutを生成するインバータIV13と、インバータIV11の出力信号がLレベルのときに導通し、電源ノードをノードND1に結合するPチャネルMOSトランジスタPQ2と、ノードND2と接地ノードの間に直列に接続されるNチャネルMOSトランジスタNQ2およびNQ3を含む。
図19(A)は、2入力1出力のマルチプレクサのブロックレベルの構成を示す図である。図19(A)に示す2入力マルチプレクサTMXは、図5に示すマルチプレクサSX1およびSX2と、図13および図15に示すマルチプレクサSX0に対応する。これらのマルチプレクサSX0−SX2は、その入力信号および出力信号および選択信号が異なるため、図19(A)においては、入力信号IN1およびIN2で示し、出力信号を、符号OUTで示す。また、選択制御信号は、符号SELで示す。
図20は、このヒューズ素子のプログラムシーケンスを示す図である。先ず、図20を参照して、ヒューズ素子のプログラムシーケンスについて簡単に説明し、その後、各ステップの詳細内容について説明する。
図21は、図20に示す溶断電流供給トランジスタ(CTr)の電流測定シーケンス(ステップT2)におけるヒューズプログラム回路の内部動作を示すタイミング図である。この各制御信号は、図5に示すヒューズプログラム回路列に対する制御信号を示す。電流測定用のヒューズプログラム回路は、ヒューズプログラム回路FPKmに設けられる(図13参照)。速度(RATE)は、1.0p(ns)である。この速度は、1つのヒューズプログラム回路に対して電流測定が行なわれるクロックサイクル期間を示す。
図26は、ヒューズプログラム回路におけるヒューズ素子の構成を概略的に示す図である。図26においては、ヒューズ素子FS01−FS03の平面配置を概略的に示す。これらのヒューズ素子FS01−FS03は、それぞれ、銅(Cu)配線で形成されるヒューズFUを含む。このヒューズFUは、第3メタル配線層以上の上層のメタル配線を用いて実現される。ヒューズFUは、幅の広いベッド領域VDBを介して電源線64に結合され、またノードベッド領域ND1Bを介してノードND1を実現する配線領域62に電気的に接続される。
図33は、溶断電流駆動トランジスタCTrを駆動する部分に対する電源系統の構成を示す図である。図33において、ヒューズプログラム回路FPK1−FPKnが設けられる。これらのヒューズプログラム回路FPK1−FPKnは、同一構成を有するため、図33において、ヒューズプログラム回路FPK1の構成を代表的に示す。
図38は、ヒューズプログラム回路の電源回路の変更例を示す図である。この図38に示すヒューズプログラム回路電源回路は、以下の点で、図33に示すヒューズプログラム回路電源回路とその構成が異なる。すなわち、ヒューズゲート電源線90に結合されるCMOSトランスミッションゲート102において、PチャネルMOSトランジスタ102aのバックゲートが、電源ノードVDDでなくヒューズゲート電源線90に結合される。この図38に示す電源回路およびヒューズプルグラム回路の他の構成は、図33に示す構成と同じであり、対応する部分には同一参照符号/番号を付して、その詳細説明は省略する。
図39は、ヒューズプログラム回路の電源回路の変更例を示す図である。この図39に示す回路構成は、以下の点で図33に示すヒューズプログラム回路の電源回路とその構成が異なる。すなわち、仮想接地線92と接地ノードとの間に、NチャネルMOSトランジスタ130が設けられる。このMOSトランジスタ130は、MOSトランジスタ106aおよび106bよりも電流駆動力が小さくされる。PチャネルMOSトランジスタ105のゲートへは、切断イネーブル信号CUTENに代えて、制御信号PGが与えられる。この制御信号PGはまたMOSトランジスタ130のゲートへも与えられる。
図42は、ヒューズプログラム回路の電源回路の変更例3の構成を示す図である。この図42に示す電源回路は、図39に示すヒューズプログラム回路の電源回路の構成と以下の点で、その構成が異なる。すなわち、ヒューズゲート電源線90に結合されるCMOSトランスミッションゲート102において、PチャネルMOSトランジスタ102aのバックゲートが、電源ノードに代えてヒューズゲート電源線90に結合される。図42に示すヒューズプログラム回路の構成および電源回路の他の構成は、図39に示す構成と同じであり、対応する部分には同一参照符号/番号を付して、その詳細説明は省略する。
Claims (23)
- 複数の金属配線層を有する半導体装置であって、
前記複数の金属配線層の配線を用いて配線接続されるトランジスタ素子を含む内部回路、および
前記複数の金属配線層の最下層の第1金属配線層よりも上層の配線層の配線を用いて形成されるヒューズ素子と、前記ヒューズ素子と直列に接続され、前記ヒューズ素子の溶断を行なうための電流を選択的に流すヒューズトランジスタ素子とを含み、ヒューズプログラム情報に従って設定された前記ヒューズ素子の溶断/非溶断の状態に従って前記内部回路に関連する情報を固定的に格納する少なくとも1個のヒューズプログラム回路を備える、半導体装置。 - 前記内部回路は、電源ノードからの電圧を動作電源電圧として動作するコアトランジスタ素子を含み、
前記ヒューズ素子は、前記電源ノードからの電圧を受けるノードに結合され、
前記ヒューズトランジスタ素子は、前記コアトランジスタ素子と同一構造のトランジスタを備える、請求項1記載の半導体装置。 - 前記ヒューズプログラム回路は、
前記ヒューズトランジスタ素子のゲート電圧を前記ヒューズプログラム情報に従って選択的に設定するドライブ回路をさらに備え、
前記ドライブ回路は、電圧レベルが可変な電圧を受ける電圧ノードからの電圧を動作電源電圧として受ける、請求項1記載の半導体装置。 - 前記ドライブ回路は、内部信号のレベルを変換するレベル変換回路を備え、前記レベル変換回路は、前記電圧ノードの電圧を動作電源電圧として受ける、請求項3記載の半導体装置。
- 前記電圧ノードの電圧は、電源投入時、リセット信号が活性化されるまで前記コア回路の電源電圧ノードの電圧レベルよりも低くされる、請求項4記載の半導体装置。
- 前記レベル変換回路およびヒューズトランジスタ素子は、前記内部回路の電源電圧が供給される基板領域と電気的に分離されるウェル領域内に形成される、請求項4記載の半導体装置。
- 前記ヒューズトランジスタ素子は、複数層の配線により前記ヒューズ素子に結合される一方導通端子と、前記複数層の配線により前記電圧ノードの電圧と異なる電圧を供給する基準ノードに結合される他方導通端子とを有する、請求項1記載の半導体装置。
- 前記少なくとの1つのヒューズプログラム回路は、複数のヒューズプログラム回路を備え、
各前記ヒューズプログラム回路は、
前記内部回路の状態を設定するデータを転送するプログラムスキャンパスを構成するように直列に配置される複数のフリップフロップ列のうちの対応のフリップフロップと、
前記ヒューズ素子に結合され、前記ヒューズ素子の状態を示す信号を生成する切断判定回路と、
前記切断判定回路の出力信号を前記プログラムスキャンパスの対応のフリップフロップに結合するマルチプレクサをさらに備える、請求項1記載の半導体装置。 - 前記少なくとも1個のヒューズプログラム回路は、複数個の並列に配置される複数のヒューズプログラム回路を備え、
各前記ヒューズプログラム回路は、選択フリップフロップをさらに備え、前記選択フリップフロップは、前記複数のヒューズプログラム回路に対応して配置されかつシフト動作によりヒューズ素子指定信号を転送するヒューズ選択スキャンパスを構成するように配置される、請求項1記載の半導体装置。 - 前記少なくとも1つのヒューズプログラム回路は、複数の個別に配置されるヒューズプログラム回路を備え、
前記ヒューズプログラム回路は、
前記内部回路の状態を指定するデータを転送するプログラムスキャンパスを構成するように互いに直列に接続されかつ前記ヒューズプログラム回路に対応して配置される複数のフリップフロップの対応のフリップフロップと、
前記ヒューズ素子に結合され、前記ヒューズ素子の状態を示す信号を生成する切断判定回路と、
前記切断判定回路の出力信号と前記プログラムスキャンパスの対応のフリップフロップの出力信号の一方を選択するマルチプレクサとをさらに備え、
前記半導体装置は、さらに、
前記マルチプレクサの出力信号に従って、与えられたデータをデコードして前記内部回路の状態に応じた信号を生成する冗長デコーダを備える、請求項1記載の半導体装置。 - 前記少なくとも1個のヒューズプログラム回路は、少なくとも1個が、他のヒューズプログラム回路のヒューズ素子よりも線幅の広いヒューズ素子を含む複数のヒューズプログラム回路を含む、請求項1記載の半導体装置。
- 前記少なくとも1つのヒューズプログラム回路は、複数の個別に配置されるヒューズプログラム回路を備え、
各前記ヒューズプログラム回路は、
前記内部回路の状態を指定するデータを転送するプログラムスキャンパスを構成するように互いに直列に接続されかつ前記ヒューズプログラム回路に対応して配置される複数のプログラムフリップフロップの対応のプログラムフリップフロップと、
前記複数のヒューズプログラム回路を選択するデータを転送するヒューズ選択スキャンパスを構成するように互いに直列に接続されかつ前記ヒューズプログラム回路に対応して配置される複数の選択フリップフロップの対応の選択フリップフロップと、
前記ヒューズスキャンパスの対応のフリップフロップのデータと前記プログラムスキャンパスの対応のフリップフロップのデータとヒューズ溶断クロック信号とに従って前記トランジスタ素子のゲートに電圧を選択的に印加するゲート回路をさらに備える、請求項1記載の半導体装置。 - 前記複数のヒューズプログラム回路は、それぞれがデータ転送路を構成するように配置されかつ互いに並列に配置される複数のサブスキャンパスに分割される、請求項11または12記載の半導体装置。
- 前記複数のサブスキャンパスの出力を選択する出力マルチプレクサと、
前記出力マルチプレクサの出力と与えられたプログラム情報の一方を選択して、前記複数のサブスキャンパスの1つに出力する入力マルチプレクサをさらに備える、請求項13記載の半導体装置。 - 前記ヒューズトランジスタ素子は、前記ヒューズ素子の下層に配置される、請求項1記載の半導体装置。
- 前記ヒューズプログラム回路は、前記ヒューズ素子の下層に配置される、前記ヒューズトランジスタ素子の導通を制御する回路をさらに含み、
前記ヒューズプログラム回路の前記ヒューズ素子以外の構成要素は、前記複数の金属配線層の第1および第2の金属配線層の金属配線を用いて配線され、前記ヒューズ素子は、前記第1および第2の金属配線よりも上層の配線を用いて形成される、請求項1記載の半導体装置。 - 前記第2金属配線は、前記ヒューズ素子の溶断動作時以外のとき、前記ヒューズ素子の両端各々の電位と同電位に維持される、請求項16記載の半導体装置。
- 前記ヒューズプログラム回路は、前記内部回路の電源と分離されるウェル領域内に形成されるNチャネルMOSトランジスタを含む、請求項16記載の半導体装置。
- 前記NチャネルMOSトランジスタは、ソースおよび基板領域が、その電圧レベルが変更可能な仮想接地線に結合される、請求項18記載の半導体装置。
- 前記仮想接地線は、前記ヒューズ素子の非切断時には、前記ヒューズ素子の両端の電位と同電位に維持される、請求項19記載の半導体装置。
- 前記ヒューズプログラム回路は、前記電圧ノードからの電圧に従って前記ヒューズトランジスタのゲート電位を制御するドライブ回路をさらに備え、
前記半導体装置は、仮想接地線と接地ノードとの間に直列に接続されかつそれぞれが、前記電圧ノードの電圧に従って選択的に導通する第1および第2のトランジスタをさらに備える、請求項20記載の半導体装置。 - 切断イネーブル信号に従って前記第2金属配線を前記ヒューズ素子の両端の電位と同一電位に維持する、PチャネルMOSトランジスタをさらに備える、請求項17記載の半導体装置。
- 前記少なくとも1個のヒューズプログラム回路は、複数の個別に設けられるヒューズプログラム回路を備ええ、
前記ヒューズ素子は、整列して配置され、
各前記ヒューズプログラム回路は、前記ヒューズ素子を囲むように配置される、バイアおよび電源線に結合される配線をさらに備える、請求項1記載の半導体装置。
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