CN112953537B - 电流舵dac的熔丝校准单元电路 - Google Patents

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Abstract

本发明公开一种电流舵DAC的熔丝校准单元电路，属于集成电路领域，包括第一D触发器，第二D触发器，第三D触发器，或门，第一与门，第二与门，熔丝电阻，第一PMOS管，第一NMOS管，第二NMOS管，缓冲器和第二PMOS管；其中，第一D触发器的Q端连接或门和第一与门，QN端连接第一与门；第二D触发器的QN端连接或门和第一与门；第三D触发器的Q端连接第一与门和第二与门；或门的输出端连接第二PMOS管的栅端；第二PMOS管源端连接电源VDD，漏端连接缓冲器的输出端；第一与门的输出端连接第一PMOS管的栅端，第二与门的输出端连接第一NMOS管的栅端；熔丝电阻分别连接第一PMOS管源端和电源VDD，第一PMOS管漏端与第一NMOS管漏端相连并输入给缓冲器，第一NMOS管源端连接地GND。

Description

电流舵DAC的熔丝校准单元电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种电流舵DAC的熔丝校准单元电路。
背景技术
电流舵DAC通常包括译码电路、开关阵列和电源源阵列，译码电路对输入数字信号进行译码得到开关信号，并控制电流源阵列中电流源的开合，从而得到与输入信号相对应的输出模拟电流值。其中，电流舵DAC的电源源阵列由权值不同的独立电流源构成，各电流源的理论值根据实际设计通常成相应的比例关系。但在实际器件生产过程中，由于工艺偏差带来的非线性失配是不可避免的，导致电流源实际值与理论设计值有较大偏差，从而造成INL(积分非线性误差)、DNL(微分非线性误差)和SFDR(无杂散动态范围)等器件性能恶化。为解决该问题，通常会在器件设计时加入校准电路，用于补偿工艺偏差，提高器件性能。
发明内容
本发明的目的在于提供一种电流舵DAC的熔丝校准单元电路，以解决在实际器件的生产过程中，工艺偏差带来的非线性适配导致电流源实际值与理论设计值存在偏差，从而器件性能恶化的问题。
为解决上述技术问题，本发明提供了一种电流舵DAC的熔丝校准单元电路，包括第一D触发器，第二D触发器，第三D触发器，或门，第一与门，第二与门，熔丝电阻，第一PMOS管，第一NMOS管，第二NMOS管，缓冲器和第二PMOS管；其中，
第一D触发器的Q端连接或门和第一与门，QN端连接第一与门；第二D触发器的QN端连接或门和第一与门；第三D触发器的Q端连接第一与门和第二与门；
或门的输出端连接第二PMOS管的栅端；第二PMOS管源端连接电源VDD，漏端连接缓冲器的输出端；第一与门的输出端连接第一PMOS管的栅端，第二与门的输出端连接第一NMOS管的栅端；
熔丝电阻分别连接第一PMOS管源端和电源VDD，第一PMOS管漏端与第一NMOS管漏端相连并输入给缓冲器，第一NMOS管源端连接地GND。
可选的，第一D触发器的D输入端接入控制信号ctrl<1>，第二D触发器的D输入端接入控制信号ctrl<0>，校准单元模式由输入控制信号ctrl<1:0>控制。
可选的，第一D触发器、第二D触发器和第三D触发器的clk端接入系统时钟；第三D触发器的data端输入烧写数据。
可选的，所述第二NMOS端源端连接地GND，漏端连接缓冲器的输入端，栅端连接基准电压vref。
可选的，所述熔丝电阻为电流熔断型，在烧写有效熔断后不可恢复。
可选的，所述第一PMOS管为预写入控制管，用于模拟熔丝烧写；所述第一NMOS管为烧写控制管，在预写入时关闭；所述第二NMOS管为电流偏置管。
在本发明提供的中电流舵DAC的熔丝校准单元电路，通过引入熔丝预写入结构，可对多个熔丝校准单元电路进行烧写值的预写，并可进行多次预写迭代，在对器件实际测试满足指标要求后再进行正式烧写，可有效提高烧写器件的成品率，同时该结构也可用于ADC、DDS、基准电路等同类电路的熔丝修调。
附图说明
图1是带本发明提供熔丝校准单元电路的电流舵DAC工作原理示意图；
图2是熔丝校准单元电路的校准流程示意图；
图3是本发明提供的熔丝校准单元电路结构示意图；
图4是校准单元电路信号时序示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种电流舵DAC的熔丝校准单元电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1是本发明在具体实施中所应用的带校准的电流舵DAC工作原理图，该器件为典型的电流型输出方式的电流舵DAC电路，如图1所示，包括输入缓冲、数据译码器、开关阵列、电流源阵列、基准及偏置电路、倍频器和时钟分配及包含本发明熔丝校准单元电路的校准熔丝阵列。输入的数字信号data_in经输入缓冲后提供给数据译码器得到开关信号，通过开关阵列控制相应的电流源阵列开合，最后输出与数字信号data_in输入相对应的模拟电流输出，其中倍频器和时钟分配为输入缓冲、数据译码器及开关阵列提供时钟(分别为时钟clk1、clk2和clk3)，基准及偏置电路为校准熔丝阵列提供基准电流，校准熔丝阵列通过写入的熔丝值控制电流源阵列中的校准电流开合，用于补偿艺偏差带来的工艺失配。
图2是本发明在实例应用中的熔丝校准单元电路的校准流程，器件经电测试后得到各子电流源实际值，与理论值对比计算后得到校准的熔丝烧写阵列的数值，通过本发明的熔丝校准单元电路进行预写入，经多次迭代测试符合设计要求后进行时进行正式熔丝写入，从而完成整个器件熔丝校准烧写。
图3是本发明示例的熔丝校准单元电路，包括第一D触发器1，第二D触发器2，第三D触发器3，或门4，第一与门5，第二与门6，熔丝电阻7，第一PMOS管8，第一NMOS管9，第二NMOS管10，缓冲器11和第二PMOS管12；其中，第一D触发器1的Q端连接或门4和第一与门(6)，QN端连接第一与门(5)；第二D触发器(2)的QN端连接或门(4)和第一与门(6)；第三D触发器(3)的Q端连接第一与门(5)和第二与门(6)；或门(4)的输出端连接第二PMOS管(12)的栅端；第二PMOS管(12)源端连接电源VDD，漏端连接缓冲器(11)的输出端；第一与门(5)的输出端连接第一PMOS管(8)的栅端，第二与门(6)的输出端连接第一NMOS管(9)的栅端；熔丝电阻(7)分别连接第一PMOS管(8)源端和电源VDD，第一PMOS管(8)漏端与第一NMOS管(9)漏端相连并输入给缓冲器(11)，第一NMOS管(9)源端连接地GND。
所述第二NMOS端(10)源端连接地GND，漏端连接缓冲器(11)的输入端，栅端连接基准电压vref。所述熔丝电阻(7)为电流熔断型，在烧写有效熔断后不可恢复。所述第一PMOS管(8)为预写入控制管，用于模拟熔丝烧写；所述第一NMOS管(9)为烧写控制管，在预写入时关闭；所述第二NMOS管(10)为电流偏置管。
其中clk为系统时钟，提供给第一D触发器1，第二D触发器2和第三D触发器3；第一D触发器(1)的D输入端接入控制信号ctrl<1>，第二D触发器(2)的D输入端接入控制信号ctrl<0>，ctrl<1:0>为控制校准单元模式的控制信号，data为熔丝烧写数据；第一PMOS管(8)为预写入控制管，用于模拟熔丝烧写，第一NMOS管(9)为烧写控制管，在预写入时关闭，第二NMOS管(10)为电流偏置管。
图4是校准单元电路信号时序，熔丝校准单元电路校准存在四个工作状态，通过控制信号ctrl<1:0>来控制；其中ctrl<1:0>为数据总线的信号，包括ctrl<1>和ctrl<0>两个数据线的信号：
①ctrl<1:0>＝2’b00时为熔丝预写入状态，此时K1＝data，K2＝0控制第一NMOS管9关闭，熔丝写入值状态确定；
②ctrl<1:0>＝2’b01时为熔丝预写入状态读出，此时可在输出端out读出状态值，data＝0时读出out＝1，data＝1时读出out＝0；此时，对所有已预写入的熔丝阵列值进行读取，并测试器件的电参数指标，并判断是否满足设计要求，不满足时再次进行计算并重新预写入熔丝值，满足后进行下一步操作；
③ctrl<1:0>＝2’b10时为熔丝正式写入，此时K1＝0控制预写入第一PMOS管(8)打开，烧写控制管第一NMOS管(9)的开关K2＝data，data＝1时熔丝电阻(7)熔断，data＝0时熔丝电阻(7)保持状态；
④ctrl<1:0>＝2’b11时为熔丝状态读出，此时K1＝0保持第一PMOS管(8)打开，K2＝0保持第一NMOS管(9)关闭，熔丝电阻(7)熔断时输出out＝0，熔丝电阻(7)未熔断时输出out＝1。
由于熔丝电阻为一次性器件，熔断后不可恢复，本发明可实现熔丝阵列的多位数字预写入，对电流舵DAC的电流源阵列进行依次校准，在器件符合校准预期后再正式写入，可有效提高烧写器件的成品率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (3)

1.一种电流舵DAC的熔丝校准单元电路，其特征在于，包括第一D触发器，第二D触发器，第三D触发器，或门，第一与门，第二与门，熔丝电阻，第一PMOS管，第一NMOS管，第二NMOS管，缓冲器和第二PMOS管；其中，
第一D触发器的Q端连接或门的第一输入端和第二与门的第一输入端，QN端连接第一与门的第一输入端；第二D触发器的QN端连接或门的第二输入端和第二与门的第二输入端；第三D触发器的Q端连接第一与门的第二输入端和第二与门的第三输入端；
或门的输出端连接第二PMOS管的栅端；第二PMOS管源端连接电源VDD，漏端连接缓冲器的输出端；第一与门的输出端连接第一PMOS管的栅端，第二与门的输出端连接第一NMOS管的栅端；
熔丝电阻分别连接第一PMOS管源端和电源VDD，第一PMOS管漏端与第一NMOS管漏端相连并输入给缓冲器，第一NMOS管源端连接地GND；
第一D触发器的D输入端接入控制信号ctrl<1>，第二D触发器的D输入端接入控制信号ctrl<0>，校准单元模式由输入控制信号ctrl<1:0>控制；第一D触发器、第二D触发器和第三D触发器的clk端接入系统时钟；第三D触发器的data端输入烧写数据；
所述第二NMOS源端连接地GND，漏端连接缓冲器的输入端，栅端连接基准电压vref。
2.如权利要求1所述的电流舵DAC的熔丝校准单元电路，其特征在于，所述熔丝电阻为电流熔断型，在烧写有效熔断后不可恢复。
3.如权利要求1所述的电流舵DAC的熔丝校准单元电路，其特征在于，所述第一PMOS管为预写入控制管，用于模拟熔丝烧写；所述第一NMOS管为烧写控制管，在预写入时关闭；所述第二NMOS管为电流偏置管。
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