CN105139891A - 一种用于校准模拟集成电路的方法及装置 - Google Patents

Abstract

本发明涉及一种用于校准模拟集成电路的方法及装置。其装置包括：熔断控制单元接收用于校准模拟集成电路的第一信息，在逻辑控制单元的烧写使能信号的控制下，输出熔断信号；存储单元阵列根据熔断信号，存储第二信息，通过检测节点输出第二信息；存储信息检测单元根据逻辑控制单元的检测使能控制信号，通过检测节点读取存储的第二信息；逻辑控制单元用于向熔断控制单元输出烧写使能信号，及向存储信息检测单元输出检测使能控制信号，并判断第二信息和第一信息是否一致，确定是否烧写成功；在模拟集成电路工作期间，输出存储的第二信息。本发明通过设置模拟集成电路中存储单元阵列的值来校准其性能，进而减小工艺偏差对电路性能产生的影响。

Description

一种用于校准模拟集成电路的方法及装置

技术领域

本发明涉及包括熔丝元件的半导体集成电路领域,尤其涉及一种用于校准模拟集成电路的方法及装置。

背景技术

模拟集成电路芯片的性能是由一系列生产流程的工艺步骤决定的，每一个工艺步骤中都包含了多种会影响芯片性能的工艺参数。不仅在不同批次中工艺参数会存在一定的偏差变化，即使在同一晶圆的不同位置也可能会存在明显偏差。然而其中某些较为边缘的工艺参数偏差的组合，会对高精度模拟集成电路的性能产生较大影响。

为了减少工艺偏差对高精度模拟集成电路性能的影响，在电路设计时多会引入在一定范围内可调整的冗余设计以应对生产工艺中的偏差。冗余设计的控制信号则是根据实际性能测试选取的最优控制值，此设计存在覆盖面积大，且最优控制值的可靠性不高等问题。

发明内容

本发明为了克服上述现有技术的不足，提供了一种校准模拟集成电路的方法和装置，通过逻辑控制单元连接熔断控制单元实现对存储单元阵列的内容烧写；在需要时通过逻辑控制单元连接存储信息检测单元实现对存储单元阵列的内容读取，并保证低功耗检测的要求。

为了实现上述目的，本发明一方面提供了一种校准模拟集成电路的装置，该装置包括：存储单元阵列、熔断控制单元、存储信息检测单元和逻辑控制单元；其中熔断控制单元接收用于校准模拟集成电路的第一信息，并且在逻辑控制单元的烧写使能信号的控制下，输出熔断信号；存储单元阵列根据熔断信号，存储第二信息，并且通过检测节点输出存储的第二信息；存储信息检测单元根据逻辑控制单元的检测使能控制信号，通过检测节点读取存储的第二信息；逻辑控制单元用于向熔断控制单元输出烧写使能信号，以及向存储信息检测单元输出检测使能控制信号，并判断第二信息和第一信息是否一致，确定是否就第一信息重新发出烧写使能信号；在模拟集成电路工作期间，则输出存储的所述第二信息。

另一方面提供了一种校准模拟集成电路的方法，该方法包括：接收用于校准模拟集成电路的第一信息，在烧写使能信号的控制下，输出熔断信号；根据熔断信号，存储第二信息，并通过检测节点输出存储的第二信息；根据检测使能控制信号，读取第二信息；判断第二信息和第一信息是否一致，确定是否就第一信息重新发出烧写使能信号；在模拟集成电路工作期间，输出第二信息。

本发明通过对电路内部参数的扫描并检测模拟集成电路的性能来确定最优控制值，并永久性地写入存储单元阵列。通过设置模拟集成电路中存储单元阵列的值来校准其性能，提高了模拟集成电路性能的稳定性，不仅减小了硬件的开销，也减小工艺偏差对电路性能产生的影响。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明实施例提供的一种用于校准模拟集成电路装置的结构示意图；

图2为本发明实施例提供的一种存储单元实现方法的结构示意图；

图3A为图1所示装置中存储信息检测单元的第一结构示意图；

图3B为图1所示装置中存储信息检测单元的第二结构示意图；

图3C为图1所示装置中存储信息检测单元的第三结构示意图；

图3D为图1所示装置中存储信息检测单元的第四结构示意图；

图3E为图1所示装置中存储信息检测单元的第五结构示意图；

图3F为图1所示装置中存储信息检测单元的第六结构示意图；

图4A为本发明实施例提供的一种用于校准模拟集成电路烧写阶段的方法流程示意图。

图4B为本发明实施例提供的一种用于校准模拟集成电路正常检测阶段的方法流程示意图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图1为本发明实施例提供的一种用于校准模拟集成电路装置的结构示意图。如图1所示，该装置包括：熔断控制单元101、存储单元阵列102、存储信息检测单元103和逻辑控制单元104。

存储单元阵列102是由一个或多个存储单元并联而成，可以是N个比特的存储器阵列，用于接收来自于熔断控制单元101的熔断信号，以实现永久存储校准信息，并将检测存储状态的待测节点信息输出至存储信息检测单元103。

熔断控制单元101用于接收来自于前续电路性能参数的待烧写信息与来自于逻辑控制单元104的烧写使能信号，生成控制存储单元阵列102的熔断信号，以实现对存储单元阵列102的内容烧写。熔断控制单元101可以依次每次只对一个存储单元进行烧写操作，亦可同时对存储单元阵列102进行整体烧写操作。其中，熔断信号为逻辑电平信号，待烧写信息包括烧写地址与待烧写数据。

存储信息检测单元103用于接收来自于逻辑控制单元104的检测使能控制信号，并通过来自于存储单元阵列102的检测节点，检测存储单元阵列102中的校准信息，输出检测结果至逻辑控制单元。其中，存储信息检测单元103可以同时对存储单元阵列102进行整体存储信息检测；亦可依次每次只对一个存储单元进行存储信息检测。

逻辑控制单元104用于生成熔断控制单元101的烧写使能信号和存储信息检测单元103的检测使能控制信号，接收存储信息检测单元103输出的检测结果，并向芯片后续电路输出存储信息。

具体为，在执行烧写时，逻辑控制单元104关闭与烧写无关的功能单元，等待熔断控制单元101执行烧写过程，并对存储信息检测单元103输出的检测结果与存储单元阵列102存储的校准信息进行比较；如果比较结果一致，确定待烧写信息烧写成功，输出烧写是否成功的信息；否则，确定待烧写信息烧写失败，重新进行烧写或为后续处理作出标记；

在初始化或复位等不执行烧写时，逻辑控制单元104控制存储信息检测单元103读取存储单元阵列102中的校准信息，并且在接收存储信息检测单元103的检测结果后，自动关闭所述存储信息检测单元，以节约功耗，并输出存储信息。

根据电路的性能要求，比如BGR电压，输出电流，端口阻抗匹配等参数，确定一组最优控制值存入寄存器中。

烧写阶段，逻辑控制单元输出的烧写使能信号有效，例如烧写使能信号为1有效，熔断控制单元101接收寄存器输出的最优控制值的待烧写信息，根据待烧写信息的烧写地址与待烧写数据，产生相应的熔断信号；熔断信号控制存储单元阵列102，实现对存储单元阵列102的内容烧写，同时存储单元阵列102存储校准信息，通过存储信息完成对待校准电路性能控制。

验证阶段，存储信息检测单元103在检测使能控制信号的控制下，检测节点将存储的状态信息输出至存储信息检测单元103，检测存储单元阵列102的检测节点信息，输出检测结果，其中，检测使能控制信号调用检测节点信息作为输入信息。逻辑控制单元104通过判断检测结果是否与校准信息一致，确定是否烧写成功。若是，则烧写成功，不再执行烧写；若否，则烧写失败，重新进行烧写或为后续处理作出标记。

不执行烧写的正常检测阶段，逻辑控制单元104通过接收来自于存储信息检测单元103的检测结果，并向后续电路持续输出存储信息。

例如，烧写入存储单元阵列的信息为3比特，存储单元阵列对于3比特信息，可以有八种变化，即000到111的八种变化，未烧写时输出为000。通过对电路内部参数的扫描并检测模拟集成电路的性能来确定最优控制值，即用于烧写的3比特信息，例如101。在烧写过程中，需要对最高位和最低位进行烧写，烧写时产生相应的熔断信号，中间位不需要改变存储信息，烧写时不产生相应的熔断信号。

在验证阶段，存储信息检测单元103在检测使能控制信号的控制下，检测存储单元阵列102的检测节点信息，输出检测结果，判断检测结果是否与校准信息一致，从而确定是否烧写成功，由逻辑控制单元104输出相应状态信号。若是，则烧写成功，不再执行烧写；若否，则烧写失败，熔断控制单元101再次接收待烧写信息，重新进行烧写或为后续处理作出标记。

在不执行烧写的正常检测阶段，通过接收存储信息检测单元的检测结果，向后续电路持续输出存储信息。

本发明通过设置模拟集成电路中存储单元阵列的值来校准其性能，提高了模拟集成电路性能的稳定性，减小工艺偏差对电路性能产生的影响。

图2为本发明实施例提供的一种存储单元实现方法的结构示意图。如图2所示，存储单元包括：反相器链U1、U2、U3，上拉电阻Ru，PMOS管MP1和POLY熔丝F1。

反相器链U1、U2、U3的输入端相连到熔断控制单元101的输出端，用于接收熔断信号，其输出端连接到PMOS管MP1的栅极；PMOS管MP1的漏极连接到POLY熔丝F1的一端，其连接点设置为检测节点，其源极和衬底连接到烧写电源，用于在PMOS管MP1导通时产生熔断POLY熔丝F1所需的大电流；POLY熔丝F1的另一端连接到地；根据POLY熔丝F1是否熔断表示存储数据的逻辑值；上拉电阻Ru的一端连接到第一PMOS管的栅极，另一端接到烧写电源，为PMOS管MP1的栅极提供弱上拉；连接POLY熔丝F1的检测节点用于存储信息检测单元103检测存储信息。

存储单元具体用于，接收熔断信号，熔断信号通过反相链U1、U2、U3提高信号驱动能力，将PMOS管MP1导通，同时在PMOS管MP1上产生瞬间电流，电流流过POLY熔丝F1。根据烧写过程中熔断信号是否有效，得到存储单元阵列102的存储的状态：当熔断信号为高电平时，熔断信号有效，执行烧写，POLY熔丝F1熔断，检测时检测节点输出0，此时存储单元状态处于低阻的状态，即存储单元所存储的为已烧写状态值；当熔断信号为低电平时，熔断信号无效，不执行烧写，POLY熔丝F1不熔断，检测时检测节点输出1，此时存储单元状态处于高阻的状态，即存储单元所存储的为未烧写状态值。最后由检测节点将存储数据的逻辑值输出。

本发明装置中存储检测单元103存在多种电路结构，下面将对部分结构作介绍。

图3A为图1所示装置中存储信息检测单元的第一结构示意图。如图3A所示，存储信息检测单元包括：施密特反相器、开关和POLY熔丝。

POLY熔丝的一端连接到地，施密特反相器的输入端连接到检测节点，其输出端连接到逻辑控制单元104；施密特反相器的输入端与检测节点的连接点分别与开关的一端以及POLY熔丝的另一端连接，开关的另一端连接到电源；施密特反相器与开关受控于检测使能控制信号，其中，检测使能控制信号调用检测节点信息作为输入信息，通过检测使能控制信号控制形成电源流经POLY熔丝到地的小电流导通路径，施密特反相器检测检测节点的电压，输出检测结果。其中，开关包括但不限于PMOS或NMOS开关。

在检测使能控制信号的控制下，开关闭合，若POLY熔丝在之前的烧写过程中熔断，则POLY熔丝处于高阻的状态，利用施密特反相器第一阈值电压与检测节点电压的关系，输出POLY熔丝已熔断的检测结果，即存储单元所存储的已烧写状态值；若POLY熔丝在之前的烧写过程中未熔断，则POLY熔丝处于低阻的状态，经施密特反相器处理后，利用施密特反相器第二阈值电压与检测节点电压的关系，输出POLY熔丝未熔断的检测结果，即存储单元所存储的未烧写状态值。

图3B为图1所示装置中存储信息检测单元的第二结构示意图。如图3B所示，存储信息检测单元包括：施密特反相器、开关和POLY熔丝。

POLY熔丝的一端连接到电源，施密特反相器的输入端连接到检测节点，其输出端连接到逻辑控制单元104；施密特反相器的输入端与检测节点的连接点分别与开关的一端以及POLY熔丝的另一端连接，开关的另一端连接到地；施密特反相器与开关受控于检测使能控制信号，其中，检测使能控制信号调用检测节点信息作为输入信息。通过检测使能控制信号控制形成电源流经POLY熔丝到地的小电流导通路径，施密特反相器检测检测节点的电压，输出检测结果。其中，开关包括但不限于PMOS或NMOS开关。

该存储信息检测单元的检测过程与图3A所示的存储信息检测单元的检测过程相同，此处不再赘述。

图3C为图1所示装置中存储信息检测单元的第三结构示意图。如图3C所示，存储信息检测单元包括：可控电流源、比较器和POLY熔丝。POLY熔丝的一端连接到地，可控电流源的输入端连接到电源，其输出端连接到检测节点；可控电流源的输出端与检测节点的的连接点分别与POLY熔丝的另一端以及比较器输入端的一端连接，比较器输入端的另一端连接到基准参考电压，其输出端连接到逻辑控制单元104；，比较器与可控电流源受控于检测使能控制信号，其中，检测使能控制信号调用检测节点信息作为输入信息。基准参考电压可由但不限于阻值分压或带隙基准电路产生，其输出电压值可由外部信号控制。

在检测使能控制信号的控制下，将可控电流源与熔丝组合起来形成电源与地之间的通路。若POLY熔丝在之前的烧写过程中熔断，则POLY熔丝处于高阻的状态，利用基准参考电压与检测节点电压的关系，输出POLY熔丝已熔断的检测结果，即存储单元所存储的已烧写状态值；若POLY熔丝在之前的烧写过程中未熔断，则POLY熔丝处于低阻的状态，利用基准参考电压与检测节点电压的关系，输出POLY熔丝未熔断的检测结果，即存储单元所存储的未烧写状态值。

图3D为图1所示装置中存储信息检测单元的第三结构示意图。如图3D所示，存储信息检测单元包括：可控电流源、比较器和POLY熔丝。

POLY熔丝的一端连接到电源，可控电流源的输入端连接到检测节点，其输出端连接到地；可控电流源的输入端与检测节点的的连接点分别与POLY熔丝的另一端以及比较器输入端的一端连接，比较器输入端的另一端连接到基准参考电压，其其输出端连接到逻辑控制单元104；比较器与可控电流源受控于检测使能控制信号，其中，检测使能控制信号调用检测节点信息作为输入信息。基准参考电压可由但不限于阻值分压或带隙基准电路产生，其输出电压值可由外部信号控制。

该存储信息检测单元的检测过程与图3C所示的存储信息检测单元的检测过程相同，此处不再赘述。

图3E为图1所示装置中存储信息检测单元的第三结构示意图。如图3E所示，存储信息检测单元包括：可控电阻、开关、比较器和POLY熔丝。其中，可控电阻为具有使能控制的电阻。

POLY熔丝的一端连接到地，可控电阻的一端端连接到检测节点，其另一端通过开关连接到电源，可控电阻的一端与检测节点的连接点分别与POLY熔丝的另一端及比较器输入端的一端连接，比较器输入端的另一端连接到基准参考电压，其输出端连接到逻辑控制单元104；比较器与可控电阻受控于检测使能控制信号，其中，检测使能控制信号调用检测节点信息作为输入信息。基准参考电压可由但不限于阻值串分压或带隙基准电路产生，其输出电压值可由外部信号控制。所述开关包括但不限于PMOS或NMOS开关。

在检测使能控制信号的控制下，将可控电阻与熔丝组合起来形成电源与地之间的通路。若POLY熔丝在之前的烧写过程中熔断，则POLY熔丝处于高阻的状态，利用基准参考电压与检测节点电压的关系，输出POLY熔丝已熔断的检测结果，即存储单元所存储的已烧写状态值；若POLY熔丝在之前的烧写过程中未熔断，则POLY熔丝处于低阻的状态，利用基准参考电压与检测节点电压的关系，输出POLY熔丝未熔断的检测结果，即存储单元所存储的未烧写状态值。其中，结构Ⅰ与结构Ⅱ中的开关包括但不限于PMOS或NMOS开关。

图3F为图1所示装置中存储信息检测单元的第三结构示意图。如图3F所示，存储信息检测单元103包括：可控电阻、开关、比较器和POLY熔丝。其中，可控电阻为具有使能控制的电阻。

POLY熔丝的一端连接到电源，可控电阻的一端端连接到检测节点，其另一端通过开关连接到地，可控电阻的一端与检测节点的连接点分别与POLY熔丝的另一端及比较器输入端的一端连接，比较器输入端的另一端连接到基准参考电压，其输出端连接到所述逻辑控制单元；比较器与可控电阻受控于检测使能控制信号，其中，检测使能控制信号调用检测节点信息作为输入信息。基准参考电压可由但不限于阻值串分压或带隙基准电路产生，其输出电压值可由外部信号控制。所述开关包括但不限于PMOS或NMOS开关。

该存储信息检测单元的检测过程与图3E所示的存储信息检测单元的检测过程相同，此处不再赘述。

图4A为本发明实施例提供的一种用于校准模拟集成电路烧写阶段的方法流程示意图。如图4A所示，该方法包括：

步骤S401、接收用于校准模拟集成电路的待烧写信息，在烧写使能信号的控制下，输出熔断信号；

步骤S402、根据熔断信号，存储校准信息，并通过检测节点输出存储的校准信息；

步骤S403、根据检测使能控制信号，读取检测节点信息，输出检测结果；

步骤S404、判断检测结果是否与校准信息一致；

步骤S405、若是，确定待烧写信息烧写成功；若否，确定待烧写信息烧写失败，返回步骤S401。

图4B为本发明实施例提供的一种用于校准模拟集成电路正常检测阶段的方法流程示意图。如图4B所示，在不执行烧写时，该方法包括：

步骤403、根据检测使能控制信号，读取检测节点信息，输出检测结果；

步骤406、输出存储信息。

本发明通过对电路内部参数的扫描并检测模拟集成电路的性能来确定最优控制值，并永久性地写入存储单元阵列。通过设置模拟集成电路中存储单元阵列的值来校准其性能，提高了模拟集成电路性能的稳定性，不仅减小了硬件的开销，也减小工艺偏差对电路性能产生的影响。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种用于校准模拟集成电路的装置，其特征在于，包括：存储单元阵列、熔断控制单元、存储信息检测单元和逻辑控制单元；其中，

所述熔断控制单元接收用于校准模拟集成电路的第一信息，并且在所述逻辑控制单元的烧写使能信号的控制下，输出熔断信号；

所述存储单元阵列根据所述熔断信号，存储第二信息，并且通过检测节点输出存储的所述第二信息；

所述存储信息检测单元根据所述逻辑控制单元的检测使能控制信号，通过检测节点读取存储的所述第二信息；

所述逻辑控制单元用于向所述熔断控制单元输出烧写使能信号，以及向所述存储信息检测单元输出检测使能控制信号，并判断所述第二信息和所述第一信息是否一致，确定是否就所述第一信息重新发出所述烧写使能信号；在模拟集成电路工作期间，则输出存储的所述第二信息。

2.根据权利要求1所述的装置，其特征在于，所述存储单元阵列包括由一个或多个存储单元并联而成；

所述存储信息检测单元，可以同时对所述存储单元阵列进行整体所述第二信息检测，亦可依次每次只对一个所述存储单元进行所述第二信息检测；

所述熔断控制单元，可以依次每次只对一个所述存储单元进行烧写操作，亦可同时对所述存储单元阵列进行整体烧写操作。

3.根据权利要求2所述的装置，其特征在于，所述存储单元包括：反相器链、第一PMOS管、上拉电阻和熔丝；其中，

所述反相器链的输入端与所述熔断控制单元的输出端相连，所述反相器链的输出端与所述上拉电阻以及所述第一PMOS管的栅极相连，所述第一PMOS管的源极与所述上拉电阻的另一端连接电源，其漏极与所述熔丝的一端相连，其连接点设置为所述检测节点，所述熔丝的另一端接地。

4.根据权利要求3所述的装置，其特征在于，所述存储单元具体用于：

接收所述熔断信号，所述熔断信号通过所述反相链提高驱动能力，将所述第一PMOS管导通，在所述第一PMOS管上产生大电流，在检测过程中，通过所述熔丝是否熔断确定检测节点的逻辑值。

5.根据权利要求1-4中任一权利要求所述的装置，其特征在于，所述存储信息检测单元包括：施密特反相器、开关和熔丝；

所述熔丝的一端接地，所述施密特反相器的输入端与所述检测节点连接，其输出端与所述逻辑控制单元连接；所述施密特反相器的输入端与所述检测节点的连接点分别与所述开关的一端以及所述熔丝的另一端连接，所述开关的另一端接电源；所述施密特反相器与所述开关受控于所述检测使用控制信号；或者，

所述熔丝的一端接电源，所述施密特反相器的输入端与所述检测节点连接，其输出端与所述逻辑控制单元连接；所述施密特反相器的输入端与所述检测节点的连接点分别与所述开关的一端以及所述熔丝的另一端连接，所述开关的另一端接地；所述施密特反相器与所述开关受控于所述检测使用控制信号；

通过所述检测使能控制信号控制形成电源流经所述熔丝到地的小电流导通路径，所述施密特反相器检测检测节点的电压，并输出所述第二信息。

6.根据权利要求1-4中任一权利要求所述的装置，其特征在于，所述存储信息检测单元包括：可控电流源、比较器和熔丝；

所述熔丝的一端接地，所述可控电流源的输入端接电源，其输出端连接到所述检测节点；所述可控电流源的输出端与所述检测节点的的连接点分别与所述熔丝的另一端及所述比较器输入端的一端连接，所述比较器输入端的另一端连接基准参考电压，其输出端与所述逻辑控制单元连接；所述比较器与所述可控电流源受控于所述检测使能控制信号；或者，

所述熔丝的一端接电源，所述可控电流源的输出端接地，其输入端与所述检测节点连接；所述可控电流源的输入端与所述检测节点的连接点分别与所述熔丝的另一端以及所述比较器输入端的一端连接，所述比较器输入端的另一端连接基准参考电压，其输出端与所述逻辑控制单元连接；所述比较器与所述可控电流源受控于所述检测使能控制信号。

7.根据权利要求1-4中任一权利要求所述的装置，其特征在于，所述存储信息检测单元包括：可控电阻、开关、比较器和熔丝；

所述熔丝一端接地，所述可控电阻的一端与所述检测节点连接，其另一端通过开关与电源连接，所述可控电阻的一端与所述检测节点的连接点分别与所述熔丝的另一端以及所述比较器输入端的一端连接，所述比较器输入端的另一端连接基准参考电压，其输出端与所述逻辑控制单元连接；所述比较器与所述可控电阻受控于所述检测使能控制信号；或者，

所述熔丝一端接电源，所述可控电阻的一端端连接到所述检测节点，其另一端通过开关与地连接，所述可控电阻的一端与所述检测节点的连接点分别与所述熔丝的另一端及所述比较器输入端的一端连接，所述比较器输入端的另一端连接到基准参考电压。所述比较器与所述可控电阻受控于所述检测使能控制信号。

8.根据权利要求1所述的装置，其特征在于，所述逻辑控制单元具体用于，

在执行烧写时，关闭与烧写无关的功能单元，等待所述熔断控制单元执行所述烧写过程；或者，

在不执行烧写时，控制所述存储信息检测单元读取所述存储单元阵列中的所述第二信息，并输出所述第二信息。

9.一种用于校准模拟集成电路的方法，其特征在于，包括：

接收用于校准模拟集成电路的第一信息，在烧写使能信号的控制下，输出熔断信号；

根据所述熔断信号，存储第二信息，并通过检测节点输出存储的所述第二信息；

根据检测使能控制信号，读取所述第二信息；

判断所述第二信息和所述第一信息是否一致，确定是否就所述第一信息重新发出所述烧写使能信号；

在模拟集成电路工作期间，输出所述第二信息。

10.根据权利要求9所述的方法，其特征在于，还包括：

在执行烧写时，关闭与烧写无关的功能，执行所述烧写过程；或者，

在不执行烧写时，通过所述检测使能控制信号读取所述第二信息，并输出所述第二信息。

11.一种模拟集成电路，其特征在于，包括：所述权利要求1的装置。