CN1815736A

CN1815736A - 具有可电编程的熔丝的半导体集成电路

Info

Publication number: CN1815736A
Application number: CNA2006100051329A
Authority: CN
Inventors: 末冈厚志
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-01-12
Filing date: 2006-01-12
Publication date: 2006-08-09
Anticipated expiration: 2026-01-12
Also published as: US20060152272A1; JP2006197124A; US7215177B2; JP3923982B2; CN100435337C

Abstract

一种半导体集成电路，具有：熔丝元件，设置在编程用电压节点与锁存节点之间，能够电编程；锁存电路，封锁上述锁存节点的电压；上述半导体集成电路还具有电流源，通过控制上述锁存电路工作电流的大小来控制电阻判别值，该电阻判别值用于判定上述熔丝元件是否被编程。

Description

具有可电编程的熔丝的半导体集成电路

本申请基于日本专利申请NO.2005-005475(归档于2005年1月12日)，并保证其优先权，所有内容如下。

技术领域

本发明涉及半导体集成电路，例如，适用于具有可电编程的熔丝(eFuse等)的半导体集成电路。

背景技术

以往存在源极和漏极互相连接、作为电容器发挥作用的MOS电容器。使用了具有反熔丝(anti-fuse)元件的半导体集成电路(如参照USP 6,667,902)，该反熔丝元件中，在上述MOS电容器的栅极和源极及漏极间施加高压，破坏栅氧化膜，使其导通而编程。

但是，将该反熔丝元件编程后读出时，有以下(1)、(2)所示的问题。

(1)读出容限低

反熔丝元件的电阻有几率地分布。大致分为编程后的元件的电阻值分布和未编程的元件的电阻值分布两种。设计读出电路时，必须看清该分布，以合适的电阻判别值分为编程后的元件和未编程的元件。但是，决定该电阻判别值的读出电路容易受到制造时误差的影响，导致读出容限很低。

(2)测试时间增大

表示编程的良好程度的标准之一为电阻值，对该值的把握关系到信赖度的提高。测定的方法之一为：由某种选择装置使反熔丝元件流通电流，由测试器分别测量其电流值来进行测定。这时，由于对流入每个反熔丝元件的电流进行测量，1个元件所需的测量时间例如需要50msec左右，100根编程后的反熔丝元件所耗的测试时间为5sec左右。由于需要上述时间，大批量生产时测量大量电阻时，测试时间就会增大。

发明内容

涉及本发明的一种方式的半导体集成电路，具有：

熔丝元件，设置在编程用电压节点与锁存节点之间，能够电编程；

锁存电路，锁存上述锁存节点的电压；以及

电流源，通过控制上述锁存电路工作电流的大小来控制电阻判别值，该电阻判别值用于判定上述熔丝元件是否已被编程。

涉及本发明的一种方式的半导体集成电路，具有：

熔丝元件，设置在编程用电压节点与电阻值监视用端子之间，能够电编程；

恒流源，发生流入上述熔丝元件的电流；

比较器，将由流入上述熔丝元件的电流发生的电压与基准电压进行比较，判定上述熔丝元件是否已被编程。

涉及本发明的一种方式的半导体集成电路，具有：

锁存电路，锁存上述锁存节点的电压；

电流源，通过控制上述锁存电路的动作电流的大小来控制电阻判别值，该电阻判别值用于判定上述熔丝元件是否已被编程；

恒流源，发生流向上述熔丝元件的电流；

附图说明

图1A为表示涉及本发明第1实施方式的半导体集成电路的电路图。

图1B为表示图1A中反相器的电路图。

图2为表示图1A的半导体集成电路的读出动作的时序图。

图3示意性地表示了反熔丝元件的电阻分布。

图4示意性地表示了反熔丝元件的电阻分布。

图5示意性地表示了降低电阻判别值后的反熔丝元件的电阻分布。

图6示意性地表示了提高电阻判别值后的反熔丝元件的电阻分布。

图7示意性地表示了除去电阻判别值附近的反熔丝元件后的反熔丝元件的电阻分布。

图8为表示电流源的一个具体例子的电路图。

图9为表示涉及本发明第2实施方式的半导体集成电路的电路图。

图10为表示涉及本发明第3实施方式的半导体集成电路的电路图。

图11为表示涉及本发明第4实施方式的半导体集成电路的电路图。

图12为表示涉及本发明变形例1的半导体集成电路的电路图。

图13为表示涉及本发明变形例2的半导体集成电路的电路图。

图14为表示涉及本发明第5实施方式的半导体集成电路的电路图。

具体实施方式

下面参照附图说明本发明的实施方式。而且，本说明中，所有图中共同的部分用共同的符号表示。

[第1实施方式]

首先，使用图1A及图1B说明涉及本发明第1实施方式的半导体集成电路的结构。图1A为表示涉及本发明第1实施方式的半导体集成电路的电路图。图1B为表示图1A中倒相电路22的电路图。

如图示，设置了反熔丝元件11，其源极/漏极与编程用电压节点VBP连接，栅极与势垒栅12的源极/漏极的一端连接。该反熔丝元件11的编程如下进行：即，使编程用选择晶体管13导通，使读出用晶体管14截止。在此状态下，向节点VBP施加高压，且将电阻值监视用端子EFMONI设置为0V，由此破坏反熔丝元件11的栅绝缘膜，使栅极及源极/漏极间导通。

这里，势垒栅12防止编程时的高压向读出电路施加。事先将该晶体管的栅极VBT例如设置为内部电源电压VDD。于是，编程时漏极电压即使为高压，源极电压最大也只是上升到“势垒栅12的栅极电压VBT-势垒栅12的阈值电压Vth”。

另外，读出反熔丝元件11的信息时，使读出动作用晶体管14导通，且将编程用电压节点VBP设置为读出用电压。然后由锁存电路15判别由节点VBP经过反熔丝元件11流入锁存节点18的电流比规定值大还是小。

锁存电路15具有NAND电路21和倒相电路22。

NAND电路21向第1输入端子输入锁存节点18的电压，向第2输入端子输入预充信号PRCHn。

倒相电路22将NAND电路21的输出作为输入，将NAND电路21的输出反转，输入到倒相电路23。同时，倒相电路22通过锁存节点18再次输出到NAND电路21的第1输入端子，与NAND电路21一起形成锁存电路。该锁存电路15保持从反熔丝元件11读出的是否被编程的信息。若已编程，则反相器23将晶体管24的栅极驱动为“0”，否则驱动为“1”。由此，若已编程，则输出OUT为HiZ(高阻抗)，否则为“0”。

该倒相电路22具有PMOS晶体管P1和NMOS晶体管N1。PMOS晶体管P1的源极与内部电源VDD连接。NMOS晶体管N1的漏极与PMOS晶体管P1的漏极连接，源极与电流源16连接，栅极与PMOS晶体管P1的栅极连接。

电流源16将上述倒相电路22所具有的NMOS晶体管N1的源极作为输入，决定“倒相电路22能够从锁存节点18输出的电流”。电流源16具有作为电流镜工作的晶体管25、26、电阻元件R1。

晶体管25的漏极与栅极连接，通过电阻元件R1与内部电源VPP连接，源极接地。晶体管26的漏极与上述NMOS晶体管N1的源极连接，栅极与晶体管25的栅极连接，源极接地。电阻元件R1的一端与内部电源VPP连接，另一端与晶体管25的漏极连接。

图1只表示了1个反熔丝元件。但是实际上具有多个元件。这时，对于多个元件，只设置1个电阻R1和晶体管25，每个元件中都设置晶体管26。

<读出动作(READ动作)>

接着使用图2说明图1A、1B所示的半导体集成电路的读出动作(READ动作)。图2为说明图1A、1B所示电路的读出动作的时序图。

首先，时刻t0时，向读出动作用晶体管14的栅极EFCLOSEn施加的电压为“1”(VPP)。另外，由于NAND电路21的预充信号PRCHn为“0”，锁存节点18被初始化为“0”，被预充电。

接着，时刻t1时，电源VBP上升到内部电源电压VDD，作为“读出用电压”。

然后，时刻t2时，预充信号PRCHn为“1”，解除预充电。之后，已被编程的和未被编程的动作不同。

首先，在编程后的反熔丝元件11中，栅绝缘膜被破坏，栅极与源极/漏极导通。因此，电流依次通过编程用电压节点VBP→反熔丝元件11→势垒栅12→读出动作用晶体管14的电流路径，流入锁存节点18。由此锁存节点18的电压上升到VDD电平。然后，接收该电位变化，NAND电路21的输出为“0”V，由接收NAND电路21输出的倒相电路22反转，输出“1”，表示该编程完成的理论值“1”的封锁结束。

另外，未编程的反熔丝元件14中，栅绝缘膜未被破坏，栅极与源极/漏极绝缘。因此，锁存节点18中未流入电流，锁存节点18的施加电压保持预充信号PRCHn的初始电压“0”状态。

如上述，读出(READ)动作时，由是否经过反熔丝元件(eFuse)11向锁存节点18流入电流并反转锁存节点18的电压来判断是否为编程后的元件。

这里，流入反熔丝元件11的电阻的电流与反熔丝元件的电阻成比例。由于该电流来自倒相电路22所具有的NMOS晶体管N1的源极，通过电流源16流向接地电源GND，所以只要不超过该电流，锁存节点18就保持为“0”V(例如，“0”状态)。

如果反熔丝元件11的电阻比规定值低时，流入的电流超过该倒相电路22能够输出电流的上限。因此，锁存节点18反转为“1”。

另外，反熔丝元件11的电阻比规定值高时，低于倒相电路22能够输出的电流。因此，锁存节点18保持为“0”V。

由此，将“倒相电路22输出的电流(动作电流)”设定为合适的值是很重要的。控制该电流成为控制是否反转锁存节点18的基准值，结果为控制反熔丝元件11的电阻判别值。

这里，“倒相电路22输出的电流(动作电流)”，例如可以不设置电流源16，将倒相电路22所具有的NMOS晶体管N1的源极直接与GND连接，通过改变倒相电路22所具有的NMOS晶体管N1等的单元尺寸来控制。但是，考虑晶体管P1、N1的制造误差后，将电阻判别值控制为所期望值就很困难。

本实施方式所涉及的半导体集成电路中，具有电流源16，例如，通过选择该电流源16的电阻元件R1的长度或晶体管25的沟道尺寸，能够容易控制发生的电流。即，通过设定电流源的电流值能够控制“倒相电路22输出的电流(动作电流)”，能够控制是否反转锁存节点18的基准值，从而能够容易控制反熔丝元件11的电阻判别值。

<读出电路的使用方法>

接着使用图3至图7具体说明能够控制涉及本实施方式的半导体集成电路的反熔丝元件11的电阻判别值的读出电路的使用方法。图3至图7示意性地表示编程后的反熔丝元件11的电阻分布，图中用×表示各元件的电阻值。

如图3所示，不是所有编程后的反熔丝元件11都由相同的电阻值来编程的。其中包含由于没有达到完全编程、经过一段时间再次接通的元件。未编程的元件中包括其他元件编程时受损、电阻变低的元件。这些电阻判别值附近的反熔丝元件11，由于不稳定，不知道该判别到哪一方，所以有必要事先除去。

首先，如图4所示，通常状态下，电流源16的“倒相电路22输出的电流(动作电流)”设定为电流I0(例如相当于熔丝元件11的电阻判别值50kΩ左右)。该“电流I0”为上述读出动作中使用的值。因此，比该值小的值被读出时，例如判定为“1”状态(已编程)，比该值大的值被读出时，例如判定为“0”状态(未编程)。此状态中，可能存在具有判别值附近的电阻值的元件。

因此，首先如图5所示，通过将电阻元件R1的长度选择缩短等来增大电流源16的“倒相电路22输出的电流”，设定为“电流I1(例如熔丝元件11的电阻判别值10kΩ左右”(I1＞I0)。该“电流I1”例如用于大量生产测试时等。

然后，由该“电流I1”进行上述读出动作时，由于使输出电流更多，反转锁存节点18的电流值的上限上升了，如果不是比通常低的电阻值，就不能判定为编程结束(“1”状态)。由此，能够除去该电阻判别值10kΩ左右与电阻判别值50kΩ左右之间的熔丝元件11-1、11-2。由此，可以除去以通常动作会被判定为编程结束(“1”状态)、但却是高电阻的元件。

接着，如图6所示，通过将电阻元件R1的长度选择增长等来减少电流源16的“倒相电路22输出的电流”，设定为“电流I2(例如熔丝元件11的电阻判别值100kΩ左右”(I0＞I2)。该“电流I2”例如用于大量生产测试时等。

然后，由该“电流I2”进行上述读出动作时，由于输出电流更少，反转锁存节点18的电流值的上限下降了，比通常高的电阻值，被判定为编程结束。由此，能够除去该电阻判别值100kΩ左右与电阻判别值50kΩ左右之间的熔丝元件11-3、11-4，可以将虽然在通常的读出动作中被判定为未编程，但由于电阻值在基准值附近，所以有可能被误判为编程结束的熔丝元件11-3、11-4重新排除。

由此，通过上述2个设定进行测试，只将使用了具有在这些测试中通过的电阻值的反熔丝元件11，的芯片推出市场。

如上述，将电流源16的电流值设定为以下三个档：“电流I0”(电阻判别值10kΩ)、“电流I1”(电阻判别值50kΩ)、“电流I2”(电阻判别值100kΩ)。而且，通过事先除去被判定为在这之间(I1＞I0＞I2)内的熔丝元件11-1～11-4，能够防止错误的读出动作，扩大读出容限，提高信赖度。

改变电阻元件R1的长度的方法，例如可以考虑图8所示的电路16。事先将电阻元件R1分割为电阻元件R1-1、R1-2、R1-3，设置能够忽视接通电阻的尺寸的晶体管TR_I1、TR_I0。晶体管TR_I0能够使电阻元件R1-2的两端短路，晶体管TR_I1能够使由电阻元件R1-2和R1-3构成的电阻两端短路。

使用这样的电路16，栅极SW_I0及SW_I1为0V、晶体管TR_I0和TR_I1都导通时，电阻元件R1＝R1-1+R1-2+R1-3。由于栅极SW_I0为电源VPP、栅极SW_I1为0V时，晶体管TR_I0导通，TR-I1截止，所以电阻元件R1＝R1-1+R1-3的值。同样，栅极SW_I0为0V、栅极SW_I1为电源VPP时，晶体管TR_I0截止，TR-I1导通，所以电阻元件R1＝R1-1。如上述，由晶体管TR_I0、TR_I1的导通、截止，可以将R1的值设定为3个。

[第2实施方式]

下面，使用图9说明本发明第2实施方式所涉及的半导体集成电路。该实施方式涉及编程后的反熔丝元件的电阻值测定。本说明中，省略与上述第1实施方式重复的部分。

如图示，在电阻值监视用端子EFMONI与接地电源GND之间设置了与编程用选择晶体管13的电流路径一端共同连接的熔丝元件11的电阻值判定用电路31。

该判定用电路31具有恒流源电路33和比较器34。

恒流源电路33中，源极与内部电源VDD连接，具有由栅极SWn的电压开/关该电路33的晶体管38和一端与晶体管38的漏极连接的电阻元件R2。而且，该电路33还具有漏极及栅极与电阻元件R2的另一端连接、源极与接地电源GND连接的晶体管35和漏极与电阻值监视用端子EFMONI连接、栅极与晶体管35的栅极连接、源极与接地电源GND连接的晶体管36。该晶体管35、36作为电流镜工作。

比较器39比较电阻值监视用端子EFMONI的电压和由电阻元件R3、R4将内部电源VDD·接地电源GND间的电压分压的基准电压VREF，并将结果输出到输出端子PRGOKp。

接着说明本实施方式所涉及的半导体集成电路的动作。

首先，将施加到与熔丝元件11的一端连接的编程用电压节点VBP上的电压作为VDD读出用电压。接着，使电阻值监视用端子EFMONI浮置。然后，使施加到栅极SWn的电压为0V，接通晶体管38，从而接通恒流源电路33。

在此状态下，一个一个地选择所期望的栅极WRITE(i＝0、1、2、3......)，流入电流I5，施加到浮置的电阻值监视用端子EFMONI的电压值为“施加到节点VBP上的电压值-(恒流源电路33中流动的电流值I5×熔丝元件11的电阻值)”。

然后，由比较器34比较电阻值监视用端子EFMONI的电压和基准电压VREF。该电阻值监视用端子EFMONI的电压与熔丝元件11的电阻值成比例，该电阻值越低，越接近施加到编程用电压节点VBP上的电压(VDD)。因此，只要知道编程用端子EFMONI的电压比规定电压高，就知道熔丝元件11的电阻值小于等于规定电阻值。

接着，通过选择分压节点41的位置等，将该基准电压VREF设置为所期望的电压。

接着，由比较器34比较电阻值监视用端子EFMONI的电压和基准电压VREF，输出端子PRGOKp的输出根据熔丝元件11的电阻值比上述规定电阻值高/低而在“0”/“1”之间变化。

另外，为了检查其他熔丝元件11的电阻，可以选择与目标元件11连接的栅极WRITE，进行上述同样的动作。

如上述，本实施方式所涉及的半导体集成电路中，通过判定用电路31，不是直接测量，而是能够根据熔丝元件11的电阻值比规定电阻值高/低，例如作为“0”/“1”的数字状态监视。因此，利用测定VBP与EFMONI间流动的电流的方法时，将每个元件的50msec缩短到10usec左右。

而且，例如，搭载了500根左右的反熔丝元件11的1个实施制品中，考虑测定250根左右的编程后的反熔丝元件11的情况。于是，以往共需要13sec，本实施方式中缩短到共需2.6msec。

因此，大量生产时判定大量反熔丝元件11的电阻值时，能够大幅缩短测定时间。

[第3实施方式]

下面使用图10说明本发明的第3实施方式所涉及的半导体集成电路。本实施方式涉及，在上述第2实施方式所说明的半导体集成电路中，电阻值监视用端子EFMONI中具有保护元件的情况。本说明中，省略与上述第2实施方式重复的部分。

如图10所示，在本实施方式所涉及的半导体集成电路中，电阻值监视用端子EFMONI和接地电源GND间还具有保护电路43。该保护电路43有下述优点：将电阻值监视用端子EFMONI伸出到外部封装管脚并键合等时，尤其对于ESD(Electrostatic Discharge；静电放电)有保护作用。

保护电路43具有：阴极与电阻值监视用端子EFMONI连接、阳极与接地电压GND连接的二极管45，阳极与电阻值监视用端子EFMONI连接的二极管47-1，阳极与二极管47-1的阴极连接、阴极与接地电源GND连接的二极管47-2。上述二极管47-1、47-2的所谓的钳位电压为2VF左右。因此，能够将钳位电压上升到大于等于EFMONI反映反熔丝元件11的电阻值后变动的电压，即使有这些二极管，也能够测定反熔丝电阻值。由此，根据本实施方式所涉及的半导体集成电路，能够得到与上述第2实施方式同样的效果。

而且，本实施方式中，作为例子，只表示从电阻值监视用端子EFMONI到接地电源GND向连接的2个二极管47-1、47-2，但还可以具有多个二极管。这时的优点为：还能够增大钳位电压。

[第4实施方式]

接着，使用图11说明本发明的第4实施方式所涉及的半导体集成电路。本实施方式所涉及的半导体集成电路涉及对反熔丝元件11编程时发生的本底(GND)噪声。本说明中，省略与上述第1、第3

实施方式重复的部分。

如图示，为了防止编程用节点VBP与电阻值监视用端子EFMONI之间流动的充电电流，应该使施加到选择的反熔丝元件11以外的编程用选择晶体管13的栅极WRITE(i＝1、2、3......)上的电压为0V，只对1个晶体管13的栅极WRITE施加所期望的电压，以便对编程的反熔丝元件11施加电压。为了输出该栅极电压，具有连接在内部电源VPP与电阻值监视用端子EFMONI之间的倒相电路51。

该倒相电路51具有PMOS晶体管P2和NMOS晶体管N2。PMOS晶体管P2的源极与内部电源VPP连接。NMOS晶体管N2的漏极与PMOS晶体管P2的漏极连接，栅极与PMOS晶体管P2的栅极连接，源极与电阻值监视用端子EFMONI连接。

<编程动作>

下面说明反熔丝元件11的编程动作。

首先，将编程用电压节点VBP设置为高压。该电压通常由内置的泵电路发生，对所有熔丝元件11的节点VBP一起施加。现在假设对由WRITE<0>选择的反熔丝11编程。并且将电阻值监视端子EFMONI设置为0V。

接着，使与编程的反熔丝元件11连接的晶体管13的栅极WRITE<0>为“1”，使之导通。另外，未选择元件的栅极WRITE<1>、WRITE<2>、WRITE<3>仍然为“0”。

这时，施加到倒相电路51的晶体管N2的源极的电压与电阻值监视用端子EFMONI相同。如果倒相电路51的晶体管N2的源极为GND时，会产生以下问题。GND由噪声上升到正的电位时，未选择元件的晶体管13的栅极WRITE<1>、WRITE<2>、WRITE<3>的变化与GND一样。这时，GND与其他节点EFMONI都可能仍然为0V。这时，未选择元件的晶体管13的栅极WRITE<1>、WRITE<2>、WRITE<3>的变化与GND一样。于是，例如将WRITE<1>输入到栅极的晶体管13的Vgs＝V(WRITE<1>)-V(EFMONI)大于等于阈值，从而导通。根据本实施例，由于WRITE<1>、WRITE<2>、WRITE<3>与EFMONI变化相同，所以能够防止这种情况，从而防止未选择熔丝元件的损伤。

对于编程的元件WRITE<0>，通过接通晶体管13，在熔丝元件11的栅极与源极/漏极间施加高电位，破坏栅绝缘膜，进行编程。

如上述，根据本实施方式所涉及的半导体集成电路，能够得到与上述第1、第3实施方式同样的效果。而且，还设置了倒相电路51，该倒相电路51的晶体管N2的源极与电阻值监视用端子EFMONI导通。

即，能够防止以下情况的发生：由于由编程时发生高电位的泵电路发生的GND噪声，本来应该为0V的未选择熔丝元件11的编程用选择晶体管13的Vgs大于等于阈值，电流在节点VBP-端子EFMONI间流动，使熔丝元件11受到损伤。

[变形例1]

接着用图12说明上述第4实施方式的变形例1所涉及的半导体集成电路。该变形例1所涉及的半导体集成电路涉及将反熔丝元件11编程时发生的GND噪声。本说明中，省略与上述第4实施方式重复的部分。

如图所示，该变形例1所涉及的半导体集成电路装置具有漏极与电阻值监视用端子EFMONI连接、源极与接地电源GND连接的短路用晶体管55。

根据上述结构，能够得到与上述第4实施方式同样的效果。而且，该变形例1所涉及的半导体集成电路还具有短路用晶体管55。该短路用晶体管55在上述程序动作时，其栅极PRGRMp被提供所期望的电位，并接通。由此，短路用晶体管55能够使电阻值监视用端子EFMONI与接地电源GND短路。结果，即使产生GND噪声，由于电阻值监视用端子EFMONI与之变化相同，所以能够防止未选择熔丝元件11的编程用选择晶体管13接通，从而能够防止未选择元件受损、提高信赖度。

[变形例2]

下面使用图13说明上述第4实施方式的变形例2所涉及的半导体集成电路。该变形例2所涉及的半导体集成电路涉及对反熔丝元件11编程时产生的GND噪声。本说明中，省略与上述第4实施方式重复的部分。

如图示，该变形例2所涉及的半导体集成电路装置具有漏极与电阻值监视用端子EFMONI连接、源极与接地电源GND连接的短路用晶体管57。

根据上述结构，能够得到与上述第4实施方式或变形例1同样的效果。根据必要可以使用这种结构。

[第5实施方式]

下面使用图14说明本发明第5实施方式所涉及的半导体集成电路。本说明中，省略与上述第1、第2实施方式重复的部分的说明。

如图示，本实施方式所涉及的半导体集成电路具有上述电流源16和判定用电路31。

根据上述结构，能够得到与上述第1、第2实施方式同样的效果。而且，根据必要采用上述结构，能够提高信赖度。

而且，上述实施方式及变形例中，作为熔丝元件的一例，是以栅氧化膜破坏型反熔丝元件为例进行说明的。但是本发明并不限定于反熔丝元件，能够适用于具有可电编程的熔丝的半导体集成电路。

本发明还会有添加的优点和调整。但本发明并不局限于此，只要不脱离本发明的宗旨，本发明还可以有很多变形。

Claims

1.一种半导体集成电路，具有：

锁存电路，锁存上述锁存节点的电压；以及

2.根据权利要求1所述的半导体集成电路，其中，上述锁存电路具有：

NAND电路，其第1输入端子被输入上述锁存节点的电位，其第2输入端子被输入预充电信号；以及

倒相电路，反转上述NAND电路的输出并输入到上述锁存节点，上述倒相电路具有：

第1晶体管，其控制端子与上述NAND电路的输出连接，电流路径的一端与第1电源连接；

第2晶体管，其控制端子与上述NAND电路的输出连接，电流路径的一端与上述第1晶体管的电流路径的另一端连接，电流路径的另一端与上述电流源的输入连接。

3.根据权利要求2所述的半导体集成电路，其中，上述电流源决定上述倒相电路能够从上述锁存节点输出的电流。

4.根据权利要求1所述的半导体集成电路，其中，上述电流源具有：

电阻元件，其一端与第1电源连接；

第3晶体管，其控制端子及电流路径的一端与上述电阻元件的另一端连接，电流路径的另一端与第2电源连接；

第4晶体管，其控制端子与上述第3晶体管的控制端子连接，电流路径的一端与上述锁存电路的输出连接，电流路径的另一端与上述第2电源连接。

5.根据权利要求4所述的半导体集成电路，其中，上述电流源通过选择上述电阻元件的长度来设定上述电阻判别值。

6.一种半导体集成电路，具有：

恒流源，发生流入上述熔丝元件的电流；

7.根据权利要求6所述的半导体集成电路，还具有：

二极管，其阴极与上述电阻值监视用端子连接，阳极与电源连接；

多个二极管群，其阳极与上述电源侧连接，阴极依次与上述电阻值监视用端子侧连接。

8.根据权利要求6所述的半导体集成电路，还具有：

晶体管，其电流路径的一端与上述电阻值监视用端子连接，另一端与电源连接，上述熔丝元件的编程动作时，向控制端子施加所期望的电位，接通上述电流路径，使上述电阻值监视用端子与上述电源短路。

9.根据权利要求6所述的半导体集成电路，还具有：

编程用选择晶体管，其电流路径的任一端与电阻值监视用端子连接，编程时选择上述熔丝元件；

倒相电路，向上述编程用选择晶体管的控制端子输出控制电压，

上述倒相电路具有：

第1晶体管，其电流路径的一端与第1电源连接；

第2晶体管，其控制端子与上述第1晶体管的控制端子连接，电流路径的一端与上述第1晶体管的电流路径的另一端连接，电流路径的另一端与上述电阻值监视用端子连接。

10.一种半导体集成电路，具有：

锁存电路，锁存上述锁存节点的电压；

恒流源，发生流向上述熔丝元件的电流；

11.根据权利要求10所述的半导体集成电路，其中，上述锁存电路具有：

NAND电路，向第1输入端子输入上述锁存节点的电位，向第2输入端子输入预充电信号；

12.根据权利要求11所述的半导体集成电路，

其中，上述电流源决定上述倒相电路能够从上述锁存节点输出的电流。

13.根据权利要求10所述的半导体集成电路，其中，上述电流源具有：

电阻元件，其一端与上述第1电源连接；

14.根据权利要求13所述的半导体集成电路，其中，上述电流源通过选择上述电阻元件的长度来设定上述电阻判别值。