JP2009087453A

JP2009087453A - 情報記憶回路

Info

Publication number: JP2009087453A
Application number: JP2007255930A
Authority: JP
Inventors: Kosaku Hioki; 耕作日置; Shuichi Abe; 秀一阿部
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-09-28
Filing date: 2007-09-28
Publication date: 2009-04-23

Abstract

【課題】より記憶精度の高いヒューズを用いた情報記憶回路を提供する。
【解決手段】ヒューズの切断または非切断によって情報を記憶する情報記憶回路３０であり、ヒューズ回路１０、入力端子Ｔinから供給される情報に応じてヒューズ回路１０の各ヒューズの切断又は非切断を制御する書き込み回路１２、各ヒューズの切断または非切断状態を読み出す読み出し回路２０を備える。ヒューズ回路１０では、１ビットの情報に対して、２以上の複数のヒューズ（１０ａ，１０ｂ，１０ｃ）が割り当てられ、複数のヒューズのいずれか１つでも切断が検出されると、該１ビットの情報については、ヒューズの切断状態に対応するデータを出力する。
【選択図】図１

Description

ヒューズの切断と非切断を利用した情報記憶回路に関する。

従来より、半導体集積回路（ＩＣなど）において、内部の設定データを製造後に変更する場合などにヒューズが利用されている。例えば、ＩＣの表面にヒューズ回路を形成しておき、これをレーザや大電流などによってトリミングして、ヒューズを切断して情報を書き込む。ＩＣでは、システム立ち上げ時などにヒューズ回路のトリミング状態を読み取り、その結果によって、設定データを変更することができる。

例えば、特許文献１などでは、表示装置のドライバに用いられるアナログ回路を補正するためのデータをヒューズを利用して記憶しており、各ヒューズの切断を切断用のパルス信号を印加して実行することが開示されている。

図５は、このようなパルス信号を用いてヒューズの切断を行って情報を記憶をする回路の概略構成を示している。切断端子には、記憶する情報に応じたパルス信号が印加され、この切断端子に書き込み用のトランジスタ４２のゲートが接続されている。

この例ではトランジスタ４２はＮ型ＭＯＳトランジスタで構成されており、ゲートにＨレベルのパルス信号が供給されるとオンし、ソース・ドレイン間に高圧側電源ＶｄｄからグランドＧＮＤに向う電流が流れる。高圧側電源Ｖｄｄとこのトランジスタのソースとの間にはヒューズ４０が接続されており、トランジスタ４２がオンしてソース・ドレイン間に所定以上の大電流が流れると自動的に切断される。このヒューズ４０のトランジスタ４２側の一端（Ｘ）には、コンパレータ４６の入力端子が接続されており、コンパレータ４６はヒューズ４０の一端Ｘの電圧と、基準電圧Ｖｒｅｆとを比較する。

ここで、グランドＧＮＤと、ヒューズ４０の一端Ｘからコンパレータ４６への出力経路との間には、さらにＮ型ＭＯＳトランジスタ４３のソース・ドレインが接続されている。このトランジスタ４３は、ヒューズ４０を切断する際には、オフ制御されて高抵抗に制御される。このため、電源Ｖｄｄからヒューズ４０、トランジスタ４２のソース・ドレインの経路を介して電流が流れ、ヒューズ４０が切断される。一方、ヒューズ４０に記憶された情報の読み出し時にはオン制御される。なお、ヒューズ４０への情報書き込み後は、上記トランジスタ４２は常時オフ制御されている。したがって、ヒューズ４０が切断されていなければ、このヒューズ４０の一端Ｘは、ヒューズ４０の抵抗Ｒ１と、トランジスタ４３のソース・ドレイン間抵抗Ｒ２との分圧に応じた電圧となる。Ｒ１＜Ｒ２に設定されており、この分圧値に応じた電圧は、基準電圧Ｖｒｅｆより高くなる。一方、ヒューズ４０が切断されていれば、ヒューズ４０の抵抗は無限大であり、またオン制御されているトランジスタ４３のソース・ドレインを介してＸ点は、グランドに接続されるためＶｒｅｆより低くなる。したがって、コンパレータ４６からの比較信号は、ヒューズ４０の切断又は非切断状態に応じた信号となり、ヒューズ４０の切断と非切断をデジタルデータの「０」又は「１」に割り当てることで、ヒューズ４０を利用した情報の記憶が可能となる。

特開２００７−３６３５号公報

上述のように、切断端子に所定の電圧を印加すれば、ヒューズ４０に大電流を流して切断することができる。ところが、一旦切断したヒューズ４０の両端が、切断処理後の熱ストレスなどにより、確率はかなり低いが、再接続してしまう場合がある。再接続すると、このヒューズ４０から読み出した情報は、本来は「切断」であるが「非切断」に対応する情報となり、情報の信頼性を損ねてしまう。

本発明では、ヒューズを用いた情報記憶回路の更なる信頼性向上を目的とする。

本発明は、情報記憶回路であって、切断または非切断によって情報を記憶するヒューズと、入力端子から供給される情報に応じて前記ヒューズの切断又は非切断を制御する書き込み回路と、前記ヒューズにおける切断または非切断を読み出す読み出し回路と、を備え、１ビットの情報に対して複数のヒューズが割り当てられ、前記読み出し回路は、前記複数のヒューズのいずれかにおいて切断を検出すると、該１ビットの情報についてヒューズの切断状態に対応するデータを出力する。

本発明の他の態様では、上記情報記憶回路において、前記書き込み回路は、前記複数のヒューズにそれぞれ対応して設けられた複数のスイッチ素子を備え、前記複数のスイッチ素子には、同一の入力端子に切替部を介し、情報の１ビット分が順次供給され、該情報に応じて各スイッチ素子が動作することで、該スイッチ素子と電源との間に設けられた対応するヒューズを切断又は非切断する。

本発明の他の態様では、上記情報記憶回路において、前記１ビットに割り当てられるヒューズ数は、３である。

本発明の他の態様では、上記情報記憶回路において、書き込まれる前記情報は多ビットデジタルデータであり、各ビットに対して、それぞれ前記複数のヒューズが割り当てられ、前記読み出し回路と、各ビットに対応する前記複数のヒューズとの間には、ヒューズ切替部が設けられ、該ヒューズ切替部は、各ビットに対応する複数のヒューズを順次選択する。また、前記読み出し回路は、基準信号と選択されたヒューズから得られる信号との比較により該ヒューズの切断又は非切断状態を検出し、１ビット毎に、前記複数のヒューズのいずれか一つの切断状態を検出することにより前記切断状態に対応するデータを出力し、前記複数のヒューズの全てが非切断状態であることにより該非切断状態に対応するデータを出力する。

本発明によれば、１ビットの情報に対して２以上の複数のヒューズを割り当て、複数のヒューズのいずれか１つでも切断が検出されれば、この１ビットの情報についてヒューズの切断状態に対応するデータとする。よって、いずれかのヒューズの切断後において再接続などによる誤接続が生じた場合であっても、全てのヒューズの再接続が発生しなければ、正しく「切断」に応じた情報を読み出すことができる。

１ビットに割り当てるヒューズの数をｎとすると、ヒューズが再接続する確率は、ヒューズ１つあたりの再接続確率のｎ乗となり、例えばｎ＝３とすることで、実用上十分な品質水準を確保することが可能となる。

以下、本発明の実施形態について、図面に基づいて説明する。

（情報記憶回路の概略構成）
図１は、本実施形態に係るヒューズを利用した情報記憶回路の概略構成を示している。
なお、本実施形態においてヒューズを用いて記憶された情報は、これを用いるシステムの立ち上げ時に読み出されてレジスタ（保持回路）に格納され、システムの通常動作時には、このレジスタに格納されたデータを読み出して、例えば後述するような表示装置の駆動ＩＣ中のＤ／ＡコンバータやＤＣ／ＤＣコンバータの補正等に用いられる。

情報記憶回路３０は、切断または非切断によって情報を記憶するヒューズを有するヒューズ回路１０、入力端子Ｔinから供給される情報に応じ各ヒューズの切断又は非切断を制御する書き込み回路１２、各ヒューズにおける切断または非切断を読み出す読み出し回路２０を備える。読み出し回路２０は、基準電圧Ｖｒｅｆとの比較からヒューズ１０₁〜１０_nの切断又は非切断を検出する検出部１６と、検出部１６からの検出結果をデータとして出力するデータ出力部１８を備える。

本実施形態では、１ビットの情報に対し、２以上のｎ個のヒューズを割り当てており、この例では１ビットに割り当てるヒューズの数ｎは３である。この３つのヒューズ１０ａ，１０ｂ，１０ｃのいずれかについてでも、その切断状態が検出されると、１ビットの情報についてヒューズの切断状態に対応するデータを出力し、ヒューズ１０ａ，１０ｂ，１０ｃの全てが非切断状態と検出された時のみ、「非切断状態」に応じたデータを出力する。

具体的構成は以下の通りである。書き込み回路１２は、各ヒューズ１０ａ，１０ｂ，１０ｃにそれぞれ対応して設けられた複数のスイッチ素子１２ａ，１２ｂ，１２ｃを備える。このスイッチ素子１２ａ〜１２ｃは、図１の例では何れもＮ型ＭＯＳトランジスタであり、各ゲートが、切替部２ａ，２ｂ，２ｃを介し、共通の入力端子Ｔinに接続されている。切替部２ａ，２ｂ，２ｃの制御により、情報の１ビット分のパルス信号が順次、各トランジスタ１２ａ，１２ｂ，１２ｃのゲートに供給され、例えばパルス信号がＨレベルであれば、各トランジスタ１２ａ，１２ｂ，１２ｃは順次オンし、高圧側電源ＶＤＤとグランドＧＮＤとの間に接続されたトランジスタ１２ａ，１２ｂ，１２ｃのソースドレイン間に電流が流れ、トランジスタ１２ａ〜１２ｃの対応するソースと高圧側電源ＶＤＤとの間にそれぞれ接続されたヒューズ１０ａ〜１０ｃに大電流が流れ、各ヒューズ１０ａ，１０ｂ，１０ｃが切断される。入力端子Ｔinに供給される信号がＬレベルであればトランジスタ１２ａ，１２ｂ，１２ｃは何れもオン動作せず、ヒューズ１０ａ，１０ｂ，１０ｃは、非切断のまま維持される。

各ヒューズ１０ａ，１０ｂ，１０ｃの各トランジスタ１２ａ，１２ｂ，１２ｃ側の端部Ｘａ，Ｘｂ，Ｘｃには、ヒューズ切り替え回路１４を介して読み出し回路２０の検出部１６が接続されている。検出部１６は、それぞれコンパレータより構成することができ、各コンパレータ１６ａ，１６ｂ，１６ｃの第１入力端子には、上記ヒューズ１０ａ，１０ｂ，１０ｃの端部Ｘａ，Ｘｂ，Ｘｃに得られる電圧が供給され、第２入力端子には基準電圧Ｖrefが供給されている。

ここで、上記ヒューズ１０ａ，１０ｂ，１０ｃの端部Ｘａ，Ｘｂ，Ｘｃと、グランドＧＮＤとの間には、情報書き込み及び読み出し制御スイッチ素子がそれぞれ対応して設けられている。この制御スイッチ素子４ａ，４ｂ，４ｃは、図１の例では、トランジスタ１２ａ〜１２ｃと同様にＮ型ＭＯＳトランジスタより構成されている。トランジスタ４ａ〜４ｃのソース・ドレインが、上記端部Ｘａ〜Ｘｃと、グランドＧＮＤとの間に接続され、各ゲートには図示しない制御ロジックからの制御信号が供給される。トランジスタ１２ａ〜１２ｃがオンし、対応するヒューズ１０ａ，１０ｂ，１０ｃを切断する場合には、制御トランジスタ４ａ〜４ｃはいずれも制御信号によりゲートをＬレベルとしてオフ制御し、ヒューズ１０ａ〜１０ｃ、トランジスタ１２ａ〜１２ｃとの経路に選択的に切断用の電流を流す。一方、ヒューズ回路１０からの情報読み出し時には、この制御トランジスタ４ａ〜４ｃは、オン制御される。

ヒューズ１０ａ，１０ｂ，１０ｃが切断されていなければ、ヒューズ１０ａ，１０ｂ，１０ｃのトランジスタ１２側の端子Ｘａ〜Ｘｃの電圧は、ヒューズ１０ａ〜１０ｃそれぞれの抵抗Ｒ１と、オン制御されている制御トランジスタ４ａ〜４ｃのソース・ドレイン抵抗Ｒ２との分圧電圧に等しくなる。抵抗値は、Ｒ１＜Ｒ２に設定されており、Ｒ２を所定の高抵抗に設定することで、端子Ｘａ〜Ｘｃの電圧として、基準電圧Ｖrefより高い電圧が得られる。一方、ヒューズ１０ａ〜１０ｃが切断されていると、ヒューズ１０ａ〜１０ｃの抵抗Ｒ１は無限大となり、そして、オン制御されているトランジスタ４ａ〜４ｃのソース・ドレインを介してヒューズのトランジスタ１２側Ｘａ〜Ｘｃは、電源Ｖｄｄから切り離されて、グランドＧＮＤに接続される。このため、ヒューズ１０ａ〜１０ｃ切断時にＸａ〜Ｘｃから得られる電圧は基準電圧Ｖrefより低くなる。

以上のように、各コンパレータ１６ａ〜１６ｃには、ヒューズ１０ａ〜１０ｃの切断又は非切断状態に応じた電圧信号が供給され、対応するコンパレータ１６ａ〜１６ｃからの比較信号は、対応するヒューズ１０ａ〜１０ｃの切断又は非切断状態に応じた、「０」または「１」となる。

データ出力部１８は、アンドゲートによって構成することができ、このアンドゲートの入力にコンパレータ１６ａ〜１６ｃからの各比較信号が供給され、論理積結果をヒューズに出力する。複数のヒューズ１０ａ〜１０ｃのいずれか一つにおいても切断状態であれば、コンパレータ１６ａ〜１６ｃへのいずれかの入力がＶref以下となるため、このコンパレータ１６ａ〜１６ｃ出力の論理積を取ることで、データ出力部１８からは、１ビットの情報に割り当てられた複数のヒューズのいずれか一つでも切断状態であれば、この１ビットの情報に対応したデータとして、「切断状態」に対応したデータ（例えば「０」）を出力する。

上述のように、ヒューズ１０ａ〜１０ｃの全てを切断した場合において、仮に、いずれかのヒューズに誤って再接続が発生しても、全てのヒューズ１０ａ〜１０ｃについて誤接続が生ずる確率は１つのヒューズの誤接続確率のｎ倍となり（ここでは３乗）、通常量産される半導体回路などにおいて、１ビットに割り当てる全てのヒューズが誤接続する確率は非常に低い。つまり、複数のヒューズのうちのいずれかで誤接続が発生しても、残りのヒューズはほぼ確実に本来の「切断状態」を維持する。なお、非切断状態を維持すべきヒューズが誤って切断される誤切断確率は、ヒューズの信頼性の高さから、切断したヒューズが誤って再接続される誤接続確率よりも低い。以上のことから、１ビットに割り当てた複数のヒューズの全てが非切断状態である場合のみ、「非切断」とし、１つでも切断状態にあることが検出された場合には、「切断」として処理すれば、ヒューズを用いた情報記憶の精度を向上させることが出来る。

（情報記憶回路の全体構成例）
次に、上述のような情報記憶回路３０の全体的な構成例について、さらに図２を参照して説明する。この記憶回路３０に記憶すべき情報は、例えば後述する表示装置を駆動するための駆動回路内に設けられるＤＣ／ＤＣコンバータや、Ｄ／Ａコンバータなどの補正データとして用いることができる。このような情報は多ビットデジタル信号で構成されることが多く、また、複数種類のデータをこの情報記憶回路３０で記憶する要求がある。この場合、最終的に記憶回路３０に記憶される情報のビット数に応じた数のヒューズ回路１０を設けることが必要である。なお、１ビット毎に精度良く記憶するために、各ビットの情報を記憶するヒューズ回路１０は、それぞれ上述のように複数のヒューズを備える。

記憶する情報がｑビットの場合、図２に示すようにヒューズ回路１０は、１０−１〜１０−ｑまでｑ個設けられている。図１に一部示したように、ビット毎に設けられた入力端子Ｔin１、Ｔin２、、、Ｔinｑから対応する書き込み回路１２（１２−１〜１２−ｑ）を介し、対応するヒューズ回路１０（１０−１〜１０−ｑ）には、対応するビットの情報が切断または非切断の状態で記憶される。なお、図１に示したセレクタ２が入力端子Ｔin１から供給される情報を順次別の書き込み回路１２に選択的に供給する機能を備えている場合には、１つの入力端子Ｔin１に記憶すべき情報を１ビット毎に時分割で供給し、対応する書き込み回路１２を介して対応するヒューズ回路１０に記憶させることができる。

ヒューズ切り替え回路１４は、各ビットの情報を記憶するヒューズ回路１０−１〜１０−ｑを順に選択し、読み出し回路２０に接続する。上述のように、読み出し回路２０の検出部１６は、対応するヒューズの切断または非切断を基準電圧Ｖｒｅｆとの比較から検出し、データ出力部１８では、複数のヒューズの出力の論理積結果をデータとして出力する。

読み出し回路２０から順次読み出されるデータは、保持回路切替え回路２２を介してビット毎に順次保持回路（ラッチ回路など）２４に出力される。保持回路２４は、ビット毎にデータを保持するため、ｑ個設けられ、切替回路２２の制御によって対応するビットのデータが、対応する保持回路２４−１〜２４−ｑに供給される。

ここで、図２に示す例においては、実際に切断するヒューズの数を最小限としてヒューズを用いた記憶処理を迅速に実行するために、ｑビットの情報の他に１ビット分の極性反転用の情報を記憶する構成を採用している。

従って、記憶すべき情報のビット数はｑビットであるが、ヒューズ回路１０は、ｑ＋１個設けられ、極性反転用のヒューズ回路１０−ｑ＋１は、極性反転用のビット情報を記憶する。この極性反転ビットにより、ｑビットのヒューズ回路１０−１〜１０−ｑの記憶内容を反転するかどうかが決定される。また、保持回路２４もｑ＋１個設けられ、保持回路２４−ｑ＋１には、極性反転用ビットの情報が保持される。

保持回路２４から出力は、極性反転回路２６に入力され、この極性反転回路２６では、極性反転用の保持回路２４−ｑ＋１からの極性反転ビットの内容に応じて、ｑビットのヒューズ回路１０−１〜１０−ｑからの読み出して各保持回路２４−１〜２４−ｑで保持したデータをそのまま出力するか、または反転して出力する。この極性反転回路６０は、例えばｑ個の排他的論理和回路（ＥＸ−ＯＲ）を備え、各排他的論理和回路にｑビットの保持回路２４−１〜２４−ｑからの出力の１つと極性反転ビットを入力する構成を備えることが出来る。そして、極性反転用の保持回路２４−ｑ＋１からのデータに応じて、ｑビットのヒューズ回路１０−１〜１０−ｑの読み出しデータの反転または非反転を決定し、この極性反転回路２６からの出力がｑビットのデータとして、出力される。

上述のように、ヒューズを用いて記憶する情報は、極性反転用のヒューズ回路１０−ｑ＋１と、これを保持する保持回路２４−ｑ＋１を採用することで、切断作業を大幅に減少させることを可能としている。具体的には、例えば、極性反転用のビットについて、対応付けられたｎ個のヒューズ（ここでは、３つ）の全てが未切断状態のとき「１」、いずれか一つでも切断状態のとき「０」とし、記憶回路３０に記憶する情報の全ビット数が２０ビットと仮定すると、２０ビットのデータは、以下のように扱われる。なお、ここでは、３つのケースを例示して説明する。
（ケース１）
記憶情報：１１１１１１１１１１００１１１１００１１
１の数＝１６，０の数＝４，極性反転ビット切断＝なし。これによって、切断するビット数は、４個となる。
（ケース２）
記憶情報：０００１０１１０００００１１１０１０００
１の数＝７，０の数＝１３，極性反転ビット切断＝あり。これによって、切断するビット数は、８個となる。なお、極性反転ビットがない場合には、切断するビット数は１３である。
（ケース３）
記憶情報：００００００００００００００００００００
１の数＝０，０の数＝２０，極性反転ビット切断＝あり。これによって、切断するビット数は、１個となる。なお、極性反転ビットがない場合には、切断するビット数は２０である。

このように、本実施形態によれば、ｑビットの補正データの設定に対し、ｑ＋１個のヒューズ回路を用意することで、記憶情報によっては、ヒューズ切断作業を大幅に減少することができ、効果的な作業が可能となる。

（表示装置の構成）
次に、本発明の実施形態に係るヒューズによって記憶する情報を補正データとして利用する装置として、表示装置を例に挙げ、この表示装置の全体的な構成を説明する。

図３は、本発明の実施形態に係る表示装置の全体的な概略構成、図４は、集積化駆動回路の概略レイアウトを示している。もちろん、表示装置は特に限定されるものではないが例えばＬＣＤなどの平面表示装置であり、以下では、各画素にスイッチ素子としてＴＦＴを備え画素毎の表示制御を実行するアクティブマトリクス型ＬＣＤを例に説明する。

表示装置は、ＬＣＤパネル２００と、このＬＣＤパネル２００を駆動するための回路構成を備えた集積化駆動回路１００を備える。ＬＣＤパネル２００は、それぞれ対向面側に電極が形成された一対のガラスなどの基板を貼り合わせ、間に液晶を封入して構成されている。液晶層を挟んで電極が対向する位置には画素が構成され、パネルの表示部２３０において、このような画素が複数マトリクス状に配列されている。また、画素ＴＦＴなどの画素回路を駆動するためのシフトレジスタ回路などを備えたドライバ回路をパネル上に内蔵形成する場合、パネルの一方の基板上（画素ＴＦＴなどの形成された基板上）において、図３のように、表示部２３０の周縁部に、ゲートラインを順に制御する垂直方向ドライバ（Ｖドライバ）２１０、所定タイミングでデータラインに表示データを供給するための水平方向ドライバ（Ｈドライバ）２２０が形成される。Ｖドライバ２１０は、行方向に延びるゲートラインに順次、表示部の画素ＴＦＴのオンオフを制御するための走査信号（ゲート信号）を出力する。Ｈドライバ２２０は、後述する集積化駆動回路１００から供給されるアナログ表示データの列方向に延びるデータラインに対する供給を制御する。このような制御により、オン制御された画素ＴＦＴを介して各画素の液晶及び保持容量Ｃｓにアナログ表示データに応じた電圧が印加され、画素毎に液晶の配向が制御されて表示が行われる。

ここで、集積化駆動回路１００は、ＬＣＤパネル２００の表示部２３０の周縁部に、ＣＯＧ方式により搭載され、表示部２３０の例えば行方向（水平走査方向）に沿った長尺（細長）形状を備えている。この集積化駆動回路１００は、電源回路部１１０、ロジック回路素子から構成可能なロジック部１２０、Ｄ／Ａコンバータ１８０からなるＤＡ変換部等が１チップとして集積されている。さらに、この長尺状の集積化駆動回路１００の長辺方向の中央にロジック部１２０を配置し、このロジック部１２０と隣接するように、ロジック部１２０を挟んで長辺方向の左右の領域に、電源回路部１１０及びＤＡ変換部１８０が設けられている。

図４に、表示装置の駆動制御回路の構成を示す図である。ロジック部１２０は、主として、デジタルデータを処理することが可能なロジック回路素子（論理回路素子）などで構成され、表示データ処理部１２２、タイミング信号作成部１２４、ＣＰＵインターフェース（ＣＰＵ／ＩＦ）１２６、レジスタ設定部１２８を備える。表示データ処理部１２２は、外部からのカラー映像信号をＬＣＤパネルでの表示に適した表示信号にするための信号処理回路であり、外部から供給される例えばシリアルデジタル映像信号をパラレル信号に変換し、信号の種類に応じてマトリクス変換や間引き処理などを行い、また、γ補正などの画質調整処理を実行し、得られた処理済みのＲ，Ｇ，Ｂデジタル表示データをＤＡ変換部１８０に出力する。

タイミング信号作成部１２４は、外部から供給されるドットクロック（DOTCLK）、同期信号（Hsync、Vsync）などに基づいて、Ｈ方向、Ｖ方向のクロックＣＫＨ、ＣＫＶ、水平、垂直スタート信号ＳＴＨ、ＳＴＶ等、Ｖドライバ２１０、Ｈドライバ２２０等で必要な各種タイミング信号を作成する。また、電源回路部１１０でパネルで用いる電源を作成するために必要な電源用クロック信号を作成する。さらに、ＬＣＤパネル２００では、液晶を交流駆動する必要があることから、表示データの極性を周期的に反転するための極性反転タイミング信号を作成し、これをＤＡ変換部１８０及びＶＣＯＭ出力部１８４に供給する。

ＣＰＵ／ＩＦ１２６は、ＬＣＤパネル２００を搭載する機器の図示しないＣＰＵ等から命令を受け取ってこれを解析し、レジスタ設定部１２８に供給する。レジスタ設定部１２８は、ＣＰＵからの命令を保持し、その内容に応じた制御信号をタイミング信号作成部１２４に供給する。なお、ＣＰＵから送出される命令としては、表示パネルでの表示位置の調整命令やコントラスト調整命令、或いはパワーセーブ制御命令等が存在する。

ＤＡ変換部１８０は、抵抗ストリング型の変換器を採用することができ、上記表示データ処理部１２２から出力されるＲ，Ｇ，Ｂデジタル表示データ信号に応じた電圧値のＲ，Ｇ，Ｂアナログ表示データに変換する。得られたアナログ表示データは、この集積化駆動回路１００の出力段に設けられた図示しないアンプを介し、ＬＣＤパネル２００の上記データラインに供給される。

ＶＣＯＭ出力部１８４は、ＬＣＤパネル２００の画素毎に個別の画素電極に対し、液晶層を挟んで対向配置される共通電極に供給する共通電極信号ＶＣＯＭ等を作成して出力する。そして、この共通電極の電位についても周期的に極性反転する駆動方式を採用しており、ＶＣＯＭ出力部１８４は、上記タイミング信号作成部１２４からの極性反転信号を受け、周期的に共通電極信号ＶＣＯＭの極性を反転している。なお、このＶＣＯＭ出力部１８４は、集積化駆動回路１００の中で、電源回路部１１０とは反対側でＤＡ変換部１８０と同じ側の領域に設けられており、ＤＡ変換部１８０と共に、ＬＣＤパネル２００へのアナログ電圧出力部（主としてＨドライバ、Ｖドライバへのドライバ出力部）を構成している。

電源回路部（ＤＣ／ＤＣ変換部）１１０は、チャージポンプ回路やスイッチングレギュレータ等から構成することができ、タイミング信号作成部１２４からの電源用クロック信号を用いて、３Ｖ程度の外部電源から、例えばＬＣＤパネル２００において必要とされるゲート信号のオン、オフレベルや、保持容量Ｃｓの制御電位レベルなどに用いられる高電圧（一例として８．５Ｖ）を発生し、これをパネル２００に供給する。

このような駆動回路１００において、上記Ｄ／Ａ変換部１８０の図示しないアナログ信号出力部のバッファアンプや、ＤＣ／ＤＣコンバータの出力部のバッファアンプなどの補正データとして、１ビット当たり複数のヒューズが割り当てられた上述のような記憶回路３０が記憶し、保持回路（レジスタ）２４に設定されたデータを用いることで、正確な補正が可能となる。

本発明の実施形態に係る情報記憶回路の概略構成を示す図である。図１の情報記憶回路の全体構成の一例を示す図である。図１の情報記憶回路の記憶する情報を補正データに用いる表示装置の概略構成を示す図である。図３の駆動回路の概略構成を示す図である。従来の情報記憶回路の概略構成を示す図である。

符号の説明

２ａ，２ｂ，２ｃセレクタ、１０ヒューズ回路、１０ａ，１０ｂ，１０ｃヒューズ、１２データ書き込み回路、１４ヒューズ切替え回路、１６データ検出部、１８データ出力部、２０データ読み出し回路、２２保持回路切替回路、２４保持回路、２６極性反転回路、３０情報記憶回路、１００駆動回路、１１０電源回路部（ＤＣ／ＤＣコンバータ）、１８０Ｄ／Ａコンバータ、２００パネル。

Claims

情報記憶回路であって、
切断または非切断によって情報を記憶するヒューズと、
入力端子から供給される情報に応じて前記ヒューズの切断又は非切断を制御する書き込み回路と、
前記ヒューズにおける切断または非切断を読み出す読み出し回路と、
を備え、
１ビットの情報に対して複数のヒューズが割り当てられ、
前記読み出し回路は、前記複数のヒューズのいずれかにおいて切断を検出すると、該１ビットの情報についてヒューズの切断状態に対応するデータを出力することを特徴とする情報記憶回路。
請求項１に記載の情報記憶回路において、
前記書き込み回路は、前記複数のヒューズにそれぞれ対応して設けられた複数のスイッチ素子を備え、
前記複数のスイッチ素子には、同一の入力端子に切替部を介し、情報の１ビット分が順次供給され、
該情報に応じて各スイッチ素子が動作することで、該スイッチ素子と電源との間に設けられた対応するヒューズを切断又は非切断することを特徴とする情報記憶回路。
請求項１又は請求項２に記載の情報記憶回路において、
前記１ビットに割り当てられるヒューズ数は、３であることを特徴とする情報記憶回路。
請求項１〜請求項３のいずれか一項に記載の情報記憶回路において、
書き込まれる前記情報は多ビットデジタルデータであり、
各ビットに対して、それぞれ前記複数のヒューズが割り当てられ、
前記読み出し回路と、各ビットに対応する前記複数のヒューズとの間には、ヒューズ切替部が設けられ、
該ヒューズ切替部は、各ビットに対応する複数のヒューズを順次選択し、
前記読み出し回路は、
基準信号と選択されたヒューズから得られる信号との比較により該ヒューズの切断又は非切断状態を検出し、１ビット毎に、前記複数のヒューズのいずれか一つの切断状態を検出することにより前記切断状態に対応するデータを出力し、前記複数のヒューズの全てが非切断状態であることにより該非切断状態に対応するデータを出力することを特徴とする情報記憶回路。