JPH04289599A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
- Publication number
- JPH04289599A JPH04289599A JP3001347A JP134791A JPH04289599A JP H04289599 A JPH04289599 A JP H04289599A JP 3001347 A JP3001347 A JP 3001347A JP 134791 A JP134791 A JP 134791A JP H04289599 A JPH04289599 A JP H04289599A
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- JP
- Japan
- Prior art keywords
- data
- bit
- error
- circuit
- correction
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 27
- 238000001514 detection method Methods 0.000 claims description 7
- 208000011580 syndromic disease Diseases 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 238000003491 array Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリに関し、
特に書込んだデータを読出したとき、そのデータに誤り
があれば補正して出力する誤り補正機能を備えた電気的
に書込み消去可能な不揮発性メモリに関する。
特に書込んだデータを読出したとき、そのデータに誤り
があれば補正して出力する誤り補正機能を備えた電気的
に書込み消去可能な不揮発性メモリに関する。
【０００２】
【従来の技術】従来の不揮発性メモリは、書込んだデー
タを読出したとき、そのデータに誤りがあるとその誤り
を補正する回路、すなわち誤り補正回路を有しており、
書込んだデータに対する信頼度を保証している。また、
実際にデータを書込む時にも、常に同じアドレスに書込
むのではなく、異なるアドレスに交互に書込むことによ
り、１つのメモリセルに対するデータの書換え回数を実
質的に半分になるようにしてハードウェアによる保証と
合わせてデータの信頼度を上げる構成となっていた。
タを読出したとき、そのデータに誤りがあるとその誤り
を補正する回路、すなわち誤り補正回路を有しており、
書込んだデータに対する信頼度を保証している。また、
実際にデータを書込む時にも、常に同じアドレスに書込
むのではなく、異なるアドレスに交互に書込むことによ
り、１つのメモリセルに対するデータの書換え回数を実
質的に半分になるようにしてハードウェアによる保証と
合わせてデータの信頼度を上げる構成となっていた。
【０００３】誤り補正回路は、通常、１アドレス（１ワ
ード）当り１ビットまでの誤りに対しては補正できるが
、２ビット以上の誤りに対しては補正することができな
い。
ード）当り１ビットまでの誤りに対しては補正できるが
、２ビット以上の誤りに対しては補正することができな
い。
【０００４】
【発明が解決しようとする課題】従来の不揮発性メモリ
では、誤り補正回路による補正が通常１アドレス（１ワ
ード）当り１ビットの誤りに対してであり、２ビット以
上の誤りに対しては補正することはできないし、また、
一度補正できたとしても、それ以降に対する信頼度が保
証できないという問題点があった。
では、誤り補正回路による補正が通常１アドレス（１ワ
ード）当り１ビットの誤りに対してであり、２ビット以
上の誤りに対しては補正することはできないし、また、
一度補正できたとしても、それ以降に対する信頼度が保
証できないという問題点があった。
【０００５】
【課題を解決するための手段】本発明の不揮発性メモリ
は、複数の不揮発性のメモリセルを配列したメモリセル
アレイと、このメモリセルアレイから読出されたデータ
に誤りがあるときこのデータに対して誤りの補正を行う
誤り補正手段と、この誤り補正手段により誤りの補正が
行なわれたことを検出しフラグをセットする誤り補正検
出回路とを有している。
は、複数の不揮発性のメモリセルを配列したメモリセル
アレイと、このメモリセルアレイから読出されたデータ
に誤りがあるときこのデータに対して誤りの補正を行う
誤り補正手段と、この誤り補正手段により誤りの補正が
行なわれたことを検出しフラグをセットする誤り補正検
出回路とを有している。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【０００８】この実施例は、複数の不揮発性のメモリセ
ルを配列して形成され行デコーダ２，列デコーダ３によ
りアドレス信号ＡＤの指定するアドレスに対してデータ
の書込み，読出しを行うメモリセルアレイ１と、このメ
モリセルアレイ１から読出された各ビットの電圧を基準
電圧Ｖｒと比較して“１”または“０”の各ビットデー
タを出力するセンス増幅回路４と、書込み時には１ワー
ド８ビットの通常のデータに更に４ビットのパリティビ
ットを生成してメモリセルアレイ１に供給し、読出し時
には８ビットの通常のデータと４ビットのパリティビッ
トとから１ワード当り１ビットまでのデータの誤りを補
正する誤り訂正回路５と、論理ゲートＧ１〜Ｇ３とフラ
グレジスタ６１とを備え誤り訂正回路５により８ビット
のデータに対する誤りの補正が行なわれたときフラグを
セットする誤り補正検出回路６とを有する構成となって
いる。
ルを配列して形成され行デコーダ２，列デコーダ３によ
りアドレス信号ＡＤの指定するアドレスに対してデータ
の書込み，読出しを行うメモリセルアレイ１と、このメ
モリセルアレイ１から読出された各ビットの電圧を基準
電圧Ｖｒと比較して“１”または“０”の各ビットデー
タを出力するセンス増幅回路４と、書込み時には１ワー
ド８ビットの通常のデータに更に４ビットのパリティビ
ットを生成してメモリセルアレイ１に供給し、読出し時
には８ビットの通常のデータと４ビットのパリティビッ
トとから１ワード当り１ビットまでのデータの誤りを補
正する誤り訂正回路５と、論理ゲートＧ１〜Ｇ３とフラ
グレジスタ６１とを備え誤り訂正回路５により８ビット
のデータに対する誤りの補正が行なわれたときフラグを
セットする誤り補正検出回路６とを有する構成となって
いる。
【０００９】次に本実施例の動作について説明する。
【００１０】センス増幅回路４で読出された（通常のデ
ータ＋パリティビット）は、誤り訂正回路５に入力され
る。誤り訂正回路５では通常のデータ及びパリティビッ
トからシンドロームＡ，Ｂ，Ｃ，Ｄを発生し、読出され
た通常のデータに誤りがあると、誤りがあるビットのシ
ンドロームＡ，Ｂ，Ｃ，Ｄの論理積が“１”になるので
、そのビットデータを反転することにより誤りを補正す
る。
ータ＋パリティビット）は、誤り訂正回路５に入力され
る。誤り訂正回路５では通常のデータ及びパリティビッ
トからシンドロームＡ，Ｂ，Ｃ，Ｄを発生し、読出され
た通常のデータに誤りがあると、誤りがあるビットのシ
ンドロームＡ，Ｂ，Ｃ，Ｄの論理積が“１”になるので
、そのビットデータを反転することにより誤りを補正す
る。
【００１１】このように誤り訂正回路５によるデータ補
正は、各ビットごとのシンドロームＡ，Ｂ，Ｃ，Ｄの論
理積の何れか１つでも“１”になったとき補正があった
ということが言える。従って、これら各ビットごとに何
なわれたシンドロームＡ，Ｂ，Ｃ，Ｄの論理積出力を８
入力ＯＲ型の論理ゲートＧ１で論理和を取り、その出力
が“１”のときフラグレジスタ６１をセットしてやれば
よい。実際の処理は、データを読出した後にフラグレジ
スタ６１の出力を読出し、誤り訂正回路５による補正の
有無を判断し、補正があったときには次の書込みアドレ
スを変更してやる。このときの処理フローを図２に示す
。
正は、各ビットごとのシンドロームＡ，Ｂ，Ｃ，Ｄの論
理積の何れか１つでも“１”になったとき補正があった
ということが言える。従って、これら各ビットごとに何
なわれたシンドロームＡ，Ｂ，Ｃ，Ｄの論理積出力を８
入力ＯＲ型の論理ゲートＧ１で論理和を取り、その出力
が“１”のときフラグレジスタ６１をセットしてやれば
よい。実際の処理は、データを読出した後にフラグレジ
スタ６１の出力を読出し、誤り訂正回路５による補正の
有無を判断し、補正があったときには次の書込みアドレ
スを変更してやる。このときの処理フローを図２に示す
。
【００１２】このように、通常のデータに対する誤りの
補正が行なわれたときフラグをセットすることにより、
次の書込みアドレスの変更等の信頼性の向上手段をとる
ことができる。
補正が行なわれたときフラグをセットすることにより、
次の書込みアドレスの変更等の信頼性の向上手段をとる
ことができる。
【００１３】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００１４】この実施例は、誤り補正手段が、メモリセ
ルアレイを３分割し、これら３分割されたメモリセルア
レイ１ａ〜１ｃから読出された１ビット当り３個のデー
タに対し多数決回路９により多数決処理する構成の、小
容量の不揮発性メモリに適用したものである。
ルアレイを３分割し、これら３分割されたメモリセルア
レイ１ａ〜１ｃから読出された１ビット当り３個のデー
タに対し多数決回路９により多数決処理する構成の、小
容量の不揮発性メモリに適用したものである。
【００１５】次に、この実施例の動作について説明する
。
。
【００１６】図４はこの実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【００１７】行デコーダ２ａは読出し時、それぞれタイ
ミング信号Ｍ１〜Ｍ３のタイミングで時分割でメモリセ
ルアレイ１ａ〜１ｃの行を指定する。ラッチ回路８はタ
イミング信号Ｃ１〜Ｃ３のタイミングでメモリセルアレ
イ１ａ〜１ｃから読出されたデータをラッチする。多数
決回路９は、各ビットに対して読出される３ビットのデ
ータを比較して、２ビット以上同じ値ならこれをそのビ
ットの値として出力する。
ミング信号Ｍ１〜Ｍ３のタイミングで時分割でメモリセ
ルアレイ１ａ〜１ｃの行を指定する。ラッチ回路８はタ
イミング信号Ｃ１〜Ｃ３のタイミングでメモリセルアレ
イ１ａ〜１ｃから読出されたデータをラッチする。多数
決回路９は、各ビットに対して読出される３ビットのデ
ータを比較して、２ビット以上同じ値ならこれをそのビ
ットの値として出力する。
【００１８】多数決処理検出回路６２は、各ビットに対
して読出される３ビットから多数決処理の有無を検出す
る。
して読出される３ビットから多数決処理の有無を検出す
る。
【００１９】次に、この実施例の全体的な動作について
説明する。
説明する。
【００２０】データの書込みは、１アドレスの書込みに
より、実際には各メモリセルアレイ１ａ〜１ｃの各アド
レスに同じデータが書込まれる。（図３の斜線の部分）
読出しはメモリセルアレイ１ａ〜１ｃからそれぞれタイ
ミング信号Ｍ１，Ｍ２，Ｍ３，のタイミングで読出され
、タイミング信号Ｃ１〜Ｃ３でラッチ回路８に取込まれ
る。
より、実際には各メモリセルアレイ１ａ〜１ｃの各アド
レスに同じデータが書込まれる。（図３の斜線の部分）
読出しはメモリセルアレイ１ａ〜１ｃからそれぞれタイ
ミング信号Ｍ１，Ｍ２，Ｍ３，のタイミングで読出され
、タイミング信号Ｃ１〜Ｃ３でラッチ回路８に取込まれ
る。
【００２１】ここで、各ビットについてみると３ビット
ずつ読出されるので、多数決回路９では上記３ビットの
データを比較して２ビット以上同じ値ならその値をその
ビットの値として出力する。従って誤り補正としては１
ビット以下の誤りの場合にのみ有効となる。
ずつ読出されるので、多数決回路９では上記３ビットの
データを比較して２ビット以上同じ値ならその値をその
ビットの値として出力する。従って誤り補正としては１
ビット以下の誤りの場合にのみ有効となる。
【００２２】このように多数決方式によるデータ補正の
場合も、各ビットに対して読出される３ビットの値の中
で１ビットでも異なる値があった時に、多数決によるデ
ータ補正があったと見なすことができる。従って多数決
処理検出回路６２において３ビット中１ビット異なった
場合を検出し、その出力でフラグレジスタ６１をセット
する。
場合も、各ビットに対して読出される３ビットの値の中
で１ビットでも異なる値があった時に、多数決によるデ
ータ補正があったと見なすことができる。従って多数決
処理検出回路６２において３ビット中１ビット異なった
場合を検出し、その出力でフラグレジスタ６１をセット
する。
【００２３】
【発明の効果】以上説明したように本発明は、読出され
た通常のデータに誤りを補正したときフラグをセットす
る構成とすることにより、セットされたフラグにより、
次の書込みアドレスの変更等の信頼性向上手段をとるこ
とができるので、２ビット以上の誤りが発生したとき及
び誤り補正した後のデータの信頼性を向上させることが
できる効果がある。
た通常のデータに誤りを補正したときフラグをセットす
る構成とすることにより、セットされたフラグにより、
次の書込みアドレスの変更等の信頼性向上手段をとるこ
とができるので、２ビット以上の誤りが発生したとき及
び誤り補正した後のデータの信頼性を向上させることが
できる効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】図１に示された実施例の動作及びフラグの利用
方法を説明するための処理フローを示す流れ図である。
方法を説明するための処理フローを示す流れ図である。
【図３】本発明の第２の実施例を示すブロック図である
。
。
【図４】図３に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【符号の説明】
１，１ａ〜１ｃ メモリセルアレイ２，２ａ
行デコーダ ３ 列デコーダ ４ センス増幅回路 ５ 誤り訂正回路 ６，６ａ 誤り補正検出回路 ７ データバス ８ ラッチ回路 ９ 多数決回路 ６１ フラグレジスタ ６２ 多数決処理検出回路 Ｇ１〜Ｇ３ 論理回路
行デコーダ ３ 列デコーダ ４ センス増幅回路 ５ 誤り訂正回路 ６，６ａ 誤り補正検出回路 ７ データバス ８ ラッチ回路 ９ 多数決回路 ６１ フラグレジスタ ６２ 多数決処理検出回路 Ｇ１〜Ｇ３ 論理回路
Claims (1)
- 【請求項１】 複数の不揮発性のメモリセルを配列し
たメモリセルアレイと、このメモリセルアレイから読出
されたデータに誤りがあるときこのデータに対して誤り
の補正を行う誤り補正手段と、この誤り補正手段により
誤りの補正が行なわれたことを検出しフラグをセットす
る誤り補正検出回路とを有することを特徴とする不揮発
性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001347A JPH04289599A (ja) | 1991-01-10 | 1991-01-10 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001347A JPH04289599A (ja) | 1991-01-10 | 1991-01-10 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04289599A true JPH04289599A (ja) | 1992-10-14 |
Family
ID=11498960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001347A Pending JPH04289599A (ja) | 1991-01-10 | 1991-01-10 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04289599A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351412B1 (en) | 1999-04-26 | 2002-02-26 | Hitachi, Ltd. | Memory card |
| DE10128903A1 (de) * | 2001-06-15 | 2003-01-02 | Infineon Technologies Ag | Schaltungsanordnung zur Speicherung digitaler Daten |
| WO2006009069A1 (ja) * | 2004-07-21 | 2006-01-26 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置、書き換え処理方法およびプログラム |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61143860A (ja) * | 1984-12-17 | 1986-07-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02146200A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 電気的に消去可能なプログラマブルロム装置 |
-
1991
- 1991-01-10 JP JP3001347A patent/JPH04289599A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61143860A (ja) * | 1984-12-17 | 1986-07-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02146200A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 電気的に消去可能なプログラマブルロム装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351412B1 (en) | 1999-04-26 | 2002-02-26 | Hitachi, Ltd. | Memory card |
| US6359806B1 (en) | 1999-04-26 | 2002-03-19 | Hitachi, Ltd. | Memory device |
| US6549460B2 (en) | 1999-04-26 | 2003-04-15 | Hitachi, Ltd. | Memory device and memory card |
| DE10128903A1 (de) * | 2001-06-15 | 2003-01-02 | Infineon Technologies Ag | Schaltungsanordnung zur Speicherung digitaler Daten |
| DE10128903C2 (de) * | 2001-06-15 | 2003-04-24 | Infineon Technologies Ag | Schaltungsanordnung zur Speicherung digitaler Daten |
| WO2006009069A1 (ja) * | 2004-07-21 | 2006-01-26 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置、書き換え処理方法およびプログラム |
| US7633816B2 (en) | 2004-07-21 | 2009-12-15 | Panasonic Corporation | Semiconductor memory device, rewrite processing method therefor, and program thereof |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |