JP2005078728A - 半導体集積回路装置及びその検査方法 - Google Patents

Abstract

【課題】 ヒューズ素子に代わる不揮発性メモリ素子を用い、該不揮発性メモリ素子の保持データの増幅に差動増幅器を用いる場合であっても、ヒューズ素子として切断されない状態の出力結果と、製造終了時における差動増幅器の出力結果とが一致するようにする。
【解決手段】 起動部２２は、第１のメモリセル３１Ａ等と同一の構成を有し、初期化情報記憶部２１の各差動アンプ３２を起動するか否かの起動データを保持する起動メモリセル３４、該起動メモリセル３４から出力される微弱なデータ信号を増幅して出力するアンプ３５と、該アンプ３５が増幅した起動信号をラッチして制御信号ＲＥＤＥＮを出力するラッチ回路３６と、該ラッチ回路３６からの制御信号ＲＥＤＥＮを各差動アンプ３２に供給するドライバ回路３７とを有している。
【選択図】 図２

Description

本発明は、ロジック回路、又はロジック回路及びメモリ回路が１つの半導体チップに集積化された半導体集積回路装置に組み込まれ、特に冗長救済機能、機能拡張又は機能変更等の製造後に各回路の動作を決定するヒューズ素子に代わる不揮発性メモリ素子を備えた半導体集積回路装置に関する。

近年の大規模集積化回路（ＬＳＩ）における回路規模の増大とそれに内蔵される機能の複雑化は目覚しく、データ処理及び信号処理が高速化すると共にＬＳＩに搭載されるメモリの容量は種類を問わず増大している。これに伴い、半導体集積回路装置におけるメモリ冗長救済の有無、ロジック機能の機能拡張若しくは機能変更又はアナログ回路における精度調整機能等、製品としての仕上がり後のヒューズ素子による状態変更の必要性は、規模及び精度を問わず増大する傾向にある。

ところが、従来のヒューズ素子による調整機能の増大は、ヒューズ素子自体の本数の増加により半導体チップ上の面積が増大すると共に、ヒューズ素子の上層部分には金属配線を設けられない等の制約事項が多数に存在する。

そこで、このようなヒューズ素子による調整機能を用いることなく、通常のＣＭＯＳプロセスによって構成可能な不揮発性メモリセルが例えば特許文献１に示されている。この不揮発性メモリセルは、ＣＭＯＳプロセスにより形成され、互いの導電型が異なり且つゲートを共有する２つのトランジスタからなり、一方のトランジスタをコントロールゲートとし、他方のトランジスタを入出力に用いる構成を採る。すなわち、２つのトランジスタの共有ゲートが、通常の電気的消去書込み可能な読出専用メモリ（ＥＥＰＲＯＭ）のフローテイングゲートとして機能することにより、不揮発性メモリデバイスを実現している。

さらに、このようなＣＭＯＳからなる不揮発性メモリデバイスを差動増幅することにより、該不揮発性デバイスの信頼性の向上を図る技術は、例えば特許文献２に示されている。
特許第２６６７０９９号公報 特許第３０９０３２９号公報

しかしながら、現状の最先端プロセスは、デザインルールが０．１３μｍ程度の微細なプロセスであり、且つトランジスタを構成する部材、例えばゲート絶縁膜の膜厚も減少するに至り、ＭＯＳトランジスタの構成をそのまま縮小して用いたのでは、リーク電流の増大による長期信頼性に問題が生じる。

その上、ヒューズ素子として機能させる不揮発性メモリ素子には、長期信頼性と共に実現しなければならない機能が存在する。

すなわち、ヒューズ素子の場合は、その構成が金属であれポリシリコンであれ、２端子間は短絡状態又は浮遊状態のいずれかの状態が一意に現われる。

これに対し、１つの不揮発性メモリ素子とその増幅器とを用いた場合又は差動増幅器を用いた場合は、ＣＭＯＳからなる不揮発性メモリ素子を構成するフローテイングゲートの電荷の蓄積状態は、製造時の拡散工程によって必ずしも一意に確定するとは限らない。

さらに、差動増幅器を用いた場合は、該差動増幅器と接続されている２つの不揮発性メモリ素子の各フローティングゲートの電位はほぼ等しいため、両メモリ素子の閾値Ｖｔが同等の値となってしまう。その結果、ヒューズ素子に代わる半導体集積回路装置であって、複数の差動増幅器を有する半導体集積回路装置からの出力信号は、一定の出力結果を示し得ないという問題がある。

具体的には、例えばこのような半導体集積回路装置を、動的ランダムアクセスメモリ（ＤＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）又は読出専用メモリ（ＲＯＭ）等の記憶装置の冗長救済に用いるような場合は、本来は一意に確定した電位により通常のメモリセルを選択して、選択されたメモリ空間を検査することになる。ところが、ヒューズ素子に代わる不揮発性メモリ素子を用いる場合には、各不揮発性メモリ素子からの出力結果がばらついてしまうため、検査自体を正常に行なうことすらできなくなる。

本発明は、前記従来の問題に鑑み、ヒューズ素子に代わる不揮発性メモリ素子を用い、該不揮発性メモリ素子の保持データの増幅に差動増幅器を用いる場合であっても、ヒューズ素子として切断されない状態の出力結果と、製造終了時における差動増幅器の出力結果とが一致するようにすることを目的とする。

前記の目的を達成するため、本発明は、半導体集積回路装置を構成する複数の不揮発性メモリ素子及びそれぞれの保持データを増幅する複数の増幅器を、制御対象と接続される第１群と、該第１群に属する増幅器の出力電位を固定する機能を持つ第２群とに分割する構成とする。

具体的に、本発明に係る半導体集積回路装置は、第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を第１の増幅器に出力する第２の増幅器とを備え、第２の増幅器は、第１の増幅器からの出力値を第２の不揮発性メモリ素子が保持するデータに基づいてハイ電位又はロー電位に固定する。

本発明の半導体集積回路装置によると、第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を第１の不揮発性メモリ素子の第１の増幅器に出力する第２の増幅器を備えており、該第２の増幅器は、第１の増幅器からの出力値を第２の不揮発性メモリ素子が保持するデータ（起動データ）に基づいてハイ電位又はロー電位に一意に固定するため、第２の不揮発性メモリ素子に例えばハイ電位を書き込まない（プログラムを行なわない）状態では、第１の不揮発性メモリ素子の第１の増幅器の出力値を第２の不揮発性メモリ素子に保持された起動データにより決定されるハイ又はロー電位に固定することができる。これにより、ヒューズ素子の代わりに本発明の半導体集積回路装置を用いた場合に、ヒューズ素子を切断しない状態と、該ヒューズ素子の切断前の検査時の状態とが等価となる。これに対し、ヒューズ素子としての切断状態、すなわち第２の不揮発性メモリ素子への書き込みが必要な場合には、第２の不揮発性メモリ素子に例えばハイ電位を書き込み、且つ第１の不揮発性メモリ素子にデータ（制御データ）を書き込むことによって、ヒューズ素子の切断状態と等価となる。

本発明の半導体集積回路装置において、第１の増幅器からの出力値は１つの制御信号によって決定されることが好ましい。このようにすると、第１の不揮発性メモリ素子の第１の増幅器に第２の不揮発デバイスが保持する起動データを制御信号として供給するだけで、第１の増幅器からの出力値をハイ電位又はロー電位に固定することができる。

本発明の半導体集積回路装置において、第１の不揮発性メモリ素子は複数設けられており、第１の増幅器は、複数の第１の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する第１の差動増幅器であることが好ましい。このようにすると、高信頼性を維持できる差動型の不揮発性メモリデバイスを構成できるため、複数の不揮発性メモリ素子の閾値のハイレベルとローレベルとの双方が多少劣化したとしても、差動増幅器の出力結果は変化することがない。

この場合に、第１の差動増幅器は、その出力値が決定される制御信号を受けて第１の差動増幅器の出力ノードをハイ電位に固定することにより、第１の差動増幅器を不活性状態とすることが好ましい。このように、ヒューズ素子が切断されていない状態と対応させると、記憶装置としての出力結果を固定することが可能になり、余計な論理回路を設ける必要がなくなる。

本発明の半導体集積回路装置において、第２の不揮発性メモリ素子及び第２の増幅器からなる対を複数対有し、複数の第２の増幅器からそれぞれ出力される制御信号は論理和演算されて第１の増幅器に出力されることが好ましい。このようにすると、第２の不揮発性メモリ素子が単一のセルであって且つ保持データがハイレベルであっても、制御信号は、複数の第１の不揮発性メモリ素子からの各出力信号の論理和演算の結果として得られるため、保持データ（起動データ）の信頼性を向上することができる。

本発明の半導体集積回路装置において、第２の増幅器から出力される制御信号は、読み出し信号と論理積演算されて、第１の増幅器に出力されることが好ましい。このようにすると、読み出し信号が入力され、且つ第１の不揮発性メモリ素子への書き込みが行なわれているときにだけ電流が消費されるため、消費電力を低減することができる。

本発明の半導体集積回路装置において、第２の不揮発性メモリ素子は複数設けられており、第２の増幅器は、複数の第２の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する第２の差動増幅器であり、２つの第２の不揮発性メモリ素子及び１つの第２の差動増幅器からなる組を１組以上有し、第２の差動増幅器は制御信号を出力することが好ましい。このようにすると、第２の不揮発性メモリセルにおける保持データの信頼性を、制御対象用回路に用いる制御データを保持する第１の不揮発性メモリ素子のデータの信頼性と同等かそれ以上とすることができる。

この場合に、第２の差動増幅器から出力される制御信号は、読み出し信号と論理積演算されて第１の増幅器に出力されることが好ましい。このようにすると、高信頼性と共に消費電力の低減を図ることができる。

また、この場合に、第２の差動増幅器から出力される制御信号は、読み出し信号と外部入力端子に入力される外部信号とが論理積演算されて生成され、生成された信号が第１の増幅器に出力されることが好ましい。このようにすると、第１及び第２の不揮発性メモリ素子は、製造終了後の状態で一切のプログラムを行なわずとも、外部入力端子から適当な信号を入力することにより、第１の増幅器の出力値を一意に固定することが可能となる。

本発明の半導体集積回路装置が外部入力端子を有する場合に、該外部入力端子は、製造後の検査工程に用いられ、検査工程の後に、第２の差動増幅器が活性状態とされることにより第１の増幅器は活性状態とされ、且つ外部入力端子は所定の電圧レベルに固定されることが好ましい。このようにすると、本発明の半導体集積回路装置を含む半導体装置を組み立てた後に、外部入力端子をウエハプローブ検査等の製造初期段階における検査工程において使用し、その後は、外部入力端子に第２の差動増幅器が活性状態となるように信号を印加することにより、第１の不揮発性メモリ素子からの保持データを読み出すことができる。その上、この外部入力端子からの制御には何らの負荷も掛からない。

本発明の半導体集積回路装置において、第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子は、ソースとドレインと基板とが互いに接続されてコントロールゲートを形成するＰ型トランジスタと、ゲートがＰ型トランジスタのゲートと接続されてフローティングゲートを形成するＮ型トランジスタとから構成されていることが好ましい。このように、第１及び第２の不揮発性メモリ素子にＣＭＯＳにより構成されるメモリ素子を用いているため、通常のＥＥＰＲＯＭを用いる場合と比べて製造が容易である。

本発明に係る第１の半導体集積回路装置の検査方法は、第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を第１の増幅器に出力する第２の増幅器とを備えた半導体集積回路装置の検査方法を対象とし、第２の不揮発性メモリ素子における製造後の閾値が相対的に低い場合で且つ第２の不揮発性メモリ素子の保持データを決定するプログラムが不要である場合は、第２の不揮発性メモリ素子に対するプログラムは行なわず、第２の不揮発性メモリ素子における製造後の閾値が相対的に高い場合で且つ第２の不揮発性メモリ素子の保持データを決定するプログラムが必要である場合は、第１の増幅器の出力電位を決定する第２の不揮発性メモリ素子に、第１の増幅器が活性状態となるデータをプログラムし、且つ第１の不揮発性メモリ素子には所定のデータを書き込む。

第１の半導体集積回路装置の検査方法によると、第１の不揮発性メモリ素子の出力を受ける制御対象となる回路の検査を容易に且つ確実に行なうことができ、その検査結果に基づいて第１の不揮発性メモリ素子に必要なデータを書き込むことが可能となる。

本発明に係る第２の半導体集積回路装置の検査方法は、第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を第１の増幅器に出力する第２の増幅器とを有し、第２の不揮発性メモリ素子は複数設けられており、第２の増幅器は、複数の第２の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する差動増幅器であり、２つの第２の不揮発性メモリ素子及び１つの差動増幅器からなる組を１組以上有し、差動増幅器が制御信号を出力し、制御信号は読み出し信号と外部入力端子に入力される外部信号とが論理積演算されて生成され、生成された信号が第１の増幅器に出力される半導体集積回路装置の検査方法を対象とし、第２の不揮発性メモリ素子における製造後の閾値が相対的に高い場合に、第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子が保持するデータを消去する第１の工程と、外部入力端子から検査用信号を入力することにより、第１の増幅器からの出力信号を受ける検査対象である回路の検査を行なう第２の工程とを備えている。

第２の半導体集積回路装置の検査方法によると、第１の不揮発性メモリ素子の出力を受ける制御対象となる回路の検査を容易に且つ確実に行なうことができ、その検査結果に基づいて第１の不揮発性メモリ素子に必要なデータを書き込むことが可能となる。

本発明に係る第３の半導体集積回路装置の検査方法は、第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を第１の増幅器に出力する第２の増幅器とを有し、第２の不揮発性メモリ素子は複数設けられており、第２の増幅器は、複数の第２の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する差動増幅器であり、２つの第２の不揮発性メモリ素子及び１つの差動増幅器からなる組を１組以上有し、差動増幅器が制御信号を出力し、制御信号は読み出し信号と外部入力端子に入力される外部信号とが論理積演算されて生成され、生成された信号が第１の増幅器に出力される半導体集積回路装置の検査方法を対象とし、差動増幅器が不活性状態となるように外部入力端子に信号を入力すると共に差動増幅器の出力値をハイ電位又はロー電位に固定することにより、第１の増幅器の出力値を差動増幅器の出力値と一致させるか又は逆の値に固定して検査を行なう工程と、第２の不揮発性メモリ素子の保持データを決定するプログラムが不要である場合は、差動増幅器が非活性状態となるように第２の不揮発性メモリ素子に対してプログラムを実施する工程と、第２の不揮発性メモリ素子の保持データを決定するプログラムが必要である場合は、差動増幅器が活性状態となるように第２の不揮発性メモリ素子に対してプログラムを実施し、且つ第１の不揮発性メモリ素子に所定のデータを書き込む工程とを備えている。

第３の半導体集積回路装置の検査方法によると、第１の不揮発性メモリ素子の出力を受ける制御対象となる回路の検査を容易に且つ確実に行なうことができる。また、外部入力端子から入力される信号によって制御可能であるため検査の設定が容易となり、検査結果に基づいて第１の不揮発性メモリ素子に必要なデータを書き込むことが可能となる。

第１〜第３の半導体集積回路装置の検査方法において、第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子は、ソースとドレインと基板とが互いに接続されてコントロールゲートを形成するＰ型トランジスタと、ゲートがＰ型トランジスタのゲートと接続されてフローティングゲートを形成するＮ型トランジスタとから構成されている。

本発明に係る半導体集積回路装置によると、出力値により他の回路を制御可能な第１の不揮発性メモリ素子における第１の増幅器の出力値を固定する第２の不揮発性メモリ素子に対してプログラムを行なわない状態では、第１の不揮性メモリ素子の第１の増幅器の出力値を一意に固定することができる。これにより、ヒューズ素子の代わりに本発明の半導体集積回路装置を用いた場合に、ヒューズ素子を切断しない状態と、該ヒューズ素子の切断前の検査時の状態とが等価となる。

また、本発明に係る半導体集積回路装置の検査方法によると、第１の不揮発性メモリ素子の出力を受ける制御対象となる回路の検査を容易に且つ確実に行なうことができ、その検査結果に基づいて第１の不揮発性メモリ素子に必要なデータを書き込むことが可能となる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１は本発明の第１の実施形態に係るヒューズ素子に代わる初期化情報保持回路を含む半導体装置のブロック構成を示している。

図１に示すように、チップ上の半導体装置１０は、いわゆるシステムＬＳＩであって、半導体装置１０の全体を統御する論理回路（コアロジック）１１と、記憶容量が比較的に大きいＤＲＡＭ回路１２と、記憶容量が比較的に小さい第１のＳＲＡＭ回路１３及び第２のＳＲＡＭ回路１４と、アナログ回路１５と、各回路１１〜１５に対して種々の制御信号を送出する、ヒューズ素子に代わる不揮発性メモリ素子を含む初期化情報保持回路１６とを備えている。

本発明の特徴である初期化情報保持回路１６は、例えばＤＲＡＭ回路１２、第１のＳＲＡＭ回路１３及び第２のＳＲＡＭ回路１４における冗長救済データ又は内部電源電位の電位調整用データ等が検査時に格納（プログラム）され、実際の使用時には、ＤＲＡＭ回路１２、第１のＳＲＡＭ回路１３及び第２のＳＲＡＭ回路１４は、初期化情報保持回路１６が保持する初期化データに基づいて、冗長救済アドレスの決定又は内部電源電位のレベル調整が行なわれる。

さらに、製品検査時には、内部電源電位として適当な電圧レベルをアナログ回路１５による計測結果によって判定し、その判定結果を初期化情報保持回路１６に書き込む。実際の使用時には、初期化情報保持回路１６からの出力信号に基づいて、所定の回路における閾値又は出力レベル等の調整がアナログ回路１５により行なわれる。

従って、検査終了時には、初期化情報保持回路１６に、各回路１１〜１５の検査結果又は仕様に応じて決定された初期化情報が書き込まれる。

図２は第１の実施形態に係る初期化情報保持回路１６の構成例を示している。

図２に示すように、初期化情報保持回路１６は、冗長救済等を決定する従来のヒューズ素子に代わるデータ（制御データ）がプログラムされる初期化情報記憶部２１と、該初期化情報記憶部２１が保持するデータを使用するか否かを決定する起動部２２と、初期化情報記憶部２１及び起動部２２に制御信号を送出する制御回路部２３とから構成されている。

初期化情報記憶部２１は、互いに相補な関係を持つ１ビット情報を保持する不揮発性メモリ素子からなる第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂと、該第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂから出力される微弱なデータ信号を増幅して出力する差動アンプ３２と、該差動アンプ３２が増幅したデータ信号をラッチして出力信号ＯＵＴを出力するラッチ回路３３とを有している。

第１のメモリセル３１Ａ、第２のメモリセル３１Ｂ、差動アンプ３２及びラッチ回路３３から構成される１つの回路群は、１つのヒューズ素子と対応しており、ここでの初期化情報記憶部２１はｎ（但し、ｎは１以上の整数である。）個の回路群を含むことから、ｎ本のヒューズ素子と置換可能である。

起動部２２は、第１のメモリセル３１Ａ等と同等の構成を有し、初期化情報記憶部２１の各差動アンプ３２を起動するか否かの起動データを保持する起動メモリセル３４と、該起動メモリセル３４から出力される微弱なデータ信号を増幅して出力するアンプ３５と、該アンプ３５が増幅した起動信号をラッチして制御信号ＲＥＤＥＮを出力するラッチ回路３６と、該ラッチ回路３６からの制御信号ＲＥＤＥＮを各差動アンプ３２に供給するドライバ回路３７とを有している。

制御回路２３は、初期化情報記憶部２１における各第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂに対してセル制御信号を送出し、各ラッチ回路３３に対してラッチ制御信号を送出する。

ところで、半導体装置１０を製造する際の製造工程によるばらつきが少なく、また各メモリセル３１Ａ、３１Ｂ、３４自体が有するフローティングゲートにおける拡散による仕上がり後の閾値Ｖｔが低い場合には、起動メモリセル３４の閾値Ｖｔも相対的に低い値を示す。従って、起動メモリセル３４を構成するセルトランジスタは、低閾値であることから活性化すなわち導通状態となり易く、ソースが接地電源と接続される構成を採る場合には、増幅アンプ３５及びラッチ回路３６の出力値も同様にロー電位の制御信号ＲＥＤＥＮを出力する。

また、拡散工程後の初期段階であれば、各差動アンプ３２は、第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂの各閾値Ｖｔに依存したばらばらの出力結果ＯＵＴ（０〜Ｎ−１）を出力してしまうことになる。しかしながら、第１の実施形態においては、起動メモリセル３４の閾値Ｖｔが低い値に安定している場合には、初期状態として必ず初期化情報記憶部２１の各差動アンプ３２を不活性とすることにより、その出力信号ＯＵＴ（０〜ｎ−１）の値をハイレベル又はローレベルに固定する。その結果、初期化情報記憶部２１は一意に決まる制御データを確実に出力することができる。

図３は第１の実施形態に係る第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂ並びに差動アンプ３２の具体的な構成例を示している。

図３に示すように、第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂは、それぞれ、ソースとドレインと基板とが互いに接続されてコントロールゲートを形成するＰｃｈトランジスタと、ゲートがＰｃｈトランジスタのゲートと接続されてフローティングゲートを形成する第１のＮｃｈトランジスタと、ソースが第１のＮｃｈトランジスタのドレインと接続され、ゲートがＰｃｈトランジスタのドレインと接続された、入出力用の第２のＮｃｈトランジスタとから構成された不揮発性メモリ素子４１と、ゲートが内部読み出し信号ＲＥＤを受け、ソースに電源電位が印加され、ドレインが第２のＮｃｈトランジスタのドレインと接続された、不揮発性メモリ素子４１からの読み出し電位を確定するＰｃｈ負荷トランジスタ４２とを有している。

不揮発性メモリ素子４１におけるＰｃｈトランジスタのソースには、コントロールゲート制御信号ＣＧＤが印加され、第１のＮｃｈトランジスタのソースには接地電位ＶＰが印加される。

差動アンプ３２は、共有ソースに電源電位が印加される第１のＰｃｈトランジスタ及び第２のＰｃｈトランジスタと、ドレインが第１のＰｃｈトランジスタのドレイン及びゲートと接続され、ゲートに第１のメモリセル３１Ａからの出力信号（データ信号）を受ける第３のＮｃｈトランジスタと、ドレインが第２のＰｃｈトランジスタのドレインと接続され、ゲートに第２のメモリセル３１Ｂからの出力信号（データ信号）を受ける第４のＮｃｈトランジスタと、ドレインが第３のＮｃｈトランジスタ及び第４のＮｃｈトランジスタの共有ソースと接続され、ソースが接地され、起動部２２からのアンプ起動信号ＡＥＮＤをゲートに受けて差動アンプ３２自体を活性化又は不活性化する第５のＮｃｈトランジスタ４３とを有している。

また、ソースに電源電位を受け、ドレインに差動アンプ３２からの出力を受け、ゲートにアンプ起動信号ＡＥＮＤを受けることにより、差動アンプ３２からの出力信号ＤＯＵＴの電位をハイレベルに固定する第３のＰｃｈトランジスタ４４が設けられている。

なお、第１の実施形態においては、アンプ起動信号ＡＥＮＤによって、差動アンプ３２からの出力信号ＤＯＵＴの電位をハイレベルに固定したが、これとは逆に、出力信号ＤＯＵＴの電位をロー電位に固定する構成としてもよい。

また、第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂの各出力端子には、書き込み回路４５が接続されている。例えば、第２のメモリセル３１Ｂにおける不揮発性メモリ素子４１のフローティングゲートに電子を注入して、第１のＮｃｈトランジスタの閾値を高くする一方、第１のメモリセル３１Ａの不揮発性メモリ素子４１のフローティングゲートには電子を注入しないようにすれば、第１のメモリセル３１Ａと第２のメモリセル３１Ｂとには、相補なデータを書き込むことが可能となる。

以下、第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂ並びに差動アンプ３２の動作の概略を説明する。

例えば、内部読み出し信号ＲＥＤがローレベルとなり、且つコントロールゲート制御信号ＣＧＤがハイレベルに遷移すると、第１のメモリセル３１Ａ及び第２のメモリセル３１Ｂを構成する各不揮発性メモリ素子４１におけるフローテイングゲートの蓄積電荷量に対応した出力電位が、差動アンプ３２を構成する第３のＮｃｈトランジスタ及び第４のＮｃｈトランジスタの各ゲートに供給される。

このとき、起動部２２における起動メモリセル３４を構成する、第１のメモリセル３１Ａの不揮発性メモリ素子４１と同一構成の不揮発性メモリ素子に起動データがプログラムされていない（書き込まれていない）状態では、起動メモリセル３４における第１のＮｃｈトランジスタの閾値が相対的に低いため、出力信号は接地電位が出力されて、必ずローレベルとなる。従って、起動部２２からのアンプ起動信号ＡＥＮＤはローレベルとなり、一意に固定された出力信号ＯＵＴ（０〜ｎ−１）を半導体装置１０の各回路１１〜１５に供給することができる。

これに対し、検査結果により、初期化情報記憶部２１における各不揮発性メモリ素子４１に制御データを書き込む場合には、あらかじめ、初期化情報記憶部２１における各差動アンプ３２を活性状態とするハイレベルのアンプ起動信号ＡＥＮＤが出力されるように、起動部２２に含まれる不揮発性メモリ素子にプログラム、すなわちフローティングゲートに電子を注入する。その後、初期化情報記憶部２１を構成する各不揮発性メモリ素子４１には所定の制御データを書き込むようにする。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図４は本発明の第２の実施形態に係るヒューズ素子に代わる初期化情報保持回路の構成例を示している。図４において、図２に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図４に示すように、第２の実施形態に係る初期化情報保持回路１６を構成する起動部２２は、起動メモリセル３４、アンプ３５及びラッチ回路３６からなる１組の回路を４組設け、これら４組の回路からの各出力信号ＲＥＤＥＮ（０〜３）を、制御回路２３に設けたアンプ制御回路２３１により論理和演算を施す。これにより、起動メモリセル３４に対して所望の起動データを書き込む（プログラムする）場合に、書き込まれた起動データは差動増幅を行なうのと同様のデータ保持信頼性を得ることができる。

図５に４組の起動メモリセル３４及びアンプ３５とアンプ制御回路２３１との構成例を示す。図５に示すように、起動メモリセル３４の構成は、第１及び第２のメモリセル３１Ａ、３１Ｂと同等の構成であり、アンプ３５はＣＭＯＳインバータからなる。

アンプ制御回路２３１は、２組のアンプ３５からの出力信号であるＲＥＤＥＮ［０］及びＲＥＤＥＮ［１］を受ける第１の２入力ＮＯＲ回路と、残りの２組のアンプ３５からの出力信号であるＲＥＤＥＮ［２］及びＲＥＤＥＮ［３］を受ける第２の２入力ＮＯＲ回路と、これらの出力信号の論理積演算を行なって内部起動信号ＤＥＴＥＮを出力する２入力ＮＡＮＤ回路と、該内部起動信号ＤＥＴＥＮを増幅してアンプ起動信号ＡＥＮＤを生成し、初期化情報記憶部２１の各差動アンプ３２に供給するドライバ回路とを有している。

このように、第２の実施形態によると、初期化情報保持回路１６を構成する起動部２２が保持する起動データの信頼性を向上することができる。従って、起動時には、アンプ起動信号ＡＥＮＤによって、初期化情報記憶部２１における各差動アンプ３２の出力値を確実に固定することができる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

図６は本発明の第３の実施形態に係るヒューズ素子に代わる初期化情報保持回路の構成例を示している。図６において、図４に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図６に示すように、第３の実施形態に係る制御回路２３は、該制御回路２３に含まれるアンプ制御回路２３１に、外部入力端子を介して外部読み出し信号ＲＥが供給される構成を採る。

第１及び第２の実施形態に係る初期化情報記憶部２１には、アンプ起動信号ＡＥＮＤがラッチされた状態で供給されるため、読み出し状態でない期間においても、各差動アンプ３２が活性状態となってしまう。

そこで、第３の実施形態においては、図７に示すように、外部読み出し信号ＲＥと、図５に示すＮＡＮＤ回路からの内部起動信号ＤＥＴＥＮとの論理積演算を施した信号をアンプ起動信号ＡＥＮＤとして初期化情報記憶部２１に出力する。

ここでは、外部読み出し信号ＲＥはハイアクティブの信号としている。従って、初期化情報記憶部２１を構成する各差動アンプ３２を活性状態とするには、内部起動信号ＤＥＴＥＮがハイレベルとなるように起動メモリセル３４を書き込み状態（電子注入状態）とし、外部読み出し信号ＲＥがハイレベルとなった場合にのみ、アンプ起動信号ＡＥＮＤがハイレベルに遷移するようになる。これにより、読み出し状態の期間に限り、初期化情報記憶部２１の各差動アンプ３２が起動されることになる。

また、外部読み出し信号ＲＥがローレベルか、又は内部起動信号ＤＥＴＥＮがローレベルの期間には、ローレベルに固定されたアンプ起動信号ＡＥＮＤが出力されるため、各差動アンプ３２が非活性状態となるので、読み出し期間以外に不要な電流を消費することがなくなる。

（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。

図８は本発明の第４の実施形態に係るヒューズ素子に代わる初期化情報保持回路の構成例を示している。図８において、図４及び図６に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図８に示すように、第４の実施形態に係る起動部２２は、複数の起動メモリセル３４からの起動データの論理和を用いる構成に代えて、第１の起動メモリセル３４Ａと、第２の起動メモリセル３４Ｂと、各起動メモリセル３４Ａ、３４Ｂからの互いに相補な関係を持つ起動データを差動増幅する差動アンプ３８とを含む構成としている。これにより、初期化情報記憶部２１を構成する各差動アンプ３２の出力値を固定する起動データの保持力が安定して、半導体装置１０の長期信頼性が大幅に向上する。なお、差動アンプ３８の構成は、差動アンプ３２と同等とする。

さらに、第４の実施形態においては、制御回路２３に含まれるアンプ制御回路２３１に、外部読み出し信号ＲＥと、内部起動信号ＤＥＴＥＮに代わる外部起動信号ＥＸＤＥＴＥＮとが入力され、これらの信号に論理積演算が施されて、起動部２２の差動アンプ３８に起動部アンプ起動信号ＡＥＮＤ１として出力される。

図９に第４の実施形態に係るアンプ制御回路２３１における外部読み出し信号ＲＥと外部起動信号ＥＸＤＥＴＥＮとの論理積演算を行なう構成例を示す。図９に示すように、外部読み出し信号ＲＥと外部起動信号ＥＸＤＥＴＥＮとが共にハイレベルになったときに初めて、起動部アンプ起動信号ＡＥＮＤ１がハイレベルに遷移する。従って、起動部２２の差動アンプ３８は、アンプ制御回路２３１からのハイレベルの起動部アンプ起動信号ＡＥＮＤ１を受けて初めて、初期化情報記憶部２１を構成する各差動アンプ３２をそれぞれ活性状態とすることができる。

このような構成を採ると、製造プロセスにおける初期拡散工程の終了時で、半導体装置１０を構成する各回路１１〜１５を検査する際には、外部起動信号ＥＸＤＥＴＥＮをローレベルとすることにより、各差動アンプ３２からの出力信号ＯＵＴ（０〜ｎ−１）をハイレベルに固定して検査することができる。このとき、起動部２２の差動アンプ３８及び初期化情報記憶部２１の各差動アンプ３２は共に不活性状態となる。

従って、初期化情報記憶部２１が保持するデータが不要な場合は、起動部２２の差動アンプ３８からの制御信号ＲＥＤＥＮがローレベルとなるように外部起動信号ＥＸＤＥＴＥＮをローレベルにプログラムするだけで、初期化情報記憶部２１の各差動アンプ３２からの出力信号ＯＵＴ（０〜ｎ−１）をハイレベルに固定することが可能となる。

これとは逆に、初期化情報記憶部２１が保持するデータが必要な場合は、差動アンプ３８からの制御信号ＲＥＤＥＮがハイレベルとなるように起動部２２の各メモリセル３４Ａ、３４Ｂを互いに相補な関係となるようにプログラムし、且つハイレベルの外部読み出し信号ＲＥ及び外部起動信号ＥＸＤＥＴＥＮを入力することにより、初期化情報記憶部２１の各差動アンプ３２から各不揮発性メモリ素子に所望のデータを書き込む。その後、初期化情報記憶部２１の各差動アンプ３２を活性状態とすることにより書き込まれたデータを読み出すことができるようになる。

なお、外部起動信号ＥＸＤＥＴＥＮはチップ組み立て時に外部端子からの入力とする必要はなく、例えばハイレベルを維持する配線として設けることにより、組み立て工程後は、必ず制御データを読み出すことも可能となる。

また、チップ内部において外部起動信号ＥＸＤＥＴＥＮをプルアップ(pull up）することにより開放状態にしておいても同様の効果を得られる。

以上説明したように、第１〜第４の実施形態によると、高信頼性を維持できる差動増幅型の不揮発性メモリ素子を有する初期化情報保持回路１６をヒューズ素子に代えて用いた場合に、不揮発性メモリ素子からの初期出力電位のばらつきを防止することができるため、初期化データが必要な場合と必要でない場合とで初期化情報保持回路１６からの出力信号ＯＵＴの出力値を任意に固定することができる。

本発明は、冗長救済機能、機能拡張又は機能変更等の製造後に回路ごとの動作を決定するヒューズ素子と代替可能な不揮発性メモリ素子を備えた半導体集積回路装置等として有用である。

本発明の第１〜第４の実施形態に係るヒューズ素子に代わる初期化情報保持回路を含む半導体装置を示すブロック図である。 本発明の第１の実施形態に係る初期化情報保持回路を示すブロック図である。 本発明の第１〜第４の実施形態に係る第１のメモリセル、第２のメモリセル及び差動アンプを示す回路図である。 本発明の第２の実施形態に係る初期化情報保持回路を示すブロック図である。 本発明の第２の実施形態に係る起動部とアンプ制御回路とを示す回路図である。 本発明の第３の実施形態に係る初期化情報保持回路を示すブロック図である。 本発明の第３の実施形態に係るアンプ制御回路の要部を示す回路図である。 本発明の第４の実施形態に係る初期化情報保持回路を示すブロック図である。 本発明の第４の実施形態に係るアンプ制御回路の要部を示す回路図である。

符号の説明

１０ 半導体装置
１１ 論理回路（コアロジック）
１２ ＤＲＡＭ回路
１３ 第１のＳＲＡＭ回路
１４ 第２のＳＲＡＭ回路
１５ アナログ回路
１６ 初期化情報保持回路
２１ 初期化情報記憶部
２２ 起動部
２３ 制御回路
２３１ アンプ制御回路
３１Ａ 第１のメモリセル
３１Ｂ 第２のメモリセル
３２ 差動アンプ
３３ ラッチ回路
３４ 起動メモリセル
３４Ａ 第１の起動メモリセル
３４Ｂ 第２の起動メモリセル
３５ アンプ
３６ ラッチ回路
３７ ドライバ回路
３８ 差動アンプ
４１ 不揮発性メモリ素子
４２ Ｐｃｈ負荷トランジスタ
４３ 第５のＮｃｈトランジスタ
４４ 第３のＰｃｈトランジスタ
ＡＥＮＤ アンプ起動信号
ＡＥＮＤ１ 起動部アンプ起動信号
ＲＥ 外部読み出し信号
ＲＥＤ 内部読み出し信号
ＣＧＤ コントロールゲート制御信号
ＲＥＤＥＮ 制御信号
ＤＥＴＥＮ 内部起動信号
ＥＸＤＥＴＥＮ 内部起動信号
ＶＰ 接地電位
ＯＵＴ 出力信号

Claims (15)

1. 第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、
   前記第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、
   前記第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を前記第１の増幅器に出力する第２の増幅器とを備え、
   前記第２の増幅器は、前記第１の増幅器からの出力値を前記第２の不揮発性メモリ素子が保持するデータに基づいてハイ電位又はロー電位に固定することを特徴とする半導体集積回路装置。
2. 前記第１の増幅器からの出力値は、１つの制御信号によって決定されることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記第１の不揮発性メモリ素子は複数設けられており、
   前記第１の増幅器は、前記複数の第１の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する第１の差動増幅器であることを特徴とする請求項１又は２に記載の半導体集積回路装置。
4. 前記第１の差動増幅器は、その出力値が決定される制御信号を受けて前記第１の差動増幅器の出力ノードをハイ電位に固定することにより、前記第１の差動増幅器を不活性状態とすることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記第２の不揮発性メモリ素子及び前記第２の増幅器からなる対を複数対有し、
   前記複数の第２の増幅器からそれぞれ出力される制御信号は論理和演算されて前記第１の増幅器に出力されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
6. 前記第２の増幅器から出力される制御信号は、読み出し信号と論理積演算されて、前記第１の増幅器に出力されることを特徴とする請求項１、２又は５に記載の半導体集積回路装置。
7. 前記第２の不揮発性メモリ素子は複数設けられており、
   前記第２の増幅器は、前記複数の第２の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する第２の差動増幅器であり、
   ２つの前記第２の不揮発性メモリ素子及び１つの前記第２の差動増幅器からなる組を１組以上有し、
   前記第２の差動増幅器は前記制御信号を出力することを特徴とする請求項１又は２に記載の半導体集積回路装置。
8. 前記第２の差動増幅器から出力される制御信号は、読み出し信号と論理積演算されて前記第１の増幅器に出力されることを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記第２の差動増幅器から出力される制御信号は、読み出し信号と外部入力端子に入力される外部信号とが論理積演算されて生成され、生成された信号が前記第１の増幅器に出力されることを特徴とする請求項７に記載の半導体集積回路装置。
10. 前記外部入力端子は、製造後の検査工程に用いられ、
    前記検査工程の後に、前記第２の差動増幅器が活性状態とされることにより、前記第１の増幅器は活性状態にされ、且つ前記外部入力端子は所定の電圧レベルに固定されることを特徴とする請求項９に記載の半導体集積回路装置。
11. 前記第１の不揮発性メモリ素子及び前記第２の不揮発性メモリ素子は、
    ソースとドレインと基板とが互いに接続されてコントロールゲートを形成するＰ型トランジスタと、ゲートが前記Ｐ型トランジスタのゲートと接続されてフローティングゲートを形成するＮ型トランジスタとから構成されていることを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体集積回路装置。
12. 第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、前記第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、前記第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を前記第１の増幅器に出力する第２の増幅器とを備えた半導体集積回路装置の検査方法であって、
    前記第２の不揮発性メモリ素子における製造後の閾値が相対的に低い場合で且つ前記第２の不揮発性メモリ素子の保持データを決定するプログラムが不要である場合は、前記第２の不揮発性メモリ素子に対するプログラムは行なわず、
    前記第２の不揮発性メモリ素子における製造後の閾値が相対的に高い場合で且つ前記第２の不揮発性メモリ素子の保持データを決定するプログラムが必要である場合は、前記第１の増幅器の出力電位を決定する前記第２の不揮発性メモリ素子に、前記第１の増幅器が活性状態となるデータをプログラムし、且つ前記第１の不揮発性メモリ素子には所定のデータを書き込むことを特徴とする半導体集積回路装置の検査方法。
13. 第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、前記第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、前記第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を前記第１の増幅器に出力する第２の増幅器とを有し、前記第２の不揮発性メモリ素子は複数設けられており、前記第２の増幅器は、前記複数の第２の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する差動増幅器であり、２つの前記第２の不揮発性メモリ素子及び１つの前記差動増幅器からなる組を１組以上有し、前記差動増幅器が前記制御信号を出力し、前記制御信号は読み出し信号と外部入力端子に入力される外部信号とが論理積演算されて生成され、生成された信号が前記第１の増幅器に出力される半導体集積回路装置の検査方法であって、
    前記第２の不揮発性メモリ素子における製造後の閾値が相対的に高い場合に、前記第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子が保持するデータを消去する第１の工程と、
    前記外部入力端子から検査用信号を入力することにより、前記第１の増幅器からの出力信号を受ける検査対象である回路の検査を行なう第２の工程とを備えていることを特徴とする半導体集積回路装置の検査方法。
14. 第１の不揮発性メモリ素子及び第２の不揮発性メモリ素子と、前記第１の不揮発性メモリ素子からの出力信号を増幅して外部に出力する第１の増幅器と、前記第２の不揮発性メモリ素子からの出力信号を増幅した制御信号を前記第１の増幅器に出力する第２の増幅器とを有し、前記第２の不揮発性メモリ素子は複数設けられており、前記第２の増幅器は、前記複数の第２の不揮発性メモリ素子のうちの２つの素子からの出力信号を少なくとも２つのゲートに受ける複数のトランジスタを有する差動増幅器であり、２つの前記第２の不揮発性メモリ素子及び１つの前記差動増幅器からなる組を１組以上有し、前記差動増幅器が前記制御信号を出力し、前記制御信号は読み出し信号と外部入力端子に入力される外部信号とが論理積演算されて生成され、生成された信号が前記第１の増幅器に出力される半導体集積回路装置の検査方法であって、
    前記差動増幅器が不活性状態となるように前記外部入力端子に信号を入力すると共に前記差動増幅器の出力値をハイ電位又はロー電位に固定することにより、前記第１の増幅器の出力値を前記差動増幅器の出力値と一致させるか又は逆の値に固定して検査を行なう工程と、
    前記第２の不揮発性メモリ素子の保持データを決定するプログラムが不要である場合は、前記差動増幅器が非活性状態となるように前記第２の不揮発性メモリ素子に対してプログラムを実施する工程と、
    前記第２の不揮発性メモリ素子の保持データを決定するプログラムが必要である場合は、前記差動増幅器が活性状態となるように前記第２の不揮発性メモリ素子に対してプログラムを実施し、且つ前記第１の不揮発性メモリ素子に所定のデータを書き込む工程とを備えていることを特徴とする半導体集積回路装置の検査方法。
15. 前記第１の不揮発性メモリ素子及び前記第２の不揮発性メモリ素子は、
    ソースとドレインと基板とが互いに接続されてコントロールゲートを形成するＰ型トランジスタと、ゲートが前記Ｐ型トランジスタのゲートと接続されてフローティングゲートを形成するＮ型トランジスタとから構成されていることを特徴とする請求項１２〜１４のうちのいずれか１項に記載の半導体集積回路装置の検査方法。

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