JPH07183385A

JPH07183385A - 半導体集積回路

Info

Publication number: JPH07183385A
Application number: JP32397893A
Authority: JP
Inventors: Makoto Ichida; 田真琴市; Takayasu Sakurai; 井貴康櫻; Hiroki Muroga; 賀啓希室; Yukihiro Saeki; 伯幸弘佐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1995-07-21

Abstract

(57)【要約】【目的】再書き換え可能でかつ電源投入時のデータ再
書き換えが不要な不揮発性メモリ素子を有し、消費電力
の低減、素子面積の縮小化及びコスト低減、あるいはス
イッチ素子の制御に必要な電圧振幅を取り出すことので
きる半導体集積回路を提供する。【構成】一端が電源電圧Ｖss端子に接続された電気的
なデータの書き込み及び消去が可能な不揮発性メモリ素
子Ｎ１と、電源電圧Ｖcc端子と不揮発性メモリ素子Ｎ１
の他端との間に接続された負荷素子とを備え、この負荷
素子として抵抗Ｒ１を用いている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特にＦＰＧＡ（FIELD PROGRAMMABLE GATE ARRAY ）に関
するものである。

【０００２】

【従来の技術】特定用途向けの集積回路（ＡＳＩＣ）を
開発する方法の一手段として、ＦＰＧＡの利用が高まっ
ている。

【０００３】ＡＳＩＣ用としてゲート・アレイ手法やセ
ルベース手法が従来から利用されている。これらの手法
は、使用者が所望する回路情報やシステム情報をもとに
半導体ウェーハの段階から開発を行う必要がある。これ
に対し、ＦＰＧＡは既に集積回路に作り込まれている多
数のプログラマブル素子に、回路情報やシステム情報の
データを書き込んで所望の機能が得られるようにするも
のである。このＦＰＧＡを用いることで、購入後に使用
者が内部の記憶素子に論理回路の機能にプログラムを行
ったり、論理回路間の配線の接続状態を制御することが
可能である。

【０００４】ＦＰＧＡは、半導体ウェーハを製造する工
程を必要とせず、短期間で開発が可能であり、極少量の
生産にも対応することができる。また、ＦＰＧＡはゲー
ト・アレイＬＳＩやセルベースＬＳＩ等の置き換えによ
る組み込み用途への利用や、多数の標準論理ＩＣをプリ
ント配線基板等に装着して作製していたテスト回路、検
証用回路への利用など、幅広い分野に用いることができ
る。

【０００５】ＦＰＧＡの機能を定義するためには、プロ
グラマブル素子が必要である。プログラマブル素子とし
てアンチ・ヒューズ素子を用いて、絶縁体を破壊し恒久
的に配線間の接続状態を決定する。また、スイッチ素子
と、スイッチ素子のオン・オフ状態を設定するためのメ
モリ素子とを組み合わせたものもある。

【０００６】ＦＰＧＡのプログラマブル素子として用い
られてきたアンチ・ヒューズ素子や、スイッチ素子と組
み合わせて用いられてきたメモリ素子には、それぞれ次
のような特徴がある。

【０００７】アンチ・ヒューズ素子は、絶縁破壊により
導体間を接続するという恒久的な手法を用いてプログラ
ムデータを装置上に保持する。このため、書き込みの終
了した装置は、ゲート・アレイ手法やセルベース手法で
開発された装置と同様に使用することができる。しか
し、プログラミングが恒久的に行われるため、一旦書き
込んだプログラムデータは、書き換えることはできな
い。従って、使用者の望んでいた回路又はシステムがＦ
ＰＧＡ上で実現できているか否かを検証している際にバ
グが発見されたとすると、回路情報やシステム情報を修
正して新たなＦＰＧＡに書き込み直さなければならな
い。

【０００８】さらに、再書き換えが不能であることは、
使用者のみならず製造者にとっても不都合な場合があ
る。製造、出荷段階におけるテストで、装置上の全ての
アンチ・ヒューズ素子が、配線の接続状態を制御し得る
状態にあるか否かをテストすることはできない。また、
アンチ・ヒューズ素子のみならず、プログラムデータを
書き込むための制御回路等の周辺回路にも検証できない
部分が存在する。テスト回路を追加したり、あるいはサ
ンプルを抜き取って検査することも考えられるが、市場
に不具合を持った製品が出荷される可能性は残される。

【０００９】また、使用者が書き込みを行った後に検証
し、動作不良が発見された場合、この不良の原因は使用
者が作成した回路情報やシステム情報にあるのか、ある
いは製造者側に原因があるのか明確でないという問題も
ある。

【００１０】一方、スイッチ素子とメモリ素子とを組み
合わせたＦＰＧＡは、上述したアンチ・ヒューズ素子を
用いたＦＰＧＡにおける長所及び問題点と逆の関係にあ
る。

【００１１】スイッチ素子とメモリ素子を有するＦＰＧ
Ａは、再書き換えが可能である。従って、製造者は全て
のメモリ素子、スイッチ素子及び周辺回路の全部分の動
作検査を行うことができる。

【００１２】また使用者も動作検証を行い、バグを発見
した時には修正データをＦＰＧＡに書き込み直すことが
できる。

【００１３】このような再書き込みが可能なタイプのＦ
ＰＧＡには、メモリ素子としてＳＲＡＭが広く用いられ
ている。ＳＲＡＭを用いた場合、一旦データを書き込ん
だ後はデータ保持に特別な動作は不要で、またデータ保
持中の消費電力は極めて低い。さらに、スイッチ素子の
オン・オフ状態の制御に必要な電源電圧に等しい電圧振
幅を容易にＳＲＡＭの内部ノードから取り出すことがで
きる。

【００１４】具体的に、従来のメモリ素子としてＳＲＡ
Ｍを用いたＦＰＧＡの基本的構成を図１８に示す。ビッ
ト線対１３１及び１３２に、相補的な書き込み用データ
を与え、さらにワード線１３５を立ち上げてＮチャネル
トランジスタＮ１１３及びＮ１１４をオンさせると、書
き込み用データがインバータＩＮ３１及びＩＮ３２に保
持される。このインバータＩＮ３１及びＩＮ３２で保持
されたデータが、データ出力線対１３６及び１３７を介
してＮチャネルトランジスタＮ１１１及びＮ１１２のゲ
ートに入力され、そのオン・オフ動作が制御される。こ
の結果、端子１３３ａと端子１３３ｂとの間、端子１３
４ａと端子１３４ｂとの間の導通・非導通状態が設定さ
れる。また、ビット線対１３１及び１３２から、インバ
ータＩＮ３１及びＩＮ３２に書き込まれたデータを読み
出すこともできる。

【００１５】ところが、ＳＲＡＭは揮発性メモリである
ため、電源が遮断されるとデータが破壊される。よって
電源投入後に、プログラムデータを書き込まなければな
らない。さらに、プログラムデータを保持するための不
揮発性メモリが必要となる。

【００１６】プログラム素子としてＥＰＲＯＭやＥ²Ｐ
ＲＯＭ等の書き込み可能な不揮発性メモリを用いた場
合、プログラムデータは電源遮断後も破壊されない。さ
らに、書き換えも可能で製造者の出荷検査及び使用者の
検証あるいは修正も可能である。

【００１７】図１９に、従来のＥ²ＰＲＯＭを用いたＦ
ＰＧＡにおける基本構成を示す。この回路は、電源電圧
Ｖcc端子と接地電圧Ｖss端子との間に、負荷トランジス
タとしてのＰチャネルトランジスタＰ１０１と、不揮発
性メモリ素子としてのフローティングゲートを有するＮ
チャネルトランジスタＮ１０１とが直列に接続され、ト
ランジスタＰ１０１及びＮ１０１のドレインが接続され
たノードＮＤ１０１に、機能制御用素子としてのＮチャ
ネルトランジスタＮ１０２のゲートが接続されている。

【００１８】ＦＰＧＡの動作内容のプログラムは、Ｎチ
ャネルトランジスタＮ１０１のオン・オフ状態を設定す
ることで行う。ＮチャネルトランジスタＮ１０１をオン
状態にプログラムした時、ノードＮＤ１０１の電位は接
地電圧Ｖssと同電位になり、機能制御用素子としてのＮ
チャネルトランジスタＮ１０２はオフする。

【００１９】逆に、ＮチャネルトランジスタＮ１０１が
オフになるようにプログラムされた場合は、ノードＮＤ
１０１の電位は不定である。このような場合にも、機能
制御用素子としてのＮチャネルトランジスタＮ１０２を
動作させるため、ノードＮＤ１０１の電位を確定させる
べく負荷素子が必要となる。

【００２０】従来は、上述のように電源電圧Ｖcc端子と
記憶素子としてのＮチャネルトランジスタＮ１０１との
間に、負荷素子としてＰチャネルトランジスタＰ１０１
が接続されていた。

【００２１】しかし、このトランジスタＰ１０１の抵抗
値は数ｋオーム程度である。従って、メモリ素子として
のＮチャネルトランジスタＮ１０１がオンしていると
き、電源電圧Ｖcc端子から接地電圧Ｖss端子へ数１００
μＡという大きな電流が流れ、消費電力を低減すること
ができなかった。

【００２２】また、負荷素子としてＰチャネルトランジ
スタＰ１０１を形成する場合、広い面積が必要となり、
素子面積の縮小化及びコスト低減の妨げとなっていた。

【００２３】さらに、ＥＰＲＯＭやＥ²ＰＲＯＭ等のメ
モリ素子は、スイッチ素子のオン・オフを制御するだけ
の電圧振幅をこのメモリ素子単体から取り出すことはで
きない。また、これらのメモリ素子はオン抵抗が非常に
高い。よって、メモリ素子をスイッチ素子として配線間
の接続に用いた場合、高速で信号を伝達させることはで
きない。さらに、メモリ素子を通して信号を伝達させる
場合には、データの書き込み状態と同じ電圧が印加され
ているため、長時間使用するとデータが劣化する。

【００２４】

【発明が解決しようとする課題】上述のように、従来の
ＦＰＧＡには、再書き換えが不可能であったり、あるい
は再書き換えが可能であっても電源投入時にデータの再
書き換えが必要であったり、消費電力の増大及び素子面
積の増加、さらには書き込まれたデータをスイッチ素子
の制御に必要なレベルまで直接取り出すことができない
などの問題があった。

【００２５】本発明は上記事情に鑑みてなされたもの
で、再書き換え可能でかつ電源投入時のデータ再書き換
えが不要な不揮発性メモリ素子を有し、消費電力の低
減、素子面積の縮小化及びコスト低減、あるいはスイッ
チ素子の制御に必要な電圧振幅を取り出すことのできる
半導体集積回路を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明の半導体集積回路
は、一端が第１の電源電圧端子に接続された電気的なデ
ータの書き込み及び消去が可能な不揮発性メモリ素子
と、第２の電源電圧端子と前記不揮発性メモリ素子の他
端との間に接続された負荷素子とを備え、前記負荷素子
として抵抗を用いたことを特徴としている。

【００２７】

【作用】負荷素子として抵抗を用いたことにより、トラ
ンジスタを用いた場合よりも十分に抵抗値を高くするこ
とができ、不揮発性メモリ素子がオンしている場合にも
第２の電源電圧端子から第１の電源電圧端子へ流れる電
流を小さく抑えることができ、消費電流が低減されると
ともに、負荷素子の面積を縮小することができる。ま
た、メモリ素子として電気的なデータの書き込み及び消
去が可能な不揮発性メモリ素子を用いることで、データ
の再書き換えが可能で、電源投入時のデータの再書き込
みも不要であり、この不揮発性メモリ素子から他の素子
を制御するために必要な電圧振幅を取り出すことが可能
である。

【００２８】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。本発明の第１の実施例による半導体集積
回路の構成を図１に示す。このＦＰＧＡは、図１９に示
された従来のＦＰＧＡと同様に不揮発性メモリ素子とし
てフローティングゲートを有するトランジスタＮ１を用
いている。従来のＦＰＧＡと異なり、本実施例における
ＦＰＧＡは負荷素子としてトランジスタＰ１０１の替わ
りに抵抗Ｒ１を用いている。

【００２９】上述したように、従来は負荷素子として用
いていたＰチャネルトランジスタＰ１０１の抵抗は数ｋ
オーム程度であった。このため、Ｎチャネルトランジス
タＮ１０１がオンした時に、電源電圧Ｖcc端子から接地
電圧Ｖss端子へ大きな電流が流れていた。

【００３０】これに対し、本実施例で用いている抵抗Ｒ
１は消費電流を低減させる上で必要な大きさを持ち、さ
らにトランジスタよりも面積を小さくすることができ
る。

【００３１】ここで、本実施例における抵抗Ｒ１の大き
さの一例を示す。

【００３２】ＬＳＩの発熱量を、１チップ当たり約１Ｗ
であると仮定する。１チップ内に１０００００個のメモ
リ素子としてのＮチャネルトランジスタＮ１を作るとす
ると、各々の負荷抵抗Ｒ１における消費電力ｐは、ｐ＝１÷１０００００＝１×１０^-5 （Ｗ） … （１）となる。

【００３３】電源電圧Ｖccを３．３Ｖとし、抵抗Ｒ１の
抵抗値をＲとすると、ｐ≦３．３²／ＲＲ≧３．３²／ｐ ≧３．３²／１０^-6 ≧１×１０⁶ … （２）上記（２）式より、抵抗Ｒ１は１Ｍオーム以上の抵抗値
を有するのが好ましいことがわかる。

【００３４】一般に、ＬＳＩの製造プロセスでは抵抗Ｒ
１の抵抗値を１００Ｍオーム以上の高い値に設定するこ
とが可能である。このような高い抵抗値を有する抵抗Ｒ
１を負荷素子として用いることで、消費電力を低減させ
ることができる。

【００３５】図２（ａ）に、第１の実施例におけるトラ
ンジスタＮ１及び抵抗Ｒ１の縦断面構造を示し、図２
（ｂ）にその平面構造を示す。

【００３６】ＬＳＩの製造で高抵抗の抵抗素子を形成す
る場合、拡散層を用いることも考えられる。しかし、単
位面積当たりの抵抗値が小さく、面積が大きくなる。そ
こで、ここでは不純物を注入されていない多結晶シリコ
ンを用いて抵抗Ｒ１を形成している。

【００３７】ｐ型半導体基板１１の表面部分に、ソース
・ドレイン領域に相当するｎ⁺型拡散層１２及び１３が
形成され、チャネル領域上に絶縁膜１７を介して多結晶
シリコンから成るフローティングゲート１４とコントロ
ールゲート１６とが形成され、Ｎチャネルトランジスタ
Ｎ１を構成している。さらに、ドレイン領域に相当する
ｎ⁺型拡散層１２上には、不純物を注入されていない多
結晶シリコンから成る抵抗Ｒ１が形成されている。また
ｎ⁺型拡散層１２上にコンタクトホール１５が形成さ
れ、金属配線１８と接続されている。

【００３８】このように、フローティングゲート１４と
同じ層で多結晶シリコンから成る抵抗Ｒ１を形成するこ
とで、プロセスを増加させることなく高抵抗の抵抗Ｒ１
を形成することができ、製造コストが低減される。

【００３９】図３に、本発明の第２の実施例による半導
体集積回路の構成を示す。第１の実施例と比較し、電源
電圧Ｖcc端子とノードＮＤ１との間に、抵抗Ｒ１と並列
に容量Ｃ１が接続されている点が相違する。

【００４０】メモリ素子としてのＮチャネルトランジス
タＮ１がオンしている時は、第１の実施例と同様にノー
ドＮＤ１の電位が接地電圧Ｖssに等しくなり、機能制御
素子であるＮチャネルトランジスタＮ２のゲートにこの
電圧Ｖssが入力されてオフする。また、電源電圧Ｖcc端
子から抵抗Ｒ１及びＮチャネルトランジスタＮ１を介し
て電源電圧Ｖss端子へ電流が流れる。しかし、第１の実
施例と同様に抵抗Ｒ１の抵抗値が十分に大きく設定され
ており、電流値は小さく消費電力が低減される。

【００４１】ＮチャネルトランジスタＮ１がオフしてい
る時は、容量Ｃ１が設けられていることにより、第２の
実施例よりもノードＮＤ１の電位が安定するまでの時間
が短い。この結果、ＮチャネルトランジスタＮ２のオン
・オフ状態が速く確定される。

【００４２】図４に、本発明の第３の実施例による半導
体集積回路の構成を示す。

【００４３】本実施例は、ＳＲＡＭをメモリ素子に用い
たＦＰＧＡに相当する。電源電圧Ｖcc端子と書き込み線
２６との間に負荷素子２５と、ＳＲＡＭを用いた不揮発
性メモリ素子部２１とが直列に接続され、負荷素子２５
と不揮発性メモリ素子部２１とを接続するノードＮＤ１
１に入力端子が接続されたセンスアンプ２４とが設けら
れている。不揮発性メモリ素子部２１には、データの書
き込み又は読み出しを行うための制御信号線２２群が接
続されている。データの読み出し時には、制御信号線２
２群から入力された制御信号により不揮発性メモリ素子
部２１からデータが読み出され、センスアンプ２４で増
幅されて出力信号線２３より出力される。

【００４４】ここで、負荷素子２５の具体的な例を図５
（ａ）〜（ｄ）に示す。図５（ａ）は抵抗素子であり、
上述した第１又は第２の実施例と同様に、電源電圧Ｖcc
端子から書き込み線２６へ流れる電流値が増加しないよ
うに制限する。

【００４５】図５（ｂ）は負荷素子２５としてＰチャネ
ルトランジスタを用いた場合、図５（ｃ）はＮチャネル
トランジスタを用いた場合を示しており、スイッチ素子
としても機能する。即ち、各トランジスタのゲートに印
加される電圧により動作が制御され、電源電圧Ｖcc端子
から書き込み線２６へ流れる電流が制御される。

【００４６】図５（ｄ）に示されたＮチャネルトランジ
スタＮ１１とＰチャネルトランジスタＰ１１とから成る
アナログスイッチも、それぞれのゲートに印加され電圧
により電源電圧Ｖcc端子から書き込み線２６へ流れる電
流を制御する。

【００４７】図６（ａ）〜（ｃ）に、センスアンプ２４
の具体例を示す。図６（ａ）に示されたボルテージフォ
ロワ型センスアンプは、電源電圧Ｖcc端子と接地電圧Ｖ
ss端子との間に抵抗Ｒ１１とＮチャネルトランジスタＮ
１３とが直列に接続されている。Ｎチャネルトランジス
タＮ１３のゲートに、ノードＮＤ１１から読み出された
データを入力され、ＮチャネルトランジスタＮ１３のド
レインに接続されたノードＮＤ１２より増幅された結果
が出力される。

【００４８】図６（ｂ）に示されたセンスアンプ２４
は、インバータで構成されている。入力されたデータが
このインバータにより増幅されて外部へ出力される。

【００４９】図６（ｃ）に示されたセンスアンプ２４
は、２入力差動型センスアンプで構成されている、この
ように、入力端子を複数持つセンスアンプ２３を用いて
もよく、さらには複数段センスアンプを接続して、入力
データを整形したものを出力することもできる。あるい
は、複数段センスアンプを接続して相補的な出力を得る
こともできる。

【００５０】図７に、不揮発性メモリ素子部２１の具体
的な構成例を示す。この不揮発性メモリ素子部２１は、
読み出し線３１と書き込み線３５との間に直列に接続さ
れたＮチャネルトランジスタＮ２１〜Ｎ２３を有する。
ＮチャネルトランジスタＮ２２はフローティングゲート
を持つ不揮発性メモリ素子で、セレクトゲート３３を有
する。ＮチャネルトランジスタＮ２１は、読み出し選択
用トランジスタであって、リードゲート３２を有する。
ＮチャネルトランジスタＮ２３は書き込み選択用トラン
ジスタであり、ライトゲート３４を有する。書き込み線
３５の電位により、ＮチャネルトランジスタＮ２２のフ
ローティングゲートへの電子の注入又は放出が制御され
る。また、ＮチャネルトランジスタＮ２２に書き込まれ
たデータは、読み出し線３１から読み出される。このよ
うな不揮発性メモリ素子部２１における各ゲート３２〜
３４、読み出し線３１及び書き込み線３５のそれぞれの
電位と、ＮチャネルトランジスタＮ２２の電子の注入又
は放出、読み出し又は通常動作の関係を図８に示す。こ
こで、プログラム電圧をＶpp、電源電圧をＶddとする。

【００５１】次に、本実施例による半導体集積回路の具
体的な回路の構成を図９に示す。書き込み線３５と、電
源電圧Ｖcc端子との間に、図７を用いて説明したような
３トランジスタＮ２１〜Ｎ２３で構成された不揮発性メ
モリ素子部４９と、負荷素子２５に相当するＰチャネル
トランジスタＰ３１とが接続されている。不揮発性メモ
リ素子部４９は、リードゲート３２、セレクトゲート３
３及びライトゲート３４を有し、これらは図４における
制御信号線２２に接続されその動作を制御される。Ｐチ
ャネルトランジスタＰ３１のドレインにはセンスアンプ
２４として動作するインバータＩＮ１の入力端子と、相
補的なデータの出力を行う出力端子４６，２７のうちの
一方の出力端子４６とが接続されている。インバータＩ
Ｎ１の出力端子には、ＰチャネルトランジスタＰ３１の
ゲートが接続され、インバータＩＮ１からの出力電位に
よりトランジスタＰ３１の動作が制御される。また、イ
ンバータＩＮ１の出力端子には、相補的なデータの出力
を行う他方の出力端子４７が接続されている。

【００５２】読み出し書き込み線４３とインバータＩＮ
１の入力端子との間には、ＮチャネルトランジスタＮ３
２が接続されている。このトランジスタＮ３２は、制御
線４１の電位によりその間の導通・非導通を制御するス
イッチング素子に相当する。

【００５３】読み出し書き込み線４５とインバータＩＮ
１の出力端子との間にはＮチャネルトランジスタＮ３１
が接続され、ゲートに制御線４２の電位を入力されて導
通・非導通を制御する。

【００５４】ＮチャネルトランジスタＮ２２に電子注入
後に電子が放出されると、読み出し時には不揮発性メモ
リ素子部４９の３トランジスタＮ２１〜Ｎ２３は全て導
通している。これにより、インバータＩＮ１の入力端子
は書き込み線３５と同じ接地電圧Ｖssになる。この結
果、インバータＩＮ１の出力端子は電源電圧Ｖccと同一
レベルになり、ＰチャネルトランジスタＰ３１はオフす
る。従って、電源電圧Ｖcc端子から書き込み線３５へは
電流は流れない。

【００５５】逆に、ＮチャネルトランジスタＮ２２に電
子が注入された後放出されていないときは、読み出し時
に不揮発性メモリ素子部４９は非導通状態にある。イン
バータＩＮ１はハイインピーダンス状態になり、入力端
子に図示されていないいずれかの手段を用いて電源電圧
Ｖccを入力する。インバータＩＮ１の出力端子は接地電
圧Ｖssになり、ＰチャネルトランジスタＰ３１がオンす
る。この結果、インバータＩＮ１の入力端子には電源電
圧ＶccがＰチャネルトランジスタＰ３１を介して入力さ
れ、安定して動作する状態になる。

【００５６】ここで、インバータＩＮ１がハイインピー
ダンス状態になるのを防ぐため、例えば読み出し書き込
み線４３とＮチャネルトランジスタＮ３２とを介して、
インバータＩＮ１の入力端子に強制的に電源電圧Ｖccを
入力してもよい。あるいは、読み出し書き込み線４５及
びＮチャネルトランジスタＮ３１を介してＰチャネルト
ランジスタＰ３１を導通させてもよい。

【００５７】本実施例では、読み出し書き込み線４３及
び４５を介して、ＮチャネルトランジスタＮ２２に書き
込まれたデータを読み出すことも可能である。この場合
にも、読み出し書き込み線４３及び４５からは相補的な
差動信号が出力されるので、通常動作時と同様にこの信
号を用いることができる。

【００５８】ここで、インバータＩＮ１のハイインピー
ダンス状態を防止するための書き込み動作と、書き込ま
れたデータを出力する状態における読み出し動作は、読
み出し書き込み線４３又は４５のいずれか一方の電位を
制御することで行うことができる。即ち、読み出し書き
込み線４３又は４５の一方のみを用いて、書き込み及び
読み出し動作の両方を制御することもできる。あるい
は、読み出し書き込み線４３及び４５の一方にそれぞれ
書き込み制御と読み出し制御を分担してもよい。さらに
は、制御線４１及び４２を一本の制御線に統合してＮチ
ャネルトランジスタＮ３１及びＮ３２の動作を制御して
もよい。

【００５９】次に、上述した本実施例による半導体集積
回路をマトリクス状に配置した構成の一例を図１０に示
す。半導体集積回路６１がマトリクス状に配置され、同
一行の半導体集積回路６１は同一の書き込み線３５が接
続され、同一列の半導体集積回路６１は同一の書き込み
制御線６２が接続される。この図１０では、図７におけ
るＮチャネルトランジスタＮ２２のセレクトゲート３３
の接続のみが図示されている。他のＮチャネルトランジ
スタＮ２１のリードゲート３２と、Ｎチャネルトランジ
スタＮ２３のライトゲート３４の接続関係も同様であ
る。

【００６０】図１１に、マトリクス状態に配置された半
導体集積回路６１と、制御線４１及び読み出し書き込み
線４２の接続関係を示す。同一行に配置された半導体集
積回路６１は同一の制御線４１が接続され、同一列の半
導体集積回路６１は同一の読み出し書き込み線４２が接
続されている。図１１では、制御線４１及び読み出し書
き込み線４２の接続関係を示しているが、他の制御線４
４及び読み出し書き込み線４５も、同様に同一行又は同
一列には同一の線が接続される。

【００６１】図１２に、マトリクス状に配置された半導
体集積回路６１と、書き込み線３５、制御線４１、読み
出し書き込み線４２、及び書き込み制御線６２の接続関
係を示す。同一行の半導体集積回路６１には同一の書き
込み線３５及び同一の制御線４１がそれぞれ接続され、
同一列の半導体集積回路６１には同一の読み出し書き込
み線４２及び同一の書き込み制御線６２が接続される。
この場合には、制御線４１と制御線４２とは直交するよ
うに配線される。

【００６２】図１３に、制御線４１と制御線４２とが同
一方向に平行に配線された状態を示す。同一行の半導体
集積回路６１には同一の書き込み線３５及び同一の書き
込み制御線６２がそれぞれ接続され、同一列の半導体集
積回路６１には同一の制御線４１及び４２が接続され
る。

【００６３】次に、本実施例による半導体集積回路６１
にデータを書き込むことで、論理動作の機能定義を行う
ことができることを示す。図１４において、半導体集積
回路６１に書き込まれたデータが、出力線４６及び４７
から相補的信号として出力され、それぞれＮチャネルト
ランジスタＮ４１及びＮ４２のゲートに入力される。二
つの端子１０１と端子１０２の間に、直列に接続された
ＮチャネルトランジスタＮ４１及びインバータＩＮ１２
と、ＮチャネルトランジスタＮ２とが並列に接続されて
いる。ＮチャネルトランジスタＮ４１とトランジスタＮ
４２とはいずれか一方がオンする。Ｎチャネルトランジ
スタＮ４１のみがオンしたときは、端子１０１から入力
された信号はインバータＩＮ１２により反転されて端子
１０２より出力され、ＮチャネルトランジスタＮ４２の
みがオンしたときは端子１０１から入力された信号はそ
のまま端子１０２より出力される。このように、本実施
例を適用することで、入力された信号を反転するか否か
を論理的に機能定義することが可能である。

【００６４】図１５に示された本実施例の適用例では、
入力端子１０４と入力端子１０６のうちいずれか一方を
選択し、選択された端子から入力された信号を端子１０
５から出力する配線機能について定義することができ
る。即ち、半導体集積回路６１のデータに応じて、出力
端子４６及び４７から相補的信号の電位が決定され、こ
の信号がそれぞれＮチャネルトランジスタＮ４３及びＮ
４４のゲートに入力されていずれか一方がオンする。Ｎ
チャネルトランジスタＮ４３がオンした時は、端子１０
４と端子１０５とが接続され、Ｎチャネルトランジスタ
Ｎ４４がオンした時は端子１０６と端子１０５とが接続
される。

【００６５】次に、本実施例を適用して論理動作の機能
選択と配線選択とを組み合わせて定義を行ってもよい。
図１６に示された装置は、複数配置された本実施例によ
る半導体集積回路１１１と、配線ブロック１１６及び機
能ブロック１１５とを備えている。ここで、配線ブロッ
ク１１６はＮチャネルトランジスタＮ５１〜Ｎ７４、イ
ンバータＩＮ２１、二つのＮチャネルトランジスタから
成るスイッチング素子ＳＷ１を有している。機能ブロッ
ク１１５は、インバータＩＮ２２〜ＩＮ２５と、Ｎチャ
ネルトランジスタＮ７１、ＮチャネルトランジスタＮ７
５及びＮ７６、ＰチャネルトランジスタＰ１１〜Ｐ１
３、二つのトランジスタから成るスイッチング素子ＳＷ
２を有している。配線ブロック１１６内における配線の
接続状態と、機能ブロック１１５の論理動作の機能は、
記憶素子回路１１１に記憶されたデータにより決定され
る。配線及び機能が定義された状態で、入力端子１１２
からデータが入力されると、所望の経路を通過し所望の
論理動作を行ったデータが出力端子１１３より出力され
る。

【００６６】図１７に、本実施例の半導体集積回路１２
１を内蔵する機能ブロック１２１がマトリクス状に多数
配置された状態を示す。機能ブロック１２１のうち、近
接しているものはそれぞれの入出力端子間が配線１２２
で接続されており、この配線の選択は各々の機能ブロッ
ク１２１の有する不揮発性メモリ素子に書き込まれてい
るデータにより制御される。

【００６７】上述した実施例は一例であり、本発明を限
定するものではない。例えば、負荷素子として用いる抵
抗は、実施例では不純物が導入されていない多結晶シリ
コンが用いられているが、他の材料を用いて形成しても
よい。

【００６８】

【発明の効果】本発明の半導体集積回路は、電気的なデ
ータの書き込み及び消去が可能な不揮発性メモリ素子と
電源電圧端子との間に接続された負荷素子として抵抗を
用いており、負荷素子としてトランジスタを用いた場合
よりも十分に抵抗値を高くすることができ、不揮発性メ
モリ素子がオンしている時の消費電流が低減されるとと
もに、負荷素子の面積を縮小することができ、さらにメ
モリ素子として電気的なデータの書き込み及び消去が可
能な不揮発性メモリ素子を用いることで、データの再書
き換えが可能で、電源投入時のデータの再書き込みも不
要であり、この不揮発性メモリ素子から他の素子を制御
するために必要な電圧振幅を取り出すことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体集積回路の
構成を示した回路図。

【図２】同半導体集積回路の素子構造を示した縦断面
図。

【図３】本発明の第２の実施例による半導体集積回路の
構成を示した回路図。

【図４】本発明の第３の実施例による半導体集積回路の
構成を示した回路図。

【図５】同半導体集積回路における負荷素子の構成を示
した回路図。

【図６】同半導体集積回路におけるセンスアンプの構成
を示した回路図。

【図７】同半導体集積回路における不揮発性メモリ素子
の構成を示した回路図。

【図８】同半導体集積回路において電子の注入、放出、
読みだし動作及び通常動作を行うときの各ゲート、読み
出し線及び書き込み線の電位を示した説明図。

【図９】同半導体集積回路の詳細な構成を示した回路
図。

【図１０】同半導体集積回路がマトリクス状に配置され
たときの配線状態を示したブロック図。

【図１１】同半導体集積回路がマトリクス状に配置され
たときの他の配線状態を示したブロック図。

【図１２】同半導体集積回路がマトリクス状に配置され
たときの他の配線状態を示したブロック図。

【図１３】同半導体集積回路がマトリクス状に配置され
たときの他の配線状態を示したブロック図。

【図１４】同半導体集積回路を用いて論理動作の機能を
定義する装置の構成を示したブロック図。

【図１５】同半導体集積回路を用いて配線の接続状態を
定義する装置の構成を示したブロック図。

【図１６】同半導体集積回路を用いて論理動作の機能及
び配線の接続状態を定義する装置の構成を示したブロッ
ク図。

【図１７】同半導体集積回路を内蔵する機能ブロックを
マトリクス状に配置した装置の構成を示した配線図。

【図１８】従来の半導体集積回路の構成を示した回路
図。

【図１９】従来の他の半導体集積回路の構成を示した回
路図。

【符号の説明】

１１ｐ型半導体基板１２，１３ｎ⁺型拡散層１４フローティングゲート１５コンタクトホール１６コントロールゲート１７絶縁膜１８配線層１９素子分離用酸化膜２１，４９不揮発性メモリ素子２２，４１，４２制御線２３出力線２４センスアンプ２５負荷素子３１読み出し線３２リードゲート３３セレクトゲート３４ライトゲート３５書き込み線４３，４５読み出し書き込み線４６，４７出力端子６１半導体集積回路６２書き込み制御線ＩＮ１インバータＰ１１，Ｐ３１ＰチャネルトランジスタＲ１，Ｒ１１抵抗Ｎ１，Ｎ２，Ｎ１１，Ｎ１３，Ｎ２１〜Ｎ２３，Ｎ３
１，Ｎ３２ＮチャネルトランジスタＣ１容量ＮＤ１，ＮＤ１１端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/177 9383−5Ｊ 7210−4ＭＨ０１Ｌ 27/10 ４３４ (72)発明者佐伯幸弘神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】一端が第１の電源電圧端子に接続された電
気的なデータの書き込み及び消去が可能な不揮発性メモ
リ素子と、第２の電源電圧端子と前記不揮発性メモリ素子の他端と
の間に接続された負荷素子とを備え、前記負荷素子として抵抗を用いたことを特徴とする半導
体集積回路。
【請求項２】前記第２の電源電圧端子と前記不揮発性メ
モリ素子の他端との間に、前記負荷素子と並列になるよ
うに容量がさらに接続されていることを特徴とする請求
項１記載の半導体集積回路。
【請求項３】一端が第１の電源電圧端子に接続された電
気的なデータの書き込み及び消去が可能な不揮発性メモ
リ素子と、第２の電源電圧端子と前記不揮発性メモリ素子の他端と
の間に接続された負荷素子と、前記不揮発性メモリ素子の他端と前記負荷素子とを接続
するノードに入力端子が接続されたセンスアンプとを備
えた記憶素子回路がマトリクス状に複数個配置されてい
ることを特徴とする半導体集積回路。
【請求項４】前記負荷素子は、制御端子を有するスイッ
チング素子であって、前記制御端子に入力される信号に
応じて、前記第２の電源電圧端子と前記不揮発性メモリ
素子の他端との間の導通又は非導通状態を制御すること
を特徴とする請求項３記載の半導体集積回路。
【請求項５】前記負荷素子は、制御端子を有するスイッ
チング素子であって、前記センスアンプの出力端子から
出力された信号、又はその信号が反転されたものを前記
制御端子に入力されることによって、前記第２の電源電
圧端子と前記不揮発性メモリ素子の他端との間の導通又
は非導通状態を制御することを特徴とする請求項３記載
の半導体集積回路。
【請求項６】前記センスアンプの入力端子に一端が接続
され、前記不揮発性メモリ素子から読み出されたデータ
又は前記不揮発性メモリ素子に書き込むデータを転送す
る読み出し書き込み線に他端が接続されたスイッチング
素子をさらに備え、前記スイッチング素子の導通又は非導通状態を制御する
ことで、前記不揮発性メモリ素子に書き込まれていたデ
ータを前記読み出し書き込み線から読み出す動作が制御
され、さらに、前記スイッチング素子を導通状態にして、前記
読み出し書き込み線の電圧を前記センスアンプの入力端
子に入力することで、前記センスアンプがハイインピー
ダンス状態になるのが防止されることを特徴とする請求
項３記載の半導体集積回路。
【請求項７】前記センスアンプの出力端子から出力され
た信号、又はこの信号が反転されたものを与えられて導
通又は非導通状態になるスイッチング素子をさらに備え
ることを特徴とする請求項３記載の半導体集積回路。
【請求項８】第１の電源電圧端子に一端が接続された電
気的な書き込み及び消去が可能な不揮発性メモリ素子
と、第２の電源電圧端子と前記不揮発性メモリ素子の他端と
の間に接続された負荷素子と、前記不揮発性メモリ素子の他端と前記負荷素子とを接続
するノードに入力端子が接続されたセンスアンプとを有
しマトリクス状に複数個配置された記憶素子回路と、前記記憶素子回路の有する前記不揮発性メモリ素子に記
憶されたデータにより動作内容が規定される論理回路と
を備えたことを特徴とする半導体集積回路。