KR20030034408A - 반도체 메모리 장치 및 그것의 테스트 방법 - Google Patents

반도체 메모리 장치 및 그것의 테스트 방법 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치는 셀 영역에 공급되는 전원 전압과 주변 회로 영역에 공급되는 전원 전압이 분리되는 전원 체계를 채용하고 있다. 특히, 웨이퍼 번-인 테스트 동작 모드 동안, 셀 영역에 인가되는 전원 전압은 주변 회로 영역에 인가되는 전원 전압보다 높다. 이러한 전원 체계 하에서 웨이퍼 번-인 테스트 동작이 수행되는 경우, 메모리 셀의 래치-업 현상으로 인해서 생기는 DC 전류 경로가 확실하게 차단될 수 있다.

Description

반도체 메모리 장치 및 그것의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND TEST METHOD THEREOF}
본 발명은 메모리 장치들에 관한 것이다. 좀 더 구체적으로, 본 발명은 2개의 전원 전압들이 공급되는 반도체 메모리 장치에 관한 것이다.
도 1은 일반적인 SRAM를 보여주는 블록도이다. 도면을 참조하면, 복수 개의 워드 라인들(WL1, WL2, WL3, WL4, 등)이 메모리 셀 어레이(1)에 제공된다. 복수 개의 비트 라인들(BL1,, BL2,, 등)이 워드 라인들과 교차하도록 메모리 셀 어레이(1)에 배열된다.
인접한 비트 라인들은 비트 라인 쌍들을 구성한다. 예를 들면, 비트 라인들(BL1,)은 비트 라인 쌍을 형성하고, 비트 라인들(BL2,)은 비트 라인 쌍을 형성한다. 메모리 셀(2) (도 1에서 해칭 부분(hatched portion)으로 표시됨)은 워드 라인들과 비트 라인들의 교차 영역들 각각에 배치된다. 전원 라인(3)과 접지 라인(4)이 메모리 셀 어레이(1)에 연결된다. 전원 라인(3)에 인가되는 전원 전압(VCC) (이후 이 전압은 'H' 레벨로 간주될 것이다)과 접지 라인(4)에 인가되는 접지 전압(VSS) (이후 이 전압은 'L' 레벨로 간주될 것이다)이 각 메모리 셀(2)에 공급된다. 행 디코더(row decoder, 5), 열 디코더(column decoder, 6), 그리고 입/출력 회로(input/output circuit, 8)이 메모리 셀 어레이(1)와 관련하여 제공된다. 행 디코더(5)는 어드레스 입력 라인(7)을 통해 인가되는 행 어드레스를 디코딩하여 상기 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 H 레벨의 전압을 공급한다. 상기 입/출력 회로(8)는 비트 라인 쌍들에 대응하는 복수 개의 스위치 회로들과, 입/출력 라인(9)과 상기 스위치 회로들 사이에 배치되는 하나 또는 복수의 감지 증폭기들을 포함한다. 열 디코더(6)는 어드레스 입력 라인(7)을 통해 인가되는 열 어드레스를 디코딩하여 상기 스위치 회로들 중 하나를 선택한다. 입/출력 라인(9)은, 비록 도면에는 도시되어 있지 않지만, 출력 드라이버 회로를 통해 데이터 입/출력 패드에 연결된다. 그러므로, 복수 개의 메모리 셀들(2) 중 하나가 행 디코더(5) 및 열 디코더(6)에 의해서 선택된다.
도 2는 도 1에 도시된 메모리 셀의 구조를 보여주는 회로도이다. 도면을 참조하면, 메모리 셀(2)은 4개의 NMOS 트랜지스터들(21, 22, 25, 26)과 2개의 PMOS 트랜지스터들(23, 24)을 포함한다. NMOS 트랜지스터들(25, 26)은 전달 게이트로서 동작하고, PMOS 트랜지스터들(23, 24)은 로드 소자(load element)로서 동작한다. NMOS 트랜지스터(21)는 ND1 노드와 접지 라인(4) 사이에 연결되고, NMOS 트랜지스터(22)는 ND2 노드와 접지 라인(4) 사이에 연결된다. NMOS 트랜지스터들(21, 22)의 게이트 전극들은 ND2 및 ND1 노드들에 각각 연결된다. PMOS 트랜지스터(23)는 전원 라인(3)과 ND1 노드 사이에 연결되고, PMOS 트랜지스터(24)는 전원 라인(3)과 ND2 노드 사이에 연결된다. PMOS 트랜지스터들(23, 24)의 게이트 전극들은 ND2 및 ND1 노드들에 각각 연결된다. NMOS 트랜지스터(25)는 비트 라인(BLn)과 ND1 노드 사이에 연결되고, NMOS 트랜지스터(26)는 비트 라인()과 ND2 노드 사이에 연결된다. NMOS 트랜지스터들(25, 26)의 게이트 전극들은 워드 라인(WLn)에 공통으로 연결된다.
도 1 및 도 2를 참조하여 SRAM의 기입 동작(writing operation)이 이하 설명될 것이다.
먼저, 워드 라인(WLn)이 행 디코더(5)에 의해서 선택되고, H 레벨의 전압이 선택된 워드 라인(WLn)으로 인가된다. 결과적으로, 트랜지스터들(25, 26)이 턴 온된다. 입/출력 회로(8) 내의 스위치 회로들 중 비트 라인 쌍(BLn,)에 대응하는 스위치 회로가 열 디코더(6)에 의해서 도전된다. 기입 데이터(write data)로서 L 레벨의 전압이 비트 라인()에 인가되고 H 레벨의 전압이 비트 라인(BLn)에 인가된다고 가정하면, 도 2의 ND1 노드는 H 레벨이 되고, NMOS 트랜지스터(22)는 턴 온된다. 결과적으로 ND2 노드의 전위가 L 레벨에 도달하고, NMOS 트랜지스터(21)는 턴 오프된다. 이때, ND1 및 ND2 노드들이 H 레벨과 L 레벨이 되기 때문에, PMOS 트랜지스터(23)는 턴 온되고 PMOS 트랜지스터(24)는 턴 오프된다. ND1 노드의 전위는 로드 소자로서 동작하는 PMOS 트랜지스터(23)를 통해 풀업되어 H 레벨을 유지한다. ND1 노드의 전위는 H 레벨로 설정되고, ND2 노드의 전위는 L 레벨로 설정된다. 이 상태는 메모리 셀(2)이 로직 "1"을 저장하는 상태로 간주된다. 한편, 기입 데이터로서 L 레벨의 전압이 비트 라인(BLn)에 인가되고 H 레벨의 전압이 비트 라인()에 인가되면, 앞서의 동작과 정반대의 동작이 수행된다. 즉, NMOS 트랜지스터(21)는 턴 온되고 NMOS 트랜지스터(22)는 턴 오프된다. 결과적으로, ND1 노드의 전위는 L 레벨로 설정되는 반면에, ND2 노드의 전위는 H 레벨로 설정된다. 이 상태는 로직 "0"가 저장된 상태로 간주된다.
도 1에 도시된 SRAM은 데이터를 저장하기 위한 셀 영역(예를 들면, 메모리 셀 어레이), 메모리 셀에/로부터 데이터를 기입/독출하기 위한 주변 회로 영역(행 및 열 선택 회로들, 스위치 회로들, 감지 증폭기들, 기입 드라이버들, 데이터 입/출력 버퍼들, 등), 그리고 SRAM를 외부 인터페이스와 연결하기 위한 데이터 입/출력 영역(예를 들면, 패드 드라이버들)으로 구분될 수 있다. 이 경우, 셀 영역과 주변 회로 영역에는 제 1 전원 전압이 공급되는 반면에, 데이터 입/출력 영역에는 제 2 전원 전압이 공급된다. 여기서, 제 1 전원 전압은 정상적인 기입/독출 동작 모드에서 제 2 전원 전압과 동일한 레벨을 갖지만, 제 1 및 제 2 전원 전압들은 다른 전원핀들을 통해 외부로부터 공급된다. 이러한 전원 공급 방식을 채용한 일예가 2000년 2월에 삼성전자가 발간한 제품사양서 "K6T8008C2M"에 개시되어 있다. 메모리에 공급되는 전원을 회로 영역들에 따라 분리하는 이유는 다음과 같다. 첫째로, 데이터 입/출력 영역에 공급되는 전원 전압이 칩 동작시 많은 소비 전류에 의해서 저하되는 현상(예를 들면, 노이즈)으로 인해서 주변 회로 영역의 회로들이 제대로 동작하지 않는 것을 방지하기 위함이다. 둘째로, 셀 영역, 주변 회로 영역, 그리고 데이터 입/출력 영역에서 각각 소모되는 전류를 측정함으로써 과전류가 생기는 영역을 확인 가능하도록 하기 위함이다.
분리된 전원 체계를 갖는 SRAM의 경우, 웨이퍼 번-인 테스트 동작 모드(이하, 번-인 테스트 동작 모드라 칭함)에서 다음과 같은 문제점이 생길 수 있다. 번-인 테스트란 높은 전원 전압을 이용하여 메모리 셀에 스트레스를 가함으로써 약한 셀(weak cell)의 페일이 조기에 유발되게 하는 것을 의미한다. 번-인 테스트 동작모드에서, 정상 동작 모드와 비교하여 볼 때 상대적으로 높은 전압 (예를 들면, 5V 또는 그 보다 높은 전압)이 SRAM에 공급될 것이다. 이때, 순간적인 과전류로 인해 메모리 셀이 손상될 수 있다. 이는 도 3을 참조하여 이하 조머 상세히 설명될 것이다.
셀 영역과 주변 회로 영역은 동일한 전원 전압을 공급받기 때문에, 도 3에 도시된 바와 같이, 번-인 테스트 동작 모드에서 워드 라인(WLn), 비트 라인(BLn 또는), 그리고 메모리 셀에는 5V의 고전압이 인가될 것이다. 기입 데이터로서 비트 라인(BLn)에는 0V의 전압이 인가되고 비트 라인()에는 5V의 전압이 인가된다고 가정하자. 이때, ND1 노드는 L 레벨의 전압으로 설정되고 ND2 노드는 H 레벨의 전압으로 설정되어야 한다. 하지만, 정상적인 기입 동작과 비교하여 볼 때, 웨이퍼 번-인 테스트 동작시 접지 라인의 저항 성분을 통해 흐르는 전류의 양이 증가하기 때문에, 접지 라인(4)의 저항 성분으로 인해서 ND1 노드는 충분히 접지 전압에 이르지 못하고, ND1 노드는 접지 라인(4)의 저항 성분에 의한 전압 강하에 상응하는 전압으로 설정된다. 이는 NMOS 트랜지스터(22)가 충분히 턴 오프되지 못하게 한다. 이러한 이유때문에, 전원 라인(3)과 접지 라인(4) 사이에는 PMOS 트랜지스터(24)와 NMOS 트랜지스터(22)를 통해 DC 전류 경로가 형성된다. ND2 노드가 ND1 노드와 마찬가지로 H 레벨의 전압으로 충분히 설정되지 못하기 때문에, 전원 라인(3)과 접지 라인(4) 사이에는 PMOS 트랜지스터(23)와 NMOS 트랜지스터(21)를 통해 DC 전류 경로가 형성된다.
번-인 테스트 동작 모드 동안 생기는 메모리 셀의 래치-업 현상은 전원 라인(3)과 접지 라인(4) 사이에 DC 전류 경로가 계속해서 형성되게 한다. 그러므로, 번-인 테스트 동작 모드에서 약한 셀들 뿐만 아니라 정상적인 셀들이 래치-업 현상으로 인한 순간적인 과전류에 의해서 손상될 수 있다.
본 발명의 목적은 웨이퍼 번-인 테스트 동작 모드에서 메모리 셀의 래치-업 현상을 방지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 셀 영역과 데이터 입/출력 영역에는 제 1 전원 전압이 공급되고 주변 회로 영역에는 제 2 전원 전압이 공급되는 전원 체계를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리 셀들에 효과적으로 스트레스를 가할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리 셀들에 효과적으로 스트레스를 가할 수 있는 테스트 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 메모리 셀을 보여주는 회로도;
도 3은 메모리 셀에 연결된 접지 라인의 저항 성분을 보여주는 회로도;
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블록도;
도 5는 웨이퍼 번-인 테스트 동작 모드에서 메모리 셀의 전압 조건을 보여주는 회로도;
도 6은 도 4에 도시된 드라이버의 일부를 보여주는 회로도; 그리고
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1, 110 : 메모리 셀 어레이5, 120 : 행 디코더
6, 130 : 열 디코더8, 140 : 입/출력 회로
150 : 출력 드라이버 회로
이러한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 정보를 저장하기 위한 저장 영역과, 상기 저장 영역에/로부터 정보를 기입/독출하기 위한 주변 회로 영역과, 상기 주변 회로 영역에 연결되며 외부 장치와 인터페스하기 위한 데이터 입/출력 영역을 포함한다. 웨이퍼 번-인 테스트 동작 모드 동안, 상기 저장 영역에는 제 1 동작 전압이 공급되고 상기 주변 회로 영역에는 상기 제 1 동작 전압보다 낮은 제 2 동작 전압이 공급된다. 이때, 상기 제 1 동작 전압은 상기 데이터 입/출력 영역의 동작 전압으로 사용된다. 정상적인 기입/독출 동작이 수행되는 경우, 상기 제 1 동작 전압은 상기 제 2 동작 전압과 같다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 제 1 전원 패드와, 제 2 전원 패드와, 정보를 저장하기 위한 셀 영역과, 상기 셀 영역에/으로부터 정보를 기입/독출하기 위한 주변 회로 영역과, 상기 주변 회로 영역에 연결되며 외부 장치와 인터페이스하기 위한 데이터 입/출력 영역과, 상기 제 1 전원 패드에 연결되며 상기 제 1 전원 패드에 공급되는 제 1 전원 전압을 상기 셀 영역으로 전달하기 위한 제 1 전원 라인과, 상기 제 2 전원 패드에 연결되며 상기 제 2 전원 패드에 공급되는 제 2 전원 전압을 상기 주변 회로 영역으로 전달하기 위한 제 2 전원 라인과, 상기 제 1 전원 패드에 연결되며 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압을 상기 데이터 입/출력 영역으로 전달하기 위한 제 3 전원 라인을 포함한다. 여기서, 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압은 상기 제 2 전원 패드에 공급되는 상기 제 2 전원 전압보다 높다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치로서 SRAM은 제 1 전원 패드, 제 2 전원 패드, 정보를 저장하기 위한 셀 영역, 상기 셀 영역에/으로부터 정보를 기입/독출하기 위한 주변 회로 영역, 그리고 상기 주변 회로 영역에 연결되며 외부 장치와 인터페이스하기 위한 데이터 입/출력 영역을 포함한다. 제 1 전원 라인은 상기 제 1 전원 패드에 공급되는 제 1 전원 전압을 상기 주변 회로 영역으로 전달하도록 배치된다. 제 2 전원 라인은 상기 제 2 전원 패드에 공급되는 제 2 전원 전압을 상기 데이터 입/출력 영역으로 전달하도록 배치된다. 제 3 전원 라인은 상기 제 1 및 제 2 전원 전압들 중 어느 하나를 상기 셀 영역으로 전달하도록 배치된다. 스위치 회로는 웨이퍼 번-인 테스트 동작 모드를 알리는 테스트 인에이블 신호에 응답하여 상기 제 1 전원 라인을 상기 제 1 전원 패드와 상기 제 2 전원 패드 중 어느 하나에 연결한다. 여기서, 상기 제 3 전원 라인은 상기 테스트 인에이블 신호가 활성화될 때 상기 제 2 전원 패드에 연결되고 상기 테스트 인에이블 신호가 비활성화될 때 상기 제 1 전원 패드에 연결된다. 특히, 상기 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 2 전원 패드에 공급되는 상기 제 2 전원 전압은 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압보다 높다.
본 발명의 또 다른 특징에 따르면, 정보를 저장하기 위한 저장 영역과; 상기 저장 영역에/로부터 정보를 기입/독출하기 위한 주변 회로 영역과; 그리고 상기 주변 회로 영역에 연결되며, 외부 장치와 인터페스하기 위한 데이터 입/출력 영역을 포함하는 반도체 메모리 장치를 테스트하는 방법이 제공된다. 테스트 방법은 상기 반도체 메모리 장치가 웨이퍼 번-인 테스트 동작 모드로 진입되게 하는 단계와; 그리고 상기 저장 영역에 제 1 동작 전압을 공급하고 상기 주변 회로 영역에 상기 제 1 동작 전압보다 낮은 제 2 동작 전압을 공급하여 상기 저장 영역에 정보를 기입하는 단계를 포함한다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명에 따른 반도체 메모리 장치 (예를 들면, SRAM)는 셀 영역에 공급되는 전원 전압과 주변 회로 영역에 공급되는 전원 전압이 분리되는 전원 체계를 채용하고 있다. 특히, 웨이퍼 번-인 테스트 동작 모드 동안, 셀 영역에 인가되는 전원 전압 (예를 들면, 5V 또는 그 보다 높은 전압)은 주변 회로 영역에 인가되는 전원 전압 (3V 또는 그 보다 높은 전압)보다 높다. 선택적으로, 셀 영역에 인가되는 전원 전압은 데이터 패드들을 구동하기 위한 드라이버들의 동작 전압으로 사용된다. 이러한 전원 체계 하에서 웨이퍼 번-인 테스트 동작이 수행되는 경우, 메모리 셀의 래치-업 현상으로 인해서 생기는 DC 전류 경로가 차단되며, 그 결과 정상적인 메모리 셀들이 웨이퍼 번-인 테스트 동작 모드에서 손상되는 것을 방지할 수 있다. 이는 이후 상세히 설명될 것이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 본 발명은 반도체 메모리 장치로서 SRAM을 이용하여 설명될 것이다. 하지만, 본 발명이 SRAM에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 도 4를 참조하면, 복수 개의 워드 라인들(WL1, WL2, WL3, WL4, 등)이 메모리 셀 어레이(110)에 배열된다. 복수 개의 비트 라인들(BL1,, BL2,, 등)이 메모리 셀 어레이(110)에 워드 라인들과 교차하도록 배열된다.
인접한 비트 라인들은 비트 라인 쌍들을 구성한다. 예를 들면, 비트 라인들(BL1,)은 비트 라인 쌍을 형성하고, 비트 라인들(BL2,)은 비트 라인 쌍을 형성한다. 메모리 셀(도 4에서 해칭 부분으로 표시됨)은 워드 라인들과 비트 라인들의 교차 영역들 각각에 배치된다. 메모리 셀 어레이(110)에는 동작 전압으로서 전원 패드(201)를 통해 외부로부터 인가되는 제 1 전원 전압(VCC1)이 공급된다.
행 디코더(120), 열 디코더(130), 그리고 입/출력 회로(140)가 메모리 셀 어레이(110)와 관련하여 제공되며, 주변 회로 영역에 속한다. 행 디코더(120)는 행 어드레스를 디코딩하여 상기 워드 라인들 중 하나를 선택하고, 상기 선택된 워드 라인으로 전원 패드(202)를 통해 공급되는 제 2 전원 전압(VCC2)을 공급한다. 상기 입/출력 회로(140)는 비트 라인 쌍들에 대응하는 복수 개의 스위치 회로들과 입/출력 라인(203)과 상기 스위치 회로들 사이에 배치되는 하나 또는 복수의 감지 증폭기들을 포함한다. 열 디코더(130)는 열 어드레스를 디코딩하여 상기 스위치 회로들 중 하나를 선택한다. 입/출력 라인(203)은 데이터 입/출력 영역으로서 출력 드라이버 회로(150)를 통해 데이터 출력 패드들(204-205)에 연결된다. 복수 개의 메모리 셀들 중 하나가 행 디코더(120) 및 열 디코더(130)에 의해서 선택된다.
도 4에 도시된 바와 같이, 셀 영역으로서 메모리 셀 어레이(110)와 데이터 입/출력 영역으로서 출력 드라이버 회로(150)에는 전원 패드(201)에 인가되는 제 1 전원 전압(VCC1)이 대응하는 전원 라인들(101, 103)을 통해 공급된다. 주변 회로 영역으로서 행 디코더(120), 열 디코더(130), 그리고 입출력 회로(140)에는 전원 패드(202)에 인가되는 제 2 전원 전압(VCC2)이 전원 라인(102)를 통해 공급된다. 비록 도면에는 도시되지 않았지만, 전원 패드들(201, 202)은 대응하는 전원핀들에 각각 본딩될 것이다. 제 1 전원 전압(VCC1)은 정상적인 동작 모드에서 제 2 전원전압(VCC2)과 동일 레벨을 갖는다. 반면에, 제 1 전원 전압(VCC1)은 웨이퍼 번-인 테스트 동작 모드에서 제 2 전원 전압(VCC2)와 다른 레벨을 갖는다. 예를 들면, 정상적인 동작 모드의 경우, 제 1 및 제 2 전원 전압들(VCC1, VCC2)은 모두 3V이다. 웨이퍼 번-인 테스트 동작 모드의 경우, 도 5에 도시된 바와 같이, 제 1 전원 전압(VCC1)은 약 5V이고, 제 2 전원 전압(VCC2)은 약 3V 내지 4V이다.
도시의 편의상, 전원 라인들(101, 102, 103)에 각각 대응하는 접지 라인들이 도시되지 않았지만, 접지 라인들이 전원 라인들(101, 102, 103)과 동일한 방식으로 배치됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 5에 도시된 바와 같이, 웨이퍼 번-인 테스트 동작 모드에서 셀 영역에 공급되는 제 1 전원 전압(VCC1)이 주변 회로 영역에 공급되는 제 2 전원 전압(VCC2)보다 높으면, ND1 또는 ND2 노드의 전압이 상승하는 정도가 낮아진다. 그 이유는 다음과 같다. 접지 라인의 저항 성분에 의해서 강하되는 전압 또는 접지 라인의 저항 양단에 걸리는 전압은 그것을 통해 흐르는 전류의 양에 따라 결정된다. 따라서, 주변 회로 영역에 공급되는 전원 전압이 셀 영역에 공급되는 전원 전압보다 낮기 때문에, 저항 성분을 통해 흐르는 전류의 양 역시 감소될 것이다. 이러한 이유로, 웨이퍼 번-인 테스트 동작 모드시 접지 레벨이 되어야 할 ND1 또는 ND2 노드의 전압은 종래 기술과 비교하여 볼 때 더욱 낮아진다. PMOS 트랜지스터(23 또는 24)와 NMOS 트랜지스터(21 또는 22)가 동시에 턴 온되는 구간이 감소하게 되며, 그 결과 앞서 설명된 래치-업 현상없이 정상적으로 데이터가 메모리 셀에 쓰여진다. 이는 메모리 셀에 효과적으로 스트레스가 가해짐을 의미한다.
도 6은 도 4에 도시된 출력 드라이버 회로를 보여주는 회로도이다. 도 6을 참조하면, 출력 드라이버 회로(150)는 인버터(151), PMOS 트랜지스터(152), 그리고 NMOS 트랜지스터(153)를 포함하며, 도면에 도시된 바와 같이 연결된다. 인버터(151)와 PMOS 트랜지스터(152)는 입/출력 회로(140) 내의 데이터 출력 버퍼와 달리 제 1 전원 전압(VCC1)을 공급받는다. 제 1 전원 전압(VCC1)을 이용한 인버터(151)가 사용되는 이유는 번-인 테스트 동작 모드에서 PMOS 트랜지스터(151)를 통해 흐르는 DC 전류를 차단하기 위해서이다. 예를 들면, 웨이퍼 번-인 테스트 동작 모드에서 PMOS 트랜지스터(151)의 게이트 단자에 제 2 전원 전압(VCC2=3V 내지 4V)이 인가되고 그것의 소오스 단자에 제 1 전원 전압(VCC1=5V)가 인가되는 경우, PMOS 트랜지스터(152)는 충분히 턴 오프되지 않는다. 그러므로, PMOS 트랜지스터(152)를 충분히 턴 오프시키기 위해서, PMOS 트랜지스터(152)의 게이트 단자와 소오스 단자에는 동일한 전압이 인가되어야 한다. 이를 위해서, PMOS 트랜지스터(152)의 게이트 단자에 제 1 전원 전압(VCC1)을 이용한 인버터(151)가 연결된다. 통상적으로, 웨이퍼 번-인 테스트 동작이 수행되는 동안, 풀업 소자로서 PMOS 트랜지스터(152)는 오프 상태로 유지되어야 한다.
여기서, 번-인 테스트 동작 모드에서 PMOS 트랜지스터(151)를 통해 흐르는 DC 전류를 차단하기 위해서이다, 인버터 (151)과 PMOS 트랜지스터 (152)에는 제 1 전원 전압(VCC1) 대신에 제 2 전원 전압(VCC2)이 공급될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 7에 있어서, 도 4에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기된다. 도 7에 도시된 반도체 메모리 장치는 도 4에 도시된 것과 다음과 같은 점을 제외하고 실질적으로 동일하다. 비록 동일한 전원 전압이 사용되더라도, 셀 영역으로 전원 전압을 공급하기 위한 전원 라인은 출력 드라이버 회로로 전원 전압을 공급하기 위한 전원 라인과 분리되어 있다. 본 발명에 따른 SRAM의 경우, 정상적인 동작 모드에서 제 1 및 제 2 전원 전압들은 동일한 값을 갖는 반면에, 웨이퍼 번-인 테스트 동작 모드에서 제 1 및 제 2 전원 전압들은 서로 다른 값을 갖는다.
도 7에 도시된 바와 같이, 메모리 셀 어레이(110)에는 전원 라인(207)을 통해 제 1 전원 전압(VCC1) 또는 제 2 전원 전압(VCC2)이 공급된다. 즉, 정상적인 동작 모드에서는 전원 패드(202)를 통해 인가되는 제 2 전원 전압(VCC2)이 메모리 셀 어레이(110)에 공급된다. 웨이퍼 번-인 테스트 동작 모드에서는 전원 패드(201)를 통해 인가되는 제 1 전원 전압(VCC1)이 메모리 셀 어레이(110)에 공급된다. 이는 인버터(200)와 PMOS 트랜지스터들(211, 212)로 구성되는 스위치 회로를 통해 달성될 수 있다. 패드(209)에 로우 레벨의 테스트 인에이블 신호(TE)가 인가될 때, PMOS 트랜지스터(211)는 턴 온되고 PMOS 트랜지스터(212)는 턴 오프된다. 결과적으로, 메모리 셀 어레이(110)에는 전원 패드(202)에 인가되는 제 2 전원 전압(VCC2)이 전원 라인(207)을 통해 공급된다. 패드(209)에 하이 레벨의 테스트 인에이블 신호(TE)가 인가될 때, PMOS 트랜지스터(211)는 턴 오프되고 PMOS 트랜지스터(212)는 턴 온된다. 결과적으로, 메모리 셀 어레이(110)에는 전원 패드(201)에 인가되는 제 1 전원 전압(VCC1)이 전원 라인(207)을 통해 공급된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 웨이퍼 번-인 테스트 동작 모드 동안, 셀 영역에 인가되는 전원 전압은 주변 회로 영역에 인가되는 전원 전압보다 높기 때문에, 메모리 셀의 래치-업 현상으로 인해서 생기는 DC 전류 경로가 차단될 수 있다. 따라서, 정상적인 메모리 셀들이 웨이퍼 번-인 테스트 동작 모드에서 손상되는 것을 방지할 수 있을 뿐만 아니라, 메모리 셀들에 효과적으로 스트레스를 가할 수 있다.

Claims (44)

  1. 정보를 저장하기 위한 저장 영역과; 그리고
    상기 저장 영역에/로부터 정보를 기입/독출하기 위한 주변 회로 영역을 포함하고,
    웨이퍼 번-인 테스트 동작 모드 동안, 상기 저장 영역에는 제 1 동작 전압이 공급되고 상기 주변 회로 영역에는 제 2 동작 전압이 공급되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    외부 장치와 인터페스하기 위한 데이터 입/출력 영역을 더 포함하며, 상기 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 1 동작 전압은 상기 데이터 입/출력 영역의 동작 전압으로 사용되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 저장 영역은 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 6개의 트랜지스터들로 이루어진 SRAM 셀로 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    정상적인 동작 모드 동안, 상기 제 1 동작 전압은 상기 제 2 동작 전압과 같은 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 제 1 및 제 2 공급 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 동작 전압보다 높은 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 2 공급 전압은 상기 제 1 공급 전압보다 낮은 반도체 메모리 장치.
  7. 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이와;
    행 어드레스에 응답하여 상기 워드 라인들 중 어느 하나를 선택하는 행 디코더 회로와;
    열 어드레스에 응답하여 상기 비트 라인들의 쌍들 중 적어도 어느 하나를 선택하는 열 디코더 회로와;
    상기 열 디코더 회로에 의해서 선택된 비트 라인 쌍을 대응하는 감지 증폭기와 연결시키는 스위치 회로와; 그리고
    상기 감지 증폭기의 출력에 따라 데이터 패드를 구동하는 출력 드라이버 회로를 포함하고,
    웨이퍼 번-인 테스트 동작이 수행될 때, 상기 메모리 셀 어레이와 상기 출력 드라이버 회로에는 제 1 동작 전압이 인가되고 상기 행 디코더 회로, 상기 열 디코더 회로, 상기 스위치 회로, 그리고 상기 감지 증폭기에는 제 2 동작 전압이 인가되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    정상적인 동작이 수행될 때, 상기 제 1 동작 전압은 제 2 동작 전압과 같은 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 제 1 및 제 2 공급 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 동작 전압보다 높은 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 2 공급 전압은 상기 제1 공급 전압보다 낮은 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 출력 드라이버 회로는 전원 전압을 공급받고 상기 감지 증폭기의 출력 신호를 반전시키는 인버터와;
    상기 전원 전압을 공급하기 위한 전원 라인과 상기 데이터 패드 사이에 연결되며, 상기 인버터의 출력에 따라 스위치되는 PMOS 트랜지스터와; 그리고
    상기 데이터 패드와 접지 전압 라인 사이에 연결되며, 상기 감지 증폭기의 출력 신호의 상보 신호에 따라 스위치되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 전원 전압은 상기 제 1 공급 전압인 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 전원 전압은 상기 제 2 공급 전압인 반도체 메모리 장치.
  14. 제 1 전원 패드와;
    제 2 전원 패드와;
    정보를 저장하기 위한 셀 영역과;
    상기 셀 영역에/으로부터 정보를 기입/독출하기 위한 주변 회로 영역과;
    상기 제 1 전원 패드에 공급되는 제 1 전원 전압을 상기 셀 영역으로 전달하기 위한 제 1 전원 라인과; 그리고
    상기 제 2 전원 패드에 공급되는 제 2 전원 전압을 상기 주변 회로 영역으로 전달하기 위한 제 2 전원 라인을 포함하고,
    웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압은 상기 제 2 전원 패드에 공급되는 상기 제 2 전원 전압보다 높은 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 주변 회로 영역에 연결되며, 외부 장치와 인터페이스하기 위한 데이터 입/출력 영역과; 그리고
    상기 제 1 전원 패드에 연결되며, 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압을 상기 데이터 입/출력 영역으로 전달하기 위한 제 3 전원 라인을 더 포함하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 저장 영역은 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 6개의 트랜지스터들로 이루어진SRAM 셀로 구성되는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    정상적인 동작 모드 동안, 상기 제 1 전원 전압은 상기 제 2 전원 전압과 같은 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 상기 제 1 및 제 2 전원 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 상기 제 1 및 제 2 전원 전압들보다 높은 반도체 메모리 장치.
  19. 제 1 전원 패드와;
    제 2 전원 패드와;
    정보를 저장하기 위한 셀 영역과;
    상기 셀 영역에/으로부터 정보를 기입/독출하기 위한 주변 회로 영역과;
    상기 주변 회로 영역에 연결되며, 외부 장치와 인터페이스하기 위한 데이터 입/출력 영역과;
    상기 제 1 전원 패드에 연결되며, 상기 제 1 전원 패드에 공급되는 제 1 전원 전압을 상기 셀 영역으로 전달하기 위한 제 1 전원 라인과;
    상기 제 2 전원 패드에 연결되며, 상기 제 2 전원 패드에 공급되는 제 2 전원 전압을 상기 주변 회로 영역으로 전달하기 위한 제 2 전원 라인과;
    상기 제 1 전원 패드에 연결되며, 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압을 상기 데이터 입/출력 영역으로 전달하기 위한 제 3 전원 라인을 포함하고,
    웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압은 상기 제 2 전원 패드에 공급되는 상기 제 2 전원 전압보다 높은 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 저장 영역은 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 6개의 트랜지스터들로 이루어진 SRAM 셀로 구성되는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    정상적인 동작 모드 동안, 상기 제 1 전원 전압은 상기 제 2 전원 전압과 같은 반도체 메모리 장치.
  22. 제 19 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 상기 제 1 및 제 2 전원 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 상기 제 1 및 제 2 전원 전압들보다 높은 반도체 메모리 장치.
  23. 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이와;
    행 어드레스에 응답하여 상기 워드 라인들 중 어느 하나를 선택하는 행 디코더 회로와;
    열 어드레스에 응답하여 상기 비트 라인들의 쌍들 중 적어도 어느 하나를 선택하는 열 디코더 회로와;
    상기 열 디코더 회로에 의해서 선택된 비트 라인 쌍을 대응하는 감지 증폭기와 연결시키는 스위치 회로와;
    상기 감지 증폭기의 출력에 따라 데이터 패드를 구동하는 드라이버 회로와;
    제 1 전원 패드에 연결되며, 상기 제 1 전원 패드에 공급되는 제 1 전원 전압을 상기 메모리 셀 어레이로 전달하기 위한 제 1 전원 라인과;
    제 2 전원 패드에 연결되며, 상기 제 2 전원 패드에 공급되는 제 2 전원 전압을 상기 행 및 열 디코더 회로들, 상기 감지 증폭기, 그리고 상기 스위치 회로로 전달하기 위한 제 2 전원 라인과;
    상기 제 1 전원 패드에 연결되며, 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압을 상기 드라이버 회로로 전달하기 위한 제 3 전원 라인을 포함하고,웨이퍼 번-인 테스트 동작이 수행될 때 상기 제 1 전원 전압은 상기 제 2 전원 전압보다 높은 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    정상적인 동작이 수행될 때, 상기 제 1 전원 전압은 제 2 전원 전압과 같은 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 제 1 및 제 2 전원 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 전원 전압보다 높은 반도체 메모리 장치.
  26. 제 23 항에 있어서,
    상기 드라이버 회로는 전원 전압으로서 상기 제 1 전원 전압을 공급받고 상기 감지 증폭기의 출력 신호를 반전시키는 인버터와;
    상기 제 1 전원 전압을 공급하기 위한 전원 라인과 상기 데이터 패드 사이에 연결되며, 상기 인버터의 출력에 따라 스위치되는 PMOS 트랜지스터와; 그리고
    상기 데이터 패드와 접지 전압 라인 사이에 연결되며, 상기 감지 증폭기의 출력 신호의 상보 신호에 따라 스위치되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  27. 제 1 전원 패드와;
    제 2 전원 패드와;
    정보를 저장하기 위한 셀 영역과;
    상기 셀 영역에/으로부터 정보를 기입/독출하기 위한 주변 회로 영역과;
    상기 주변 회로 영역에 연결되며, 외부 장치와 인터페이스하기 위한 데이터 입/출력 영역과;
    상기 제 1 전원 패드에 공급되는 제 1 전원 전압을 상기 주변 회로 영역으로 전달하기 위한 제 1 전원 라인과;
    상기 제 2 전원 패드에 공급되는 제 2 전원 전압을 상기 데이터 입/출력 영역으로 전달하기 위한 제 2 전원 라인과;
    상기 제 1 및 제 2 전원 전압들 중 어느 하나를 상기 셀 영역으로 전달하기 위한 제 3 전원 라인과; 그리고
    웨이퍼 번-인 테스트 동작 모드를 알리는 테스트 인에이블 신호에 응답하여 상기 제 1 전원 라인을 상기 제 1 전원 패드와 상기 제 2 전원 패드 중 어느 하나에 연결하기 위한 스위치 회로를 포함하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 3 전원 라인은 상기 테스트 인에이블 신호가 활성화될 때 상기 제 2 전원 패드에 연결되고 상기 테스트 인에이블 신호가 비활성화될 때 상기 제 1 전원패드에 연결되는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 2 전원 패드에 공급되는 상기 제 2 전원 전압은 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압보다 높은 반도체 메모리 장치.
  30. 제 27 항에 있어서,
    상기 저장 영역은 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 6개의 트랜지스터들로 이루어진 SRAM 셀로 구성되는 반도체 메모리 장치.
  31. 제 28 항에 있어서,
    정상적인 동작 모드 동안, 상기 제 1 전원 전압은 상기 제 2 전원 전압과 같은 반도체 메모리 장치.
  32. 제 28 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 상기 제 1 및 제 2 전원 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 상기 제 1 및 제 2 전원 전압들보다 높은 반도체 메모리 장치.
  33. 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이와;
    행 어드레스에 응답하여 상기 워드 라인들 중 어느 하나를 선택하는 행 디코더 회로와;
    열 어드레스에 응답하여 상기 비트 라인들의 쌍들 중 적어도 어느 하나를 선택하는 열 디코더 회로와;
    상기 열 디코더 회로에 의해서 선택된 비트 라인 쌍을 대응하는 감지 증폭기와 연결시키는 스위치 회로와;
    상기 감지 증폭기의 출력에 따라 데이터 패드를 구동하는 출력 드라이버 회로와;
    제 1 전원 패드에 공급되는 제 1 전원 전압을 상기 행 및 열 디코더 회로들, 상기 감지 증폭기, 그리고 상기 스위치 회로로 위한 제 1 전원 라인과;
    제 2 전원 패드에 공급되는 제 2 전원 전압을 상기 출력 드라이버 회로로 전달하기 위한 제 2 전원 라인과;
    상기 제 1 및 제 2 전원 전압들 중 어느 하나를 상기 메모리 셀 어레이로 전달하기 위한 제 3 전원 라인과; 그리고
    웨이퍼 번-인 테스트 동작 모드를 알리는 테스트 인에이블 신호에 응답하여상기 제 1 전원 라인을 상기 제 1 전원 패드와 상기 제 2 전원 패드 중 어느 하나에 연결하기 위한 스위치 회로를 포함하는 반도체 메모리 장치.
  34. 제 33 항에 있어서,
    상기 제 3 전원 라인은 상기 테스트 인에이블 신호가 활성화될 때 상기 제 2 전원 패드에 연결되고 상기 테스트 인에이블 신호가 비활성화될 때 상기 제 1 전원 패드에 연결되는 반도체 메모리 장치.
  35. 제 34 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 2 전원 패드에 공급되는 상기 제 2 전원 전압은 상기 제 1 전원 패드에 공급되는 상기 제 1 전원 전압보다 높은 반도체 메모리 장치.
  36. 제 33 항에 있어서,
    상기 저장 영역은 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배치되는 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 6개의 트랜지스터들로 이루어진 SRAM 셀로 구성되는 반도체 메모리 장치.
  37. 제 34 항에 있어서,
    정상적인 동작 모드 동안, 상기 제 1 전원 전압은 상기 제 2 전원 전압과 같은 반도체 메모리 장치.
  38. 제 34 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 상기 제 1 및 제 2 전원 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 상기 제 1 및 제 2 전원 전압들보다 높은 반도체 메모리 장치.
  39. 제 33 항에 있어서,
    상기 출력 드라이버 회로는
    상기 제 2 전원 전압을 공급받고 상기 감지 증폭기의 출력 신호를 반전시키는 인버터와;
    상기 제 2 전원 전압을 공급하기 위한 전원 라인과 상기 데이터 패드 사이에 연결되며, 상기 인버터의 출력에 따라 스위치되는 PMOS 트랜지스터와; 그리고
    상기 데이터 패드와 접지 전압 라인 사이에 연결되며, 상기 감지 증폭기의 출력 신호의 상보 신호에 따라 스위치되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  40. 정보를 저장하기 위한 저장 영역과; 상기 저장 영역에/로부터 정보를 기입/독출하기 위한 주변 회로 영역과; 그리고 상기 주변 회로 영역에 연결되며, 외부장치와 인터페스하기 위한 데이터 입/출력 영역을 포함하는 반도체 메모리 장치를 테스트하는 방법에 있어서:
    상기 반도체 메모리 장치가 웨이퍼 번-인 테스트 동작 모드로 진입되게 하는 단계와; 그리고
    상기 저장 영역에 제 1 동작 전압을 공급하고 상기 주변 회로 영역에 상기 제 1 동작 전압보다 낮은 제 2 동작 전압을 공급하여 상기 저장 영역에 정보를 기입하는 단계를 포함하는 것을 특징으로 하는 방법.
  41. 제 40 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드 동안, 상기 제 1 동작 전압은 상기 데이터 입/출력 영역의 동작 전압으로 공급되는 것을 특징으로 하는 방법.
  42. 제 40 항에 있어서,
    상기 저장 영역은 각각이 6개의 트랜지스터들로 이루어진 SRAM 셀들로 구성되는 것을 특징으로 하는 방법.
  43. 제 40 항에 있어서,
    정상적인 동작 모드 동안, 상기 제 1 동작 전압은 상기 제 2 동작 전압과 같은 것을 특징으로 하는 방법.
  44. 제 40 항에 있어서,
    상기 웨이퍼 번-인 테스트 동작 모드시 공급되는 제 1 및 제 2 공급 전압들은 정상적인 동작 모드시 상기 메모리 장치에 공급되는 동작 전압보다 높은 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200060852A (ko) * 2018-11-23 2020-06-02 삼성전자주식회사 반도체 장치 및 반도체 장치의 동작 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190424A (ja) 2005-01-07 2006-07-20 Nec Electronics Corp 半導体集積回路装置
JP4094614B2 (ja) 2005-02-10 2008-06-04 エルピーダメモリ株式会社 半導体記憶装置及びその負荷試験方法
KR100753048B1 (ko) 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
US7301835B2 (en) * 2005-09-13 2007-11-27 International Business Machines Corporation Internally asymmetric methods and circuits for evaluating static memory cell dynamic stability
US7405585B2 (en) * 2006-02-14 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Versatile semiconductor test structure array
KR20120121707A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US8462571B2 (en) 2011-07-19 2013-06-11 Elite Semiconductor Memory Technology Inc. DRAM and method for testing the same in the wafer level burn-in test mode
KR101678543B1 (ko) 2015-06-08 2016-11-22 전남대학교산학협력단 동력 변환 장치 및 이를 구비하는 윈치 모듈
US10930590B1 (en) 2019-08-23 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect device and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
JPH05101696A (ja) * 1991-09-26 1993-04-23 Mitsubishi Electric Corp スタテイツク型半導体記憶装置およびこの半導体記憶装置のテスト方法
TW243531B (ko) * 1993-09-03 1995-03-21 Motorola Inc
JPH09198899A (ja) * 1996-01-22 1997-07-31 Mitsubishi Electric Corp 半導体記憶装置
EP0929900B1 (en) * 1996-09-30 2001-11-28 Advanced Micro Devices, Inc. Data retention test for static memory cell
US5936892A (en) * 1996-09-30 1999-08-10 Advanced Micro Devices, Inc. Memory cell DC characterization apparatus and method
US5852579A (en) * 1997-06-19 1998-12-22 Cypress Semiconductor Corporation Method and circuit for preventing and/or inhibiting contention in a system employing a random access memory
FR2769744B1 (fr) * 1997-10-15 2001-03-30 Sgs Thomson Microelectronics Circuit integre a memoire comprenant un circuit interne de generation d'une haute tension de programmation
KR20000009911A (ko) * 1998-07-29 2000-02-15 로버트 에이치. 씨. 챠오 메모리 장치들의 웨이퍼상에서 번-인을 수행하기 위한 회로 및방법
JP4727796B2 (ja) * 2000-09-04 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200060852A (ko) * 2018-11-23 2020-06-02 삼성전자주식회사 반도체 장치 및 반도체 장치의 동작 방법

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