JPH05101696A - スタテイツク型半導体記憶装置およびこの半導体記憶装置のテスト方法 - Google Patents
スタテイツク型半導体記憶装置およびこの半導体記憶装置のテスト方法Info
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- JPH05101696A JPH05101696A JP3247379A JP24737991A JPH05101696A JP H05101696 A JPH05101696 A JP H05101696A JP 3247379 A JP3247379 A JP 3247379A JP 24737991 A JP24737991 A JP 24737991A JP H05101696 A JPH05101696 A JP H05101696A
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Abstract
(57)【要約】
【目的】 ファイナルテストにおける低温条件下のホー
ルドテストにおいて不良となるべきメモリセルを予めリ
ペアあるいは廃棄することにより生産性を向上させる。 【構成】 メモリセルに第１の電源電圧を与える第１の
電源端子と、メモリセルの周辺回路に第２の電源電圧を
与える第２の電源電圧端子とを含み、メモリセルにデー
タを保持させた後に、第２の電源端子の電位を第１の電
源端子の電位よりも先に立上げる。それにより、ファイ
ナルテストにおける低温条件下のホールドテストと等価
な状態を出現させる。
ルドテストにおいて不良となるべきメモリセルを予めリ
ペアあるいは廃棄することにより生産性を向上させる。 【構成】 メモリセルに第１の電源電圧を与える第１の
電源端子と、メモリセルの周辺回路に第２の電源電圧を
与える第２の電源電圧端子とを含み、メモリセルにデー
タを保持させた後に、第２の電源端子の電位を第１の電
源端子の電位よりも先に立上げる。それにより、ファイ
ナルテストにおける低温条件下のホールドテストと等価
な状態を出現させる。
Description
【０００１】
【産業上の利用分野】この発明は、スタティック型半導
体記憶装置（以下、ＳＲＡＭと称する）およびＳＲＡＭ
の良・不良をテストするＳＲＡＭのテスト方法に関する
ものである。
体記憶装置（以下、ＳＲＡＭと称する）およびＳＲＡＭ
の良・不良をテストするＳＲＡＭのテスト方法に関する
ものである。
【０００２】
【従来の技術】半導体記憶装置は高信頼性が要求される
ため、各製造プロセスに対応してテストプロセスが設け
られている。
ため、各製造プロセスに対応してテストプロセスが設け
られている。
【０００３】図５は、ＳＲＡＭの製造およびテストプロ
セスを示す図である。図５において、製造およびテスト
プロセスは、ウエハプロセス（１）、プリＬＴウエハテ
スト（２）、レーザリペア（３）、ウエハテスト
（４）、アッセンブリ（５）およびファイナルテスト
（６）を含む。
セスを示す図である。図５において、製造およびテスト
プロセスは、ウエハプロセス（１）、プリＬＴウエハテ
スト（２）、レーザリペア（３）、ウエハテスト
（４）、アッセンブリ（５）およびファイナルテスト
（６）を含む。
【０００４】まず、ウエハプロセス（１）において、複
数のチップからなるウエハが作成される。プリＬＴウエ
ハテスト（２）において、ファンクションテストと簡単
な動作マージンテストが行なわれる。それにより、ファ
ンクションの不良セルおよび動作マージン性の不良セル
も見付け出され、レーザリペア（３）において、不良セ
ルが冗長セルに置換えられる。次のウエハテスト（４）
において、ウエハ上に形成されたチップが良品であるか
不良品であるかの選別を行なう。このウエハテスト
（４）における測定項目としては、ファンクションテス
トおよび動作マージンテストがある。なお、ここでのフ
ァンクションテストは標準的な電源電圧、出力レベル、
および制御信号のタイミングを与えてメモリセルが正し
く動作するか否かを検査する。また、ここでの動作マー
ジンテストは、電源電圧、入出力レベル、タイミングな
どを規格値の範囲内で変動させて正しく動作するか否か
をテストする。アッセンブリ（５）において、ウエハ状
態で良品とされたチップをダイシングし、各ペレットを
パッケージに実装する。ファイナルテスト（６）におい
て、高温から低温に至る温度条件の下で、動作マージン
テストを行ない、製品として十分な特性をもつディバイ
スであるか否かをテストする。ここでのテスト条件は、
規格値に対し検査装置、測定条件、付加条件などによる
誤差を十分に考慮して、ある程度のマージンをもたせて
いる。
数のチップからなるウエハが作成される。プリＬＴウエ
ハテスト（２）において、ファンクションテストと簡単
な動作マージンテストが行なわれる。それにより、ファ
ンクションの不良セルおよび動作マージン性の不良セル
も見付け出され、レーザリペア（３）において、不良セ
ルが冗長セルに置換えられる。次のウエハテスト（４）
において、ウエハ上に形成されたチップが良品であるか
不良品であるかの選別を行なう。このウエハテスト
（４）における測定項目としては、ファンクションテス
トおよび動作マージンテストがある。なお、ここでのフ
ァンクションテストは標準的な電源電圧、出力レベル、
および制御信号のタイミングを与えてメモリセルが正し
く動作するか否かを検査する。また、ここでの動作マー
ジンテストは、電源電圧、入出力レベル、タイミングな
どを規格値の範囲内で変動させて正しく動作するか否か
をテストする。アッセンブリ（５）において、ウエハ状
態で良品とされたチップをダイシングし、各ペレットを
パッケージに実装する。ファイナルテスト（６）におい
て、高温から低温に至る温度条件の下で、動作マージン
テストを行ない、製品として十分な特性をもつディバイ
スであるか否かをテストする。ここでのテスト条件は、
規格値に対し検査装置、測定条件、付加条件などによる
誤差を十分に考慮して、ある程度のマージンをもたせて
いる。
【０００５】以上説明したように、ウエハテスト（４）
では、たとえば、室温条件での簡単なテストを行ない、
ファイナルテスト（６）では、アッセンブリ（５）後の
良品・不良品の選別を行なうために、高温から低温に至
るまでの厳しい条件下でテストを行なっている。
では、たとえば、室温条件での簡単なテストを行ない、
ファイナルテスト（６）では、アッセンブリ（５）後の
良品・不良品の選別を行なうために、高温から低温に至
るまでの厳しい条件下でテストを行なっている。
【０００６】ところで、ＳＲＡＭには、低電圧において
もデータを保持することができるという特性がある。こ
の特性は、ファンクションおよび動作マージンに関係す
るため、ウエハテスト（４）およびファイナルテスト
（６）の両方で行なわれる。この特性テストの詳細を以
下に説明する。
もデータを保持することができるという特性がある。こ
の特性は、ファンクションおよび動作マージンに関係す
るため、ウエハテスト（４）およびファイナルテスト
（６）の両方で行なわれる。この特性テストの詳細を以
下に説明する。
【０００７】図６は従来のＳＲＡＭの概略ブロック図で
あり、図７は図６に示したＳＲＡＭのメモリセルおよび
その周辺の回路図である。図６に示すＳＲＡＭは、半導
体基板５０と、電源端子５１と、記憶状態制御回路５２
と、メモリセルアレイ５３とを含む。メモリセルアレイ
５３は、たとえば４つのメモリセルアレイブロック５３
ａ、５３ｂ、５３ｃおよび５３ｄに分割される。各メモ
リセルアレイブロック５３ａ〜５３ｄは、行方向に配置
されたワード線ＷＬと、列方向に配置されたビット線Ｂ
Ｌと、ワード線ＷＬとビット線ＢＬとの交点に配置され
るメモリセルＭＣとを含む。記憶状態制御回路５２は、
メモリセルアレイブロックに含まれるメモリセルＭＣの
記憶状態を制御する。
あり、図７は図６に示したＳＲＡＭのメモリセルおよび
その周辺の回路図である。図６に示すＳＲＡＭは、半導
体基板５０と、電源端子５１と、記憶状態制御回路５２
と、メモリセルアレイ５３とを含む。メモリセルアレイ
５３は、たとえば４つのメモリセルアレイブロック５３
ａ、５３ｂ、５３ｃおよび５３ｄに分割される。各メモ
リセルアレイブロック５３ａ〜５３ｄは、行方向に配置
されたワード線ＷＬと、列方向に配置されたビット線Ｂ
Ｌと、ワード線ＷＬとビット線ＢＬとの交点に配置され
るメモリセルＭＣとを含む。記憶状態制御回路５２は、
メモリセルアレイブロックに含まれるメモリセルＭＣの
記憶状態を制御する。
【０００８】次に、図７を参照して、メモリセルＭＣ
は、電源端子５１に一端が接続される高抵抗負荷１２ａ
および１２ｂと、高抵抗負荷１２ａおよび１２ｂの他端
に接続される記憶ノード１５ａおよび１５ｂと、記憶ノ
ード１５ａおよび１５ｂにクロスカップルに接続された
インバータトランジスタ１４ａおよび１４ｂと、ビット
線ＢＬ，／ＢＬと記憶ノード１５ａ，１５ｂとの間に接
続されるアクセストランジスタ１３ａおよび３ｂとを含
む。アクセストランジスタ１３ａおよび１３ｂは、その
ゲートがワード線ＷＬに接続され、ワード線ＷＬに与え
られるワード線駆動信号に応答してアクセスする。それ
により、外部からのデータがビット線ＢＬ，／ＢＬを通
して記憶ノード１５ａおよび１５ｂに与えられるととも
に、記憶ノード１５ａおよび１５ｂに保持されたデータ
がビット線ＢＬ，／ＢＬを通して外部に出力される。な
お、１６ａおよび１６ｂは、ビット線ＢＬ，／ＢＬの電
位を一定に保つために設けられるビット線負荷である。
は、電源端子５１に一端が接続される高抵抗負荷１２ａ
および１２ｂと、高抵抗負荷１２ａおよび１２ｂの他端
に接続される記憶ノード１５ａおよび１５ｂと、記憶ノ
ード１５ａおよび１５ｂにクロスカップルに接続された
インバータトランジスタ１４ａおよび１４ｂと、ビット
線ＢＬ，／ＢＬと記憶ノード１５ａ，１５ｂとの間に接
続されるアクセストランジスタ１３ａおよび３ｂとを含
む。アクセストランジスタ１３ａおよび１３ｂは、その
ゲートがワード線ＷＬに接続され、ワード線ＷＬに与え
られるワード線駆動信号に応答してアクセスする。それ
により、外部からのデータがビット線ＢＬ，／ＢＬを通
して記憶ノード１５ａおよび１５ｂに与えられるととも
に、記憶ノード１５ａおよび１５ｂに保持されたデータ
がビット線ＢＬ，／ＢＬを通して外部に出力される。な
お、１６ａおよび１６ｂは、ビット線ＢＬ，／ＢＬの電
位を一定に保つために設けられるビット線負荷である。
【０００９】図８は、ＳＲＡＭのホールドテストを行な
うための電源電圧の波形図である。図６ないし図８を参
照して、ホールドテスト時の動作を説明する。まずデー
タの書込時には、通常動作時の電源電圧Ｖｃｃをメモリ
セルＭＣおよびビット線負荷抵抗１６ａおよび１６ｂな
どの周辺回路に与え、かつ書込制御信号、アドレス信号
を記憶状態制御回路５２に与える（図８のライト）。ア
ドレス信号に従って、メモリセルＭＣのワード線ＷＬが
順次選択されてアクセストランジスタ１３ａおよび１３
ｂがＯＮし、ビット線ＢＬ，／ＢＬを強制的にローレベ
ルまたはハイレベルにする。それにより、記憶ノード１
５ａおよび１５ｂのデータが書換えられる。その後、デ
ータ保持状態（すべてのワード線が非選択となる状態）
として、電源電圧Ｖｃｃをデータ保持電圧にまで下げる
（図８のホールド状態）。このときメモリセルの記憶ノ
ードは、データ保持電圧まで下がる。この状態で所定の
時間をおいた後、再び電源電圧を通常動作時まで上げ
て、全メモリセルの内容を読み、電源電圧を下げたとき
に（データ保持状態）メモリセルの内容が変わっていな
いかどうかをチェックする（図８のリード）。このと
き、メモリセルの記憶ノード１５ａおよび１５ｂは高抵
抗負荷１２ａおよび１２ｂを通して電圧が与えられる。
高抵抗負荷１２ａおよび１２ｂは、数十Ω以下にされて
いるため、図９に示すようにメモリセルの記憶ノードは
周辺の電源電圧Ｖｃｃと同レベルになるには、数十ｍ秒
以下の比較的長い時間が必要となる。この状態でメモリ
セルが選択され、アクセストランジスタ１３ａおよび１
３ｂがＯＮすると、ビット線１６ａおよび１６ｂを通し
て、記憶ノード１５ａおよび１５ｂに大電流が流れるこ
とになる。このとき、メモリセルにパターン欠陥などに
よるアンバランスがあると、メモリセルのデータが反転
する。このようにして、低電圧におけるデータ保持状態
をテストすることによって、パターン欠陥によるアンバ
ランスが加速される。この結果、不良となる可能性のあ
るメモリセルを早期に見付出すことができるので、信頼
性の向上を図ることができる。
うための電源電圧の波形図である。図６ないし図８を参
照して、ホールドテスト時の動作を説明する。まずデー
タの書込時には、通常動作時の電源電圧Ｖｃｃをメモリ
セルＭＣおよびビット線負荷抵抗１６ａおよび１６ｂな
どの周辺回路に与え、かつ書込制御信号、アドレス信号
を記憶状態制御回路５２に与える（図８のライト）。ア
ドレス信号に従って、メモリセルＭＣのワード線ＷＬが
順次選択されてアクセストランジスタ１３ａおよび１３
ｂがＯＮし、ビット線ＢＬ，／ＢＬを強制的にローレベ
ルまたはハイレベルにする。それにより、記憶ノード１
５ａおよび１５ｂのデータが書換えられる。その後、デ
ータ保持状態（すべてのワード線が非選択となる状態）
として、電源電圧Ｖｃｃをデータ保持電圧にまで下げる
（図８のホールド状態）。このときメモリセルの記憶ノ
ードは、データ保持電圧まで下がる。この状態で所定の
時間をおいた後、再び電源電圧を通常動作時まで上げ
て、全メモリセルの内容を読み、電源電圧を下げたとき
に（データ保持状態）メモリセルの内容が変わっていな
いかどうかをチェックする（図８のリード）。このと
き、メモリセルの記憶ノード１５ａおよび１５ｂは高抵
抗負荷１２ａおよび１２ｂを通して電圧が与えられる。
高抵抗負荷１２ａおよび１２ｂは、数十Ω以下にされて
いるため、図９に示すようにメモリセルの記憶ノードは
周辺の電源電圧Ｖｃｃと同レベルになるには、数十ｍ秒
以下の比較的長い時間が必要となる。この状態でメモリ
セルが選択され、アクセストランジスタ１３ａおよび１
３ｂがＯＮすると、ビット線１６ａおよび１６ｂを通し
て、記憶ノード１５ａおよび１５ｂに大電流が流れるこ
とになる。このとき、メモリセルにパターン欠陥などに
よるアンバランスがあると、メモリセルのデータが反転
する。このようにして、低電圧におけるデータ保持状態
をテストすることによって、パターン欠陥によるアンバ
ランスが加速される。この結果、不良となる可能性のあ
るメモリセルを早期に見付出すことができるので、信頼
性の向上を図ることができる。
【００１０】また、高抵抗負荷１２ａおよび１２ｂは、
ポリシリコンなどで形成されているため、その抵抗値は
温度が下がるほど高く、温度が高くなるほど低くなる。
したがって、ファイナルテストにおける低温条件下にお
いては、高抵抗負荷から供給される電流が少なくなり、
記憶ノードの電圧が上がるためには上述の時間がさらに
長くなる。したがってホールドテストのテスト条件はさ
らに厳しいものとなる。
ポリシリコンなどで形成されているため、その抵抗値は
温度が下がるほど高く、温度が高くなるほど低くなる。
したがって、ファイナルテストにおける低温条件下にお
いては、高抵抗負荷から供給される電流が少なくなり、
記憶ノードの電圧が上がるためには上述の時間がさらに
長くなる。したがってホールドテストのテスト条件はさ
らに厳しいものとなる。
【００１１】
【発明が解決しようとする課題】しかしながら、低温条
件下におけるホールドテストは、ファイナルテストのみ
で行なわれ、プリＬＴウエハテストないしウエハテスト
では行われていないため、ＳＲＡＭの容量増大に伴って
ファイナルテストの時間が長大化するという問題があ
る。また、レーザリペアによって、救済できるチップで
あっても廃棄せざるを得ず、歩留りが低下するという問
題がある。
件下におけるホールドテストは、ファイナルテストのみ
で行なわれ、プリＬＴウエハテストないしウエハテスト
では行われていないため、ＳＲＡＭの容量増大に伴って
ファイナルテストの時間が長大化するという問題があ
る。また、レーザリペアによって、救済できるチップで
あっても廃棄せざるを得ず、歩留りが低下するという問
題がある。
【００１２】この問題を解消するには、プリＬＴウエハ
テストあるいはウエハテストの段階で、低温条件下にお
けるホールドテストを行なうことが考えられるが、低温
テスト工程を追加することになり、そのためのコストが
必要になるという問題がある。
テストあるいはウエハテストの段階で、低温条件下にお
けるホールドテストを行なうことが考えられるが、低温
テスト工程を追加することになり、そのためのコストが
必要になるという問題がある。
【００１３】それゆえに、この発明の目的は、上述の従
来技術の問題を解消し、生産性の向上を図ることができ
るとともに、ファイナルテスト時間の短縮かつテストコ
ストを低減することのできるＳＲＡＭおよびＳＲＡＭの
良・不良をテストする方法を提供することである。
来技術の問題を解消し、生産性の向上を図ることができ
るとともに、ファイナルテスト時間の短縮かつテストコ
ストを低減することのできるＳＲＡＭおよびＳＲＡＭの
良・不良をテストする方法を提供することである。
【００１４】
【課題を解決するための手段】前記目的を達成するため
のこの発明は、各々が１ビットのデータを記憶する複数
の記憶ノードをアレイ状に配置したメモリセルアレイ
と、前記メモリセルへの書込みおよび読出しを制御する
周辺回路とを備えるスタティック型半導体記憶装置であ
って、以下の特徴を有する。すなわち、各前記記憶ノー
ドに第１の電源電圧を供給するための第１の電源端子
と、前記周辺回路に前記第１の電源電圧と異なるレベル
の第２の電源電圧を供給するための第２の電源端子を含
む。
のこの発明は、各々が１ビットのデータを記憶する複数
の記憶ノードをアレイ状に配置したメモリセルアレイ
と、前記メモリセルへの書込みおよび読出しを制御する
周辺回路とを備えるスタティック型半導体記憶装置であ
って、以下の特徴を有する。すなわち、各前記記憶ノー
ドに第１の電源電圧を供給するための第１の電源端子
と、前記周辺回路に前記第１の電源電圧と異なるレベル
の第２の電源電圧を供給するための第２の電源端子を含
む。
【００１５】また、各々が１ビットのデータを記憶する
複数の記憶ノードをアレイ状に配置したメモリセルアレ
イと、前記メモリセルへの書込みおよび読出しを制御す
る周辺回路とを備えるスタティック型半導体記憶装置の
良・不良をテストする方法であって、以下の特徴を有す
る。すなわち、前記半導体記憶装置は各前記記憶ノード
に第１の電源電圧を供給するための第１の電源端子と、
前記周辺回路に前記第１の電源電圧と異なるレベルの第
２の電源電圧を供給するための第２の電源端子とを含
み、各前記記憶ノードにデータを書込んだ後に前記第１
の電源端子より前記記憶ノードに前記第１の電源電圧を
供給し、前記第１の電源電圧を供給した後に前記第２の
電源端子より周辺回路に前記第２の電源電圧を与えて、
前記スタティック型半導体記憶装置の記憶状態をテスト
する。
複数の記憶ノードをアレイ状に配置したメモリセルアレ
イと、前記メモリセルへの書込みおよび読出しを制御す
る周辺回路とを備えるスタティック型半導体記憶装置の
良・不良をテストする方法であって、以下の特徴を有す
る。すなわち、前記半導体記憶装置は各前記記憶ノード
に第１の電源電圧を供給するための第１の電源端子と、
前記周辺回路に前記第１の電源電圧と異なるレベルの第
２の電源電圧を供給するための第２の電源端子とを含
み、各前記記憶ノードにデータを書込んだ後に前記第１
の電源端子より前記記憶ノードに前記第１の電源電圧を
供給し、前記第１の電源電圧を供給した後に前記第２の
電源端子より周辺回路に前記第２の電源電圧を与えて、
前記スタティック型半導体記憶装置の記憶状態をテスト
する。
【００１６】
【作用】以上のこの発明では、電源端子が、記憶ノード
に第１の電源電圧を与えるための第１の電源端子と周辺
回路に第２の電源電圧を与えるための第２の電源端子と
に分離されているので、それぞれの端子に異なる電源電
圧を与えることができる。それにより、記憶ノードに与
える電源電圧を保持電圧（第１電源電圧）にしたまま
で、データの読出し制御を行なうことができる。その結
果、ファイナルテストの前段階（プリＬＴウエハテスト
あるいはウエハテスト）において、低温条件下における
ホールドテストと同等なテストを行なうことができる。
したがって、救済可能なチップを増やすことができるの
で、生産性を向上させることができ、救済不可能なチッ
プを廃棄するので、ファイナルなテストに要するテスト
時間を短縮することができる。
に第１の電源電圧を与えるための第１の電源端子と周辺
回路に第２の電源電圧を与えるための第２の電源端子と
に分離されているので、それぞれの端子に異なる電源電
圧を与えることができる。それにより、記憶ノードに与
える電源電圧を保持電圧（第１電源電圧）にしたまま
で、データの読出し制御を行なうことができる。その結
果、ファイナルテストの前段階（プリＬＴウエハテスト
あるいはウエハテスト）において、低温条件下における
ホールドテストと同等なテストを行なうことができる。
したがって、救済可能なチップを増やすことができるの
で、生産性を向上させることができ、救済不可能なチッ
プを廃棄するので、ファイナルなテストに要するテスト
時間を短縮することができる。
【００１７】
【実施例】図１は本発明に係るＳＲＡＭの一実施例を示
すブロック図であり、図２は、メモリセルとその周辺回
路を示す回路図である。
すブロック図であり、図２は、メモリセルとその周辺回
路を示す回路図である。
【００１８】図１を参照して、このＳＲＡＭが図６のＳ
ＲＡＭと異なるところは、１つの電源電圧端子に代え
て、第１および第２の電源電圧１および２を受けるため
の第１および第２の電源端子ＡおよびＢが設けられてい
ることである。その他の回路については、図６と同様で
あり、同一符号を付しその説明は適宜省略する。第１お
よび第２の電源端子ＡおよびＢは、アッセンブリ段階で
接続される。第１の電源端子Ａは、ウエハテストあるい
はプリＬＴウエハテストにおいて、外部から第１の電源
電圧１を受け、これを記憶状態制御回路５２およびメモ
リセルＭＣの周辺回路（図示しない）に与える。第２の
電源端子Ｂは、ウエハテストあるいはプリＬＴウエハテ
ストにおいて、外部から第２の電源電圧２を受け、メモ
リセルＭＣの記憶ノードに与える。
ＲＡＭと異なるところは、１つの電源電圧端子に代え
て、第１および第２の電源電圧１および２を受けるため
の第１および第２の電源端子ＡおよびＢが設けられてい
ることである。その他の回路については、図６と同様で
あり、同一符号を付しその説明は適宜省略する。第１お
よび第２の電源端子ＡおよびＢは、アッセンブリ段階で
接続される。第１の電源端子Ａは、ウエハテストあるい
はプリＬＴウエハテストにおいて、外部から第１の電源
電圧１を受け、これを記憶状態制御回路５２およびメモ
リセルＭＣの周辺回路（図示しない）に与える。第２の
電源端子Ｂは、ウエハテストあるいはプリＬＴウエハテ
ストにおいて、外部から第２の電源電圧２を受け、メモ
リセルＭＣの記憶ノードに与える。
【００１９】図２を参照して、このメモリセルは、図７
のメモリセルと異なり、第２の電源端子Ｂに記憶ノード
１５ａおよび１５ｂが接続され、かつ各ビット線負荷１
６ａおよび１６ｂが第１の電源端子Ａに接続される。
のメモリセルと異なり、第２の電源端子Ｂに記憶ノード
１５ａおよび１５ｂが接続され、かつ各ビット線負荷１
６ａおよび１６ｂが第１の電源端子Ａに接続される。
【００２０】図３は、図１および図２に示したＳＲＡＭ
のテスト方法を説明するための電源電圧波形図である。
まず書込時には、第１および第２の電源電圧端子Ａおよ
びＢに通常動作時の電源電圧Ｖｃｃが与えられる。記憶
状態制御回路５２は、外部からのアドレス信号に従って
メモリセルＭＣのワード線ＷＬを順次選択し、アクセス
トランジスタ１３ａおよび１３ｂをＯＮする。ビット線
ＢＬ，／ＢＬは強制的にローレベルまたはハイレベルに
される。それにより記憶ノード１５ａおよび１５ｂのデ
ータが書換えられる（図３のライト）。その後、第１お
よび第２の電源電圧１および２はデータ保持電圧まで下
げられる（図３のホールド）。このとき、メモリセルＭ
Ｃの記憶ノードはデータ保持電圧まで下がる。ここまで
は従来例の説明と同様である。保持状態から一定時間後
に電源電圧１のみを立上げる。それにより各メモリセル
に最も厳しい条件を課すことができる（図３のディスタ
ーブ）。この厳しい条件を課した後に、電源電圧２を通
常動作時の電圧Ｖｃｃに立上げる。それにより、各メモ
リセルの記憶ノード１５ａおよび１５ｂにおける電圧の
立上がりを図９に示した特性と等価にすることができ、
低温テストと等価な条件を課すことができる。なお、こ
のとき記憶状態制御回路５２には、通常動作時における
電源電圧Ｖｃｃとともに読出制御信号、アドレス信号な
どが与えられており、順次にワード線を選択する。応答
してメモリセルＭＣのアクセストランジスタ１３ａおよ
び１３ｂがＯＮし、記憶ノード１５ａおよび１５ｂから
保持された論理状態がビット線ＢＬ，／ＢＬに伝達され
る。このビット線ＢＬ，／ＢＬに伝達された論理状態
（すなわち記憶データ）が反転したか否かをチェックす
ることにより、メモリセルＭＣの良・不良を判定するこ
とができる。
のテスト方法を説明するための電源電圧波形図である。
まず書込時には、第１および第２の電源電圧端子Ａおよ
びＢに通常動作時の電源電圧Ｖｃｃが与えられる。記憶
状態制御回路５２は、外部からのアドレス信号に従って
メモリセルＭＣのワード線ＷＬを順次選択し、アクセス
トランジスタ１３ａおよび１３ｂをＯＮする。ビット線
ＢＬ，／ＢＬは強制的にローレベルまたはハイレベルに
される。それにより記憶ノード１５ａおよび１５ｂのデ
ータが書換えられる（図３のライト）。その後、第１お
よび第２の電源電圧１および２はデータ保持電圧まで下
げられる（図３のホールド）。このとき、メモリセルＭ
Ｃの記憶ノードはデータ保持電圧まで下がる。ここまで
は従来例の説明と同様である。保持状態から一定時間後
に電源電圧１のみを立上げる。それにより各メモリセル
に最も厳しい条件を課すことができる（図３のディスタ
ーブ）。この厳しい条件を課した後に、電源電圧２を通
常動作時の電圧Ｖｃｃに立上げる。それにより、各メモ
リセルの記憶ノード１５ａおよび１５ｂにおける電圧の
立上がりを図９に示した特性と等価にすることができ、
低温テストと等価な条件を課すことができる。なお、こ
のとき記憶状態制御回路５２には、通常動作時における
電源電圧Ｖｃｃとともに読出制御信号、アドレス信号な
どが与えられており、順次にワード線を選択する。応答
してメモリセルＭＣのアクセストランジスタ１３ａおよ
び１３ｂがＯＮし、記憶ノード１５ａおよび１５ｂから
保持された論理状態がビット線ＢＬ，／ＢＬに伝達され
る。このビット線ＢＬ，／ＢＬに伝達された論理状態
（すなわち記憶データ）が反転したか否かをチェックす
ることにより、メモリセルＭＣの良・不良を判定するこ
とができる。
【００２１】メモリセルに不良がある場合には、レーザ
リペア工程において、冗長ビット線を置換えることによ
ってリペアされる。それにより、不良品を少なくするこ
とができ、歩留りが向上し生産性が向上する。一方、レ
ーザリペアが不可能な不良品の場合は、そのチップを廃
棄することにより、ファイナルテスト前に不良品を除く
ことができ、ファイナルテストに要する時間を短縮する
ことができる。
リペア工程において、冗長ビット線を置換えることによ
ってリペアされる。それにより、不良品を少なくするこ
とができ、歩留りが向上し生産性が向上する。一方、レ
ーザリペアが不可能な不良品の場合は、そのチップを廃
棄することにより、ファイナルテスト前に不良品を除く
ことができ、ファイナルテストに要する時間を短縮する
ことができる。
【００２２】図４は、他の実施例を示す電圧波形図であ
る。図４に示す電圧波形図と図３の電圧波形図とが異な
るところは、図３においては、ディスターブ時のみ電源
電圧２を低電圧にしているが、図４の実施例では、リー
ド時をも低電圧にしている。それにより、図３の実施例
よりさらに厳しい条件をメモリセルＭＣに課すことがで
き、メモリセルの不良検出を加速することができる。
る。図４に示す電圧波形図と図３の電圧波形図とが異な
るところは、図３においては、ディスターブ時のみ電源
電圧２を低電圧にしているが、図４の実施例では、リー
ド時をも低電圧にしている。それにより、図３の実施例
よりさらに厳しい条件をメモリセルＭＣに課すことがで
き、メモリセルの不良検出を加速することができる。
【００２３】
【発明の効果】以上のように、この発明によれば記憶ノ
ードに与える電圧を保持電圧にしたままで、データの読
出制御を行なうことができるので、ファイナルテストの
前段階であるウエハテストあるいはプリＬＴウエハテス
トにおいて、低温条件下におけるホールドテストと等価
なテストを行なうことができる。この結果、救済可能な
チップを増加させることができるので、生産性を向上さ
せることができるとともに、ファイナルテスト前に廃棄
すべきチップを発見できるので、ファイナルテストに要
する時間を短縮できるという効果が得られる。
ードに与える電圧を保持電圧にしたままで、データの読
出制御を行なうことができるので、ファイナルテストの
前段階であるウエハテストあるいはプリＬＴウエハテス
トにおいて、低温条件下におけるホールドテストと等価
なテストを行なうことができる。この結果、救済可能な
チップを増加させることができるので、生産性を向上さ
せることができるとともに、ファイナルテスト前に廃棄
すべきチップを発見できるので、ファイナルテストに要
する時間を短縮できるという効果が得られる。
【図１】この発明の一実施例を示すＳＲＡＭのブロック
図である。
図である。
【図２】図１のメモリセルおよびその周辺の回路図であ
る。
る。
【図３】メモリセルホールドテストを説明するためのタ
イミング図である。
イミング図である。
【図４】この発明のもう１つの実施例を示すタイミング
図である。
図である。
【図５】ＳＲＡＭの製造およびテストプロセスの概略を
示すフローチャートである。
示すフローチャートである。
【図６】従来のＳＲＡＭの概略ブロック図である。
【図７】図６のメモリセルおよびその周辺を示す回路図
である。
である。
【図８】従来のホールドテストにおける電圧波形図であ
る。
る。
【図９】電源電圧変化および記憶ノードの電圧変化を示
す波形図である。
す波形図である。
１ 第１の電源電圧 ２ 第２の電源電圧 １５ａ，１５ｂ 記憶ノード １６ａ，１６ｂ ビット線負荷 Ａ 第１の電源電圧端子 Ｂ 第２の電源電圧端子 ＭＣ メモリセル ＷＬ ワード線 ＢＬ，／ＢＬ ビット線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図８は、ＳＲＡＭのホールドテストを行な
うための電源電圧の波形図である。図６ないし図８を参
照して、ホールドテスト時の動作を説明する。まずデー
タの書込時には、通常動作時の電源電圧Ｖｃｃをメモリ
セルＭＣおよびビット線負荷抵抗１６ａおよび１６ｂな
どの周辺回路に与え、かつ書込制御信号、アドレス信号
を記憶状態制御回路５２に与える（図８のライト）。ア
ドレス信号に従って、メモリセルＭＣのワード線ＷＬが
順次選択されてアクセストランジスタ１３ａおよび１３
ｂがＯＮし、ビット線ＢＬ，／ＢＬを強制的にローレベ
ルまたはハイレベルにする。それにより、記憶ノード１
５ａおよび１５ｂのデータが書換えられる。その後、デ
ータ保持状態（すべてのワード線が非選択となる状態）
として、電源電圧Ｖｃｃをデータ保持電圧にまで下げる
（図８のホールド状態）。このときメモリセルの記憶ノ
ードは、データ保持電圧まで下がる。この状態で所定の
時間をおいた後、再び電源電圧を通常動作時まで上げ
て、全メモリセルの内容を読み、電源電圧を下げたとき
に（データ保持状態）メモリセルの内容が変わっていな
いかどうかをチェックする（図８のリード）。このと
き、メモリセルの記憶ノード１５ａおよび１５ｂは高抵
抗負荷１２ａおよび１２ｂを通して電圧が与えられる。
高抵抗負荷１２ａおよび１２ｂは、数十Ω以上にされて
いるため、図９に示すようにメモリセルの記憶ノードは
周辺の電源電圧Ｖｃｃと同レベルになるには、数十ｍ秒
以下の比較的長い時間が必要となる。この状態でメモリ
セルが選択され、アクセストランジスタ１３ａおよび１
３ｂがＯＮすると、ビット線１６ａおよび１６ｂを通し
て、記憶ノード１５ａおよび１５ｂに大電流が流れるこ
とになる。このとき、メモリセルにパターン欠陥などに
よるアンバランスがあると、メモリセルのデータが反転
する。このようにして、低電圧におけるデータ保持状態
をテストすることによって、パターン欠陥によるアンバ
ランスが加速される。この結果、不良となる可能性のあ
るメモリセルを早期に見付出すことができるので、信頼
性の向上を図ることができる。
うための電源電圧の波形図である。図６ないし図８を参
照して、ホールドテスト時の動作を説明する。まずデー
タの書込時には、通常動作時の電源電圧Ｖｃｃをメモリ
セルＭＣおよびビット線負荷抵抗１６ａおよび１６ｂな
どの周辺回路に与え、かつ書込制御信号、アドレス信号
を記憶状態制御回路５２に与える（図８のライト）。ア
ドレス信号に従って、メモリセルＭＣのワード線ＷＬが
順次選択されてアクセストランジスタ１３ａおよび１３
ｂがＯＮし、ビット線ＢＬ，／ＢＬを強制的にローレベ
ルまたはハイレベルにする。それにより、記憶ノード１
５ａおよび１５ｂのデータが書換えられる。その後、デ
ータ保持状態（すべてのワード線が非選択となる状態）
として、電源電圧Ｖｃｃをデータ保持電圧にまで下げる
（図８のホールド状態）。このときメモリセルの記憶ノ
ードは、データ保持電圧まで下がる。この状態で所定の
時間をおいた後、再び電源電圧を通常動作時まで上げ
て、全メモリセルの内容を読み、電源電圧を下げたとき
に（データ保持状態）メモリセルの内容が変わっていな
いかどうかをチェックする（図８のリード）。このと
き、メモリセルの記憶ノード１５ａおよび１５ｂは高抵
抗負荷１２ａおよび１２ｂを通して電圧が与えられる。
高抵抗負荷１２ａおよび１２ｂは、数十Ω以上にされて
いるため、図９に示すようにメモリセルの記憶ノードは
周辺の電源電圧Ｖｃｃと同レベルになるには、数十ｍ秒
以下の比較的長い時間が必要となる。この状態でメモリ
セルが選択され、アクセストランジスタ１３ａおよび１
３ｂがＯＮすると、ビット線１６ａおよび１６ｂを通し
て、記憶ノード１５ａおよび１５ｂに大電流が流れるこ
とになる。このとき、メモリセルにパターン欠陥などに
よるアンバランスがあると、メモリセルのデータが反転
する。このようにして、低電圧におけるデータ保持状態
をテストすることによって、パターン欠陥によるアンバ
ランスが加速される。この結果、不良となる可能性のあ
るメモリセルを早期に見付出すことができるので、信頼
性の向上を図ることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、各々が１ビットのデータを記憶する
複数の記憶ノードをアレイ状に配置したメモリセルアレ
イと、前記メモリセルへの書込みおよび読出しを制御す
る周辺回路とを備えるスタティック型半導体記憶装置の
良・不良をテストする方法であって、以下の特徴を有す
る。すなわち、前記半導体記憶装置は各前記記憶ノード
に第１の電源電圧を供給するための第１の電源端子と、
前記周辺回路に第２の電源電圧を供給するための第２の
電源端子とを含み、前記第１の電源端子より前記記憶ノ
ードに前記第１の電源電圧を供給するとともに前記第２
の電源端子より周辺回路に前記第２の電源電圧を与え
て、各前記記憶ノードにデータを書込んだ後に前記第１
および第２の電源電圧を異なる電圧にして第１および第
２の電源端子に供給することにより、前記スタティック
型半導体記憶装置の記憶状態をテストする。
複数の記憶ノードをアレイ状に配置したメモリセルアレ
イと、前記メモリセルへの書込みおよび読出しを制御す
る周辺回路とを備えるスタティック型半導体記憶装置の
良・不良をテストする方法であって、以下の特徴を有す
る。すなわち、前記半導体記憶装置は各前記記憶ノード
に第１の電源電圧を供給するための第１の電源端子と、
前記周辺回路に第２の電源電圧を供給するための第２の
電源端子とを含み、前記第１の電源端子より前記記憶ノ
ードに前記第１の電源電圧を供給するとともに前記第２
の電源端子より周辺回路に前記第２の電源電圧を与え
て、各前記記憶ノードにデータを書込んだ後に前記第１
および第２の電源電圧を異なる電圧にして第１および第
２の電源端子に供給することにより、前記スタティック
型半導体記憶装置の記憶状態をテストする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図１を参照して、このＳＲＡＭが図６のＳ
ＲＡＭと異なるところは、１つの電源電圧端子に代え
て、電源電圧１および２を受けるための電源端子Ａおよ
びＢが設けられていることである。その他の回路につい
ては、図６と同様であり、同一符号を付しその説明は適
宜省略する。電源端子ＡおよびＢは、アッセンブリ段階
で接続される。電源端子Ａは、ウエハテストあるいはプ
リＬＴウエハテストにおいて、外部から電源電圧１を受
け、これを記憶状態制御回路５２およびメモリセルＭＣ
の周辺回路（図示しない）に与える。電源端子Ｂは、ウ
エハテストあるいはプリＬＴウエハテストにおいて、外
部から電源電圧２を受け、メモリセルＭＣの記憶ノード
に与える。動作において、電源電圧１および２を供給す
ることにより、メモリセルＭＣにデータを書込む。デー
タの書込後に、電源電圧１および２を変化させるととも
に、電源電圧１と２との電圧を異ならせることにより、
メモリセルＭＣのテストを行なう。
ＲＡＭと異なるところは、１つの電源電圧端子に代え
て、電源電圧１および２を受けるための電源端子Ａおよ
びＢが設けられていることである。その他の回路につい
ては、図６と同様であり、同一符号を付しその説明は適
宜省略する。電源端子ＡおよびＢは、アッセンブリ段階
で接続される。電源端子Ａは、ウエハテストあるいはプ
リＬＴウエハテストにおいて、外部から電源電圧１を受
け、これを記憶状態制御回路５２およびメモリセルＭＣ
の周辺回路（図示しない）に与える。電源端子Ｂは、ウ
エハテストあるいはプリＬＴウエハテストにおいて、外
部から電源電圧２を受け、メモリセルＭＣの記憶ノード
に与える。動作において、電源電圧１および２を供給す
ることにより、メモリセルＭＣにデータを書込む。デー
タの書込後に、電源電圧１および２を変化させるととも
に、電源電圧１と２との電圧を異ならせることにより、
メモリセルＭＣのテストを行なう。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】図２を参照して、このメモリセルは、図７
のメモリセルと異なり、電源端子Ｂに記憶ノード１５ａ
および１５ｂが接続され、かつ各ビット線負荷１６ａお
よび１６ｂが電源端子Ａに接続される。
のメモリセルと異なり、電源端子Ｂに記憶ノード１５ａ
および１５ｂが接続され、かつ各ビット線負荷１６ａお
よび１６ｂが電源端子Ａに接続される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】図３は、図１および図２に示したＳＲＡＭ
のテスト方法を説明するための電源電圧波形図である。
まず書込時には、電源電圧端子ＡおよびＢに通常動作時
の電源電圧Ｖｃｃが与えられる。記憶状態制御回路５２
は、外部からのアドレス信号に従ってメモリセルＭＣの
ワード線ＷＬを順次選択し、アクセストランジスタ１３
ａおよび１３ｂをＯＮする。ビット線ＢＬ，／ＢＬは強
制的にローレベルまたはハイレベルにされる。それによ
り記憶ノード１５ａおよび１５ｂのデータが書換えられ
る（図３のライト）。その後、電源電圧１および２はデ
ータ保持電圧まで下げられる（図３のホールド）。この
とき、メモリセルＭＣの記憶ノードはデータ保持電圧ま
で下がる。ここまでは従来例の説明と同様である。保持
状態から一定時間後に電源電圧１のみを立上げる。それ
により各メモリセルに最も厳しい条件を課すことができ
る（図３のディスターブ）。この厳しい条件を課した後
に、電源電圧２を通常動作時の電圧Ｖｃｃに立上げる。
それにより、各メモリセルの記憶ノード１５ａおよび１
５ｂにおける電圧の立上がりを図９に示した特性と等価
にすることができ、低温テストと等価な条件を課すこと
ができる。なお、このとき記憶状態制御回路５２には、
通常動作時における電源電圧Ｖｃｃとともに読出制御信
号、アドレス信号などが与えられており、順次にワード
線を選択する。応答してメモリセルＭＣのアクセストラ
ンジスタ１３ａおよび１３ｂがＯＮし、記憶ノード１５
ａおよび１５ｂから保持された論理状態がビット線Ｂ
Ｌ，／ＢＬに伝達される。このビット線ＢＬ，／ＢＬに
伝達された論理状態（すなわち記憶データ）が反転した
か否かをチェックすることにより、メモリセルＭＣの良
・不良を判定することができる。
のテスト方法を説明するための電源電圧波形図である。
まず書込時には、電源電圧端子ＡおよびＢに通常動作時
の電源電圧Ｖｃｃが与えられる。記憶状態制御回路５２
は、外部からのアドレス信号に従ってメモリセルＭＣの
ワード線ＷＬを順次選択し、アクセストランジスタ１３
ａおよび１３ｂをＯＮする。ビット線ＢＬ，／ＢＬは強
制的にローレベルまたはハイレベルにされる。それによ
り記憶ノード１５ａおよび１５ｂのデータが書換えられ
る（図３のライト）。その後、電源電圧１および２はデ
ータ保持電圧まで下げられる（図３のホールド）。この
とき、メモリセルＭＣの記憶ノードはデータ保持電圧ま
で下がる。ここまでは従来例の説明と同様である。保持
状態から一定時間後に電源電圧１のみを立上げる。それ
により各メモリセルに最も厳しい条件を課すことができ
る（図３のディスターブ）。この厳しい条件を課した後
に、電源電圧２を通常動作時の電圧Ｖｃｃに立上げる。
それにより、各メモリセルの記憶ノード１５ａおよび１
５ｂにおける電圧の立上がりを図９に示した特性と等価
にすることができ、低温テストと等価な条件を課すこと
ができる。なお、このとき記憶状態制御回路５２には、
通常動作時における電源電圧Ｖｃｃとともに読出制御信
号、アドレス信号などが与えられており、順次にワード
線を選択する。応答してメモリセルＭＣのアクセストラ
ンジスタ１３ａおよび１３ｂがＯＮし、記憶ノード１５
ａおよび１５ｂから保持された論理状態がビット線Ｂ
Ｌ，／ＢＬに伝達される。このビット線ＢＬ，／ＢＬに
伝達された論理状態（すなわち記憶データ）が反転した
か否かをチェックすることにより、メモリセルＭＣの良
・不良を判定することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 電源電圧 ２ 電源電圧 １５ａ，１５ｂ 記憶ノード １６ａ，１６ｂ ビット線負荷 Ａ 電源電圧端子 Ｂ 電源電圧端子 ＭＣ メモリセル ＷＬ ワード線 ＢＬ，／ＢＬ ビット線
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (2)
- 【請求項１】 各々が１ビットのデータを記憶する複数
の記憶ノードをアレイ状に配置したメモリセルアレイ
と、前記メモリセルへの書込みおよび読出しを制御する
周辺回路とを備えるスタティック型半導体記憶装置であ
って、 各前記記憶ノードに第１の電源電圧を供給するための第
１の電源端子と、 前記周辺回路に前記第１の電源電圧と異なるレベルの第
２の電源電圧を供給するための第２の電源端子を含むこ
とを特徴とするスタティック型半導体記憶装置。 - 【請求項２】 各々が１ビットのデータを記憶する複数
の記憶ノードをアレイ状に配置したメモリセルアレイ
と、前記メモリセルへの書込みおよび読出しを制御する
周辺回路とを備えるスタティック型半導体記憶装置の良
・不良をテストする方法であって、 前記半導体記憶装置は各前記記憶ノードに第１の電源電
圧を供給するための第１の電源端子と、前記周辺回路に
前記第１の電源電圧と異なるレベルの第２の電源電圧を
供給するための第２の電源端子とを含み、 各前記記憶ノードにデータを書込んだ後に前記第１の電
源端子より前記記憶ノードに前記第１の電源電圧を供給
し、 前記第１の電源電圧を供給した後に前記第２の電源端子
より周辺回路に前記第２の電源電圧を与えて、前記スタ
ティック型半導体記憶装置の記憶状態をテストするスタ
ティック型半導体記憶装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247379A JPH05101696A (ja) | 1991-09-26 | 1991-09-26 | スタテイツク型半導体記憶装置およびこの半導体記憶装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247379A JPH05101696A (ja) | 1991-09-26 | 1991-09-26 | スタテイツク型半導体記憶装置およびこの半導体記憶装置のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101696A true JPH05101696A (ja) | 1993-04-23 |
Family
ID=17162555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3247379A Withdrawn JPH05101696A (ja) | 1991-09-26 | 1991-09-26 | スタテイツク型半導体記憶装置およびこの半導体記憶装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535441B2 (en) | 2001-01-23 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device capable of accurately detecting failure in standby mode |
| KR100454118B1 (ko) * | 2001-10-23 | 2004-10-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 테스트 방법 |
-
1991
- 1991-09-26 JP JP3247379A patent/JPH05101696A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535441B2 (en) | 2001-01-23 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device capable of accurately detecting failure in standby mode |
| KR100454118B1 (ko) * | 2001-10-23 | 2004-10-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 테스트 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |