JP3970406B2 - Cmos sram装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、具体的にはCMOSセルを持つSRAM装置に関するものである。
【0002】
【従来の技術】
半導体メモリ装置のウェハバーンインは、半導体メモリ装置の信頼性を高めるために、半導体メモリ装置をパッケージ組立て以前のウェハ状態でバーンインする方法で、良く知られているパッケージバーンインと同一の効果を得ることができる。このウェハバーンインは、組立て前のウェハー状態で良品/不良品チップを区分できるので、生産効率を高めることができるし、パッケージ組立て前に欠陥が発生したセルあるいは弱いセルを選別して、パッケージ工程を遂行することができるので、組立て原価を節減することができる。それだけではなく、最近需要が増加しているKGB(Known Good Die:完全に組立てたパッケージ状態で製品を販売するのではなく、ウェハ状態で製品を販売し、ユーザが自分の思う通りに組立てること)では、ウェハバーンイン試験が必要不可欠であるとも言える。
【0003】
また、ウェハバーンインにおいては、一回に幾つかのワードラインを選択して幾つかのメモリセルに同時にセルデータを書込むことができるので、製品の信頼性試験時間を減らすことができる。このような利点から最近ウェハバーンイン試験を実施する製品が増加しているが、既存のウェハバーンイン試験は同時に幾つかのワードラインを活性化させ、ビットライン上のトランジジスタをオン、オフする方法を使用した。
【0004】
ウェハバーンイン方式は一回に幾つかのワードラインを活性化させ、幾つかのメモリセルに論理‘1’あるいは論理‘0’のセルデータを同時に書込み、この書込まれたセルデータを読出すものであるから、チップに加わる動作上のストレスを減らすことができ、バーンイン効果はよい。しかし、一回に幾つかのメモリセルに同時にセルデータを書込み、これを読出すには通常の動作以上の電力を消耗するようになる。従って、メモリセルに供給される電源電圧とビットラインを通じて供給される電力だけでは、メモリセルにセルデータを書込み、これを読出す動作が正確に遂行されなくなる。
【0005】
図3は、従来技術によるCMOS SRAM装置を示す回路図である。この図3を参照すると、従来のSRAM装置のセルアレイ100は、ロー方向に伸長する複数のワードラインWLj(ここで、j=1〜n)と、カラム方向に伸長する複数の第1及び第2ビットラインBLi、/BLi(ここで、i=1〜m)と、各第1及び第2ビットラインBLi、/BLiの間にn個配列され、ロー方向にm組設けられるメモリセルMCとで構成される。そして、このセルアレイ100の各第1及び第2ビットラインBLi、/BLiに対応して各ビットラインロード200_iが設けられる。この各ビットラインロード200_iは、各第1及び第2ビットラインBLi、/BLiと、入力電圧Vccが印加される入力端子1との間に接続される。さらに、各メモリセルにセルデータを書込んだり、書込まれたデータを読出したりする時、選択されたメモリセルに電源電圧を印加するための入力端子1が各メモリセルMCに共通に接続されている。
【0006】
ここで、各ビットラインロード200_iは、第1及び第2プリチャージトランジスタT1,T2からなる。第1プリチャージトランジスタT1は、入力端子1と各第1ビットラインBLi間に接続され、ウェハバーンイン時、論理‘ロー’レベルの制御信号PBL1が印加されると活性化され、各第1ビットラインBLiに所定量の電流を供給する。第2プリチャージトランジスタT2は、入力端子1と各第2ビットライン/BLi間に接続され、ウェハバーンイン時、論理‘ロー’レベルの制御信号PBL2が印加されると活性化され、各第2ビットライン/BLiに所定量の電流を供給する。第1及び第2プリチャージトランジスタT1,T2は、エンハンスメント型PチャンネルMOSトランジスタで構成されている。
【0007】
図4は、セルアレイ100の各メモリセルMCの詳細回路を示す。このメモリセルMCは、電源電圧Vccが供給される入力端子1と接地端子2間に直列接続され、ゲートが共通接続されたPMOSトランジスタT5及びNMOSトランジスタT3と、同様に入力端子1と接地端子2間に直列接続され、ゲートが共通接続されたPMOSトランジスタT6及びNMOSトランジスタT4と、トランジスタT5とT3の接続点であるセルノードAと第1ビットラインBLi間に接続され、ゲートがワードラインWLjに接続されたNMOSトランジスタT7と、トランジスタT6とT4の接続点であるセルノードBと第2ビットライン/BLi間に接続され、ゲートがワードラインWLjに接続されたNMOSトランジスタT8とで構成され、セルノードAはトランジスタT6とT4のゲートに、セルノードBはトランジスタT5とT3のゲートに接続される。
【0008】
ウェハバーンイン動作は図示しないバッファデコーディングにより適当な数のワードラインを選択し、選択されたワードラインに接続されたメモリセルに論理‘1’あるいは論理‘0’のセルデータを反復的に書込み、読出して各メモリセルにストレスを加えるようにする。まず、ウェハバーンイン試験のために適当な数のワードラインを活性化させる。以後、選択されたワードラインに接続されたメモリセルにセルデータを書込むが、いまセルデータが論理‘1’だとすると、各ビットラインロード200_iの第1プリチャージトランジスタ(PMOSトランジスタ)T1のゲート端子に論理‘ロー’レベルの制御信号PBL1を印加して、各第1プリチャージトランジスタT1を活性化させる。これにより、各第1プリチャージトランジスタT1を通じて入力端子1から第1ビットラインBLiに所定の電流が供給される。
【0009】
この時、第2プリチャージトランジスタ(PMOSトランジスタ)T2のゲート端子に論理‘ハイ’レベルの制御信号PBL2が印加され、第2プリチャージトランジスタT2が非活性化される。これにより、入力端子1と第2ビットライン/BLi間の電流パスが遮断される。このような動作により、各メモリセルのノードAは論理‘ハイ’レベルになり、ノードBは論理‘ロー’レベルになり、選択されたメモリセルに論理‘1’のセルデータが書込まれる。一方、選択されたメモリセルに論理‘0’のセルデータを書込む場合は、論理‘1’のセルデータを書込む場合と反対の動作とすればよい。
【0010】
【発明が解決しようとする課題】
ところで、SRAM装置においては、パッケージ後の完成状態でのチップ動作を考えて第1及び第2プリチャージトランジスタT1,T2の駆動能力を設定しなければならないので、この第1及び第2プリチャージトランジスタT1,T2のサイズをやたら大きく作ることはできない。ウェハバーンイン動作時、一回に数多くのワードラインが選択され、数多くのメモリセルが動作するようになるので、メモリセルに流れる電流が非常に大きくなる。一方、チップのノーマル動作時には一つのワードラインだけを選択するようになり、第1及び第2プリチャージトランジスタT1,T2だけでも選択されたメモリセルに充分な電流を供給できる。しかし、ウェハバーンイン動作時には、数多くのメモリセルが動作するため、第1及び第2プリチャージトランジスタT1,T2だけでは充分な電流を供給できない。これがため、ウェハバーンイン動作時に電流不足によりウェハバーンイン動作ができない問題点が生じた。
【0011】
また、CMOSセル構造を持つSRAM装置のようにセルデータをラッチにより保存するメモリセルは、一回貯蔵されたセルデータを第1及び第2プリチャージトランジスタT1,T2を通じて供給される電流だけで変えることが容易でない。例えば、ウェハバーンイン動作を遂行する以前の初期状態でノードAは論理‘ロー’レベル、ノードBは論理‘ハイ’レベルに設定されていると仮定する。この状態からウェハバーンインをすることとし、数多くのワードラインが選択され、選択されたメモリセルに論理‘1’のセルデータを書込もうとする場合、第1プリチャージトランジスタT1を活性化させ、第2プリチャージトランジスタT2を非活性化させ、第1ビットラインBLiに所定の電流を供給するようになる。
【0012】
この時、選択されたワードラインにゲート端子が接続されたNMOSトランジスタT7,T8はターンオンされている。しかも、ノードBの初期状態によりNMOSトランジスタT3がターンオンされている。したがって、第1プリチャージトランジスタT1を通じて供給されるオン電流がNMOSトランジスタT7(伝達トランジスタ)とNMOSトランジスタT3(第1貯蔵トランジスタ)を通じて接地端子2に擦り抜けるようになる。その結果、セルノードAは初期状態と同一の論理‘ロー’レベルに、セルノードBは初期状態と同一の論理‘ハイ’レベルに続いて保持される。結局、選択されたメモリセルに論理‘1’のセルデータを書込もうとしても、初期状態の論理‘0’が続いて保持され、セルデータが変わらない問題点が発生する。
【0013】
従って、本発明は上述した問題点を解決するために提案されたものであり、その目的は、ウェハバーンイン試験動作を遂行する時、選択されたメモリセルにバーンイン試験が遂行されるほどに十分な電力を供給してウェハバーンインの失敗を防止することができ、しかもセルデータを正確に書き替えることができるCMOS SRAM装置を提供することにある。
【0014】
【課題を解決するための手段】
上記課題を解決し上記目的を達成するために本発明は、ロー方向に伸長する複数のワードラインと、カラム方向に伸長する複数の第1及び第2ビットラインと、この各第1及び第2ビットライン間にn個配列されて、前記ワードライン方向にm組設けられる複数のメモリセルとからなるセルアレイと、ロー方向およびカラム方法に配列された前記メモリセルに各々接続され、ウェハバーンイン時、各メモリセルに所定の電流を伝達する第1電源供給ライン及び第2電源供給ラインと、ウェハバーンイン時、選択された前記各メモリセルに論理‘1’のセルデータを書込むために第1電圧レベルの第1制御信号と第2電圧レベルの第2制御信号が印加されると、選択された各メモリセルに前記第1電源供給ラインを通じて所定の電流を供給するとともに、前記第2電源供給ラインを通じて供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘0’のセルデータを書込むために第2電圧レベルの第1制御信号と第1電圧レベルの第2制御信号が印加されると、選択された各メモリセルに前記第2電源供給ラインを通じて所定の電流を供給するとともに、前記第1電源供給ラインを通じて供給される所定の電流を遮断するスイッチング回路とを具備することを特徴とするCMOS SRAM装置とする。
【0015】
このCMOS SRAM装置において、前記第1及び第2制御信号は、通常動作時は、同一の位相を持つ信号である。
【0016】
また、前記スイッチング回路は、入力電圧が印加される入力端子と、この入力端子と前記第1電源供給ライン間に接続され、第1電圧レベルの前記第1制御信号が印加されると活性化される第1スイッチングトランジスタと、前記入力端子と前記第2電源供給ライン間に接続され、第1電圧レベルの第2制御信号が印加されると活性化される第2スイッチングトランジスタとから構成されるようにすることができる。その際、前記第1及び第2スイッチングトランジスタは、エンハンスメント型PチャンネルMOSトランジスタで構成することができる。
【0017】
さらに、上記CMOS SRAM装置は、ウェハバーンイン時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘1’のセルデータを書込むために第1電圧レベルの第1制御信号と第2電圧レベルの第2制御信号が印加されると、各第1ビットラインに所定の電流を供給するとともに、各第2ビットラインに供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘0’のセルデータを書込むために第2電圧レベルの前記第1制御信号と第1電圧レベルの前記第2制御信号が印加されると、各第2ビットラインに所定の電流を供給するとともに、前記各第1ビットラインに供給される所定の電流を遮断する複数のロード手段を更に含むことができる。
【0018】
この各ロード手段は、入力電圧が印加される入力端子と前記各第1ビットライン間に接続され、第1電圧レベルの第1制御信号が印加されると活性化される第1プリチャージトランジスタと、前記入力端子と各第2ビットライン間に接続され、第1電圧レベルの第2制御信号が印加されると活性化される第2プリチャージトランジスタとから構成されるようにすることができる。その際、前記第1及び第2プリチャージトランジスタは、エンハンスメント型PチャンネルMOSトランジスタで構成することができる。
【0019】
このようなCMOS SRAM装置によれば、バーンイン試験動作を遂行する時、バーンイン試験が遂行されるように十分な電力を選択されたメモリセルに供給することができるとともに、セルデータを変えられるような十分な電流を供給することができセルデータを正確に書き替えることができる。
【0020】
【発明の実施の形態】
以下本発明の実施の形態を図1および図2を参照して詳細に説明する。その際、図1および図2において、図3および図4と同一の機能を持つ構成要素に対しては図3および図4と同一の参照番号を付す。
【0021】
図1を参照すると、本発明の実施の形態に係る新規なCMOS SRAM装置は、セルアレイ100の各メモリセルMCの必要な部分だけにバーンイン時、必要な電源電圧(入力電圧)Vccを供給できるように、独立した2本の電源供給ラインPSL1,PSL2とスイッチング回路300とを備える。これにより、ウェハバーンイン時、電流不足によるバーンイン動作失敗を防止するとともに、セルデータを変えられるように十分な電流を供給することができセルデータを正確に書き替えることができる。すなわち、選択された各メモリセルに論理‘1’のセルデータを書込む場合、外部から論理‘ロー’レベルの制御信号PBL1を印加し、ビットラインロード200_i(ここで、i=1〜m)のPMOSトランジスタT1とスイッチング回路300のPMOSトランジスタT9を活性化させる。これと同時に論理‘ハイ’レベルの制御信号PBL2を印加して、ビットラインロード200_iのPMOSトランジスタT2とスイッチング回路300のPMOSトランジスタT10を非活性化させる。一方、論理‘0’のセルデータを書込む場合は、上述と反対にPMOSトランジスタT1及びT9を非活性化させ、PMOSトランジスタT2及びT10を活性化させる。
【0022】
そして、このようにして、ウェハバーンイン動作時、セルデータを論理‘1’あるいは論理‘0’に変えようとする場合、論理‘1’に設定させなければならないセルノード側にスイッチング回路300を通じて所定のセル電流を流すことにより、ビットラインロード200_iのPMOSトランジスタT1及びT2により供給される電流の不足によるバーンイン動作の失敗を防止するとともに、セルデータを変えられるような十分な電流を供給することができセルデータを正確に書き替えることができる。
【0023】
本発明の実施の形態をより詳細に説明する。図1は、本発明の好ましい実施の形態によるCMOS SRAM装置を示す回路図である。この図1を参照すると、本発明の実施の形態によるCMOS SRAM装置は、セルアレイ100、ロード手段としてのビットラインロード200_i(ここで、i=1〜m)、およびスイッチング回路300で構成される。
【0024】
セルアレイ100は、ロー方向に伸長する複数のワードラインWLj(ここで、j=1〜n)と、カラム方向に伸長する複数の第1及び第2ビットラインBLi、/BLi(ここで、i=1〜m)と、各第1及び第2ビットラインBLi、/BLiの間にn個配列され、ロー方向にm組設けられるメモリセルMCとで構成される。第1及び第2電源供給ラインPSL1及びPSL2は、カラム方向及びロー方向に配列されたメモリセルMCに各々接続され、ウェハバーンイン時、スイッチング回路300から伝達される所定の電流を選択された各メモリセルに伝達する。
【0025】
スイッチング回路300は、ウェハバーンイン動作の間、外部から論理‘ロー’レベルの制御信号PBL1が印加されると、第1電源供給ラインPSL1を通じて、選択された各メモリセルに所定の電流を供給する。これと同時に第2電源供給ラインPSL2を通じて供給される所定の電流を遮断し、選択された各メモリセルに論理‘1’のセルデータを書込む。また、スイッチング回路300は、論理‘ハイ’レベルの制御信号PBL1が印加されると、第2電源供給ラインPSL2を通じて、選択された各メモリセルに所定の電流を供給するとともに、第1電源供給ラインPSL1を通じて供給される所定の電流を遮断して、選択された各メモリセルに論理‘0’のセルデータを書込む。
【0026】
スイッチング回路300は、スイッチングトランジスタとしてのPMOSトランジスタT9及びT10からなる。PMOSトランジスタT9は、電源電圧(入力電圧)Vccが印加される入力端子1と第1電源供給ラインPSL1の間に接続され、論理‘ロー’レベルの制御信号PBL1が印加されると活性化される。PMOSトランジスタT10は、入力端子1と第2電源供給ラインPSL2の間に接続され、論理‘ロー’レベルの制御信号PBL2が印加されると活性化される。
【0027】
ビットラインロード200_iは、ウェハバーンイン動作時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘1’のセルデータを書込むために論理‘ロー’レベルの制御信号PBL1が印加されると、各第1ビットラインBLiに所定の電流を供給するとともに、各第2ビットライン/BLiに供給される所定の電流を遮断する。逆に、選択された各メモリセルに論理‘0’のセルデータを書込むために論理‘ロー’レベルの制御信号PBL2が印加されると、各第2ビットライン/BLiに所定の電流を供給するとともに、各第1ビットラインBLiに供給される所定の電流を遮断する。
【0028】
ビットラインロード200_iは、プリチャージトランジスタとしてのPMOSトランジスタT1及びT2からなる。PMOSトランジスタT1は、入力端子1と各第1ビットラインBLiの間に接続され、論理‘ロー’レベルの制御信号PBL1が印加されると活性化される。PMOSトランジスタT2は、入力端子1と各第2ビットライン/BLiの間に接続され、論理‘ロー’レベルの制御信号PBL2が印加されると活性化される。
【0029】
PMOSトランジスタT1,T2,T9,T10はエンハンスメント型のPチャンネルMOSトランジスタである。
【0030】
図2は、図1の各メモリセルMCの詳細回路図を示す。このメモリセルMCは、電源電圧Vccと接地端子2間に直列接続され、ゲートが共通接続されたPMOSトランジスタT5及びNMOSトランジスタT3と、同様に電源電圧Vccと接地端子2間に直列接続され、ゲートが共通接続されたPMOSトランジスタT6及びNMOSトランジスタT4と、トランジスタT5とT3の接続点であるセルノードAと第1ビットラインBLi間に接続され、ゲートがワードラインWLjに接続されたNMOSトランジスタT7と、トランジスタT6とT4の接続点であるセルノードBと第2ビットライン/BLi間に接続され、ゲートがワードラインWLjに接続されたNMOSトランジスタT8とで構成され、セルノードAはトランジスタT6とT4のゲートに、セルノードBはトランジスタT5とT3のゲートに接続される。さらに、セルノードAに第1電源供給ラインPSL1が接続され、セルノードBに第2電源供給ラインPSL2が接続される。
【0031】
図1及び図2を参照して本発明の実施の形態の動作を説明すると、次の通りである。まず、ウェハバーンイン試験が遂行される前のメモリセル初期状態において、セルノードAは論理‘ロー’レベルに、セルノードBは論理‘ハイ’レベルに設定されていると仮定する。その後、ウェハバーンイン動作を遂行するため、同時に適当な数のワードラインが活性化されると、活性化されたワードラインに接続された各メモリセルのNMOSトランジスタ(伝達トランジスタ)T7,T8がターンオンされる。
【0032】
通常のノーマル書込み/読出し動作時に第1及び第2ビットラインBLi,/BLiを所定電圧レベルにプリチャージするためのPMOSトランジスタT1及びT2の駆動能力は、一つのワードラインに接続されたメモリセルを駆動する程度の大きさである。したがって、ウェハバーンイン動作時、PMOSトランジスタT1及びT2は、選択されたメモリセルにバーンイン試験が遂行されるように十分な電流を伝達することはできない。ウェハバーンイン動作時は、幾つかのワードラインが選択され、選択されたワードラインに接続されたすべてのメモリセルを動作させるので、多くの電流が流れるようになる。しかし、PMOSトランジスタT1及びT2の駆動能力は小さく、これにより、ウェハバーンイン動作時、PMOSトランジスタT1及びT2を通じて、選択されたメモリセルに十分な電流を供給することができず、バーンイン動作が遂行されない状態となる。
【0033】
これに対して、本発明の実施の形態においては、ウェハバーンイン動作を遂行して選択された各メモリセルに論理‘1’のセルデータを書込もうとする場合、論理‘ロー’レベルの制御信号PBL1を印加してPMOSトランジスタT1及びT2中、PMOSトランジスタT1を活性化させる。これと同時に第2ビットライン/BLiに対応するPMOSトランジスタT2は非活性化される。
【0034】
さらに、必要な電源電圧Vccを供給するPMOSトランジスタT9及びT10中、第1電源供給ラインPSL1に対応するPMOSトランジスタT9は論理‘ロー’レベルの制御信号PBL1により活性化される。一方、PMOSトランジスタT9及びT10中、第2電源供給ラインPSL2に対応するPMOSトランジスタT10は非活性化される。このような動作によりセルノードBはスイッチング回路300から供給される電流が遮断され、論理‘ロー’レベルになる。従って、活性化されたワードラインに接続されたNMOSトランジスタ(伝達トランジスタ)T7がターンオンされていても、セルノードBにゲート端子が接続されたNMOSトランジスタ(貯蔵トランジスタ)T3はターンオフされ、セルノードAを論理‘ハイ’レベルに変えることができる。その結果、ウェハバーンイン動作時、スイッチング回路300を通じて論理‘0’のセルデータを論理‘1’に変えられるようになる。
【0035】
言い換えれば、本発明では、ウェハバーンイン動作時、セルデータを論理‘1’あるいは論理‘0’に変えようとする場合、論理‘1’に設定させなければならないセルノード側にスイッチング回路300を介してセル電流を流す。これにより、PMOSトランジスタT1及びT2により供給される電流不足によるバーンイン動作の失敗を防ぐことができる。又、選択されたワードラインに接続された伝達トランジスタT7がターンオンされ、セルオン電流が流れるとしても、PMOSトランジスタT10がターンオフされているので、選択されたメモリセルを希望のセルデータに変えられる。
【0036】
なお、PMOSトランジスタT2に印加される制御信号PBL2は、ウェハバーンイン動作時、制御信号PBL1と位相が反転されて印加されるが、制御信号PBL1及びPBL2は通常動作時は、同一の位相を持つビットラインロード制御信号として印加される。
【0037】
【発明の効果】
以上詳細に説明したように本発明のCMOS SRAM装置によれば、ウェハ状態でバーンインする時、スイッチング回路および2本の独立した電源供給ラインでメモリセルの必要な部分だけに電源電圧を供給するようにしたので、ウェハバーンイン時、電流不足によるバーンイン動作失敗を防止することができるとともに、セルデータを変えるための十分な電流を供給することができセルデータを正確に書き替えることができる。
【図面の簡単な説明】
【図1】本発明によるCMOS SRAM装置の実施の形態を示す回路図。
【図2】図1の装置のセルアレイにおける各メモリセルの詳細を示す回路図。
【図3】従来技術によるCMOS SRAM装置を示す回路図。
【図4】図3の装置のセルアレイにおける各メモリセルの詳細を示す回路図。
【符号の説明】
100 セルアレイ
BL1〜BLm 第1ビットライン
/BL1〜/BLm 第2ビットライン
WL1〜WLn ワードライン
MC メモリセル
PSL1 第1電源供給ライン
PSL2 第2電源供給ライン
200_1〜200_m ビットラインロード
300 スイッチング回路
T1,T2,T9,T10 PMOSトランジスタ
1 入力端子
Claims (6)
- ロー方向に伸長する複数のワードラインと、カラム方向に伸長する複数の第1及び第2ビットラインと、この各第1及び第2ビットライン間にn個配列されて、前記ワードライン方向にm組設けられる複数のメモリセルとからなるセルアレイと、
ロー方向およびカラム方向に配列された前記各メモリセルの一対のデータ入力ノードに各々接続され、ウェハバーンイン時、各メモリセルに所定の電流を伝達する第1電源供給ライン及び第2電源供給ラインと、
入力電圧が印加される入力端子と前記各第1ビットライン間に接続され、第1電圧レベルの第1制御信号が印加されると活性化される第1プリチャージトランジスタと、前記入力端子と各第2ビットライン間に接続され、第1電圧レベルの第2制御信号が印加されると活性化される第2プリチャージトランジスタとから構成され、ウェハバーンイン時、前記メモリセル中選択された所定のワードラインに接続されたメモリセルにセルデータを書込むために第1ビットラインまたは第2ビットラインに所定の電流を供給する複数のロード手段と、
入力電圧が印加される入力端子と前記第1電源供給ライン間に接続され、第1電圧レベルの前記第1制御信号が印加されると活性化される第1スイッチングトランジスタと、前記入力端子と前記第2電源供給ライン間に接続され、第1電圧レベルの前記第2制御信号が印加されると活性化される第2スイッチングトランジスタとから構成され、ウェハバーンイン時、前記第1または第2プリチャージトランジスタによる電流供給不足を補うように前記第1または第2電源供給ラインを通じて前記各メモリセルにセルデータ書込み用の所定の電流を供給するスイッチング回路と
を具備することを特徴とするCMOS SRAM装置。 - 前記第1及び第2制御信号は、通常動作時は、同一の位相を持つ信号であることを特徴とする請求項1に記載のCMOS SRAM装置。
- 前記スイッチング回路は、ウェハバーンイン時、選択された前記各メモリセルに論理‘1’のセルデータを書込むために第1電圧レベルの第1制御信号と第2電圧レベルの第2制御信号が印加されると、選択された各メモリセルに前記第1電源供給ラインを通じて所定の電流を供給するとともに、前記第2電源供給ラインを通じて供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘0’のセルデータを書込むために第2電圧レベルの第1制御信号と第1電圧レベルの第2制御信号が印加されると、選択された各メモリセルに前記第2電源供給ラインを通じて所定の電流を供給するとともに、前記第1電源供給ラインを通じて供給される所定の電流を遮断することを特徴とする請求項1に記載のCMOS SRAM装置。
- 前記第1及び第2スイッチングトランジスタは、エンハンスメント型PチャンネルMOSトランジスタで構成されることを特徴とする請求項1に記載のCMOS SRAM装置。
- 前記複数のロード手段は、ウェハバーンイン時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘1’のセルデータを書込むために第1電圧レベルの第1制御信号と第2電圧レベルの第2制御信号が印加されると、各第1ビットラインに所定の電流を供給するとともに、各第2ビットラインに供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘0’のセルデータを書込むために第2電圧レベルの前記第1制御信号と第1電圧レベルの前記第2制御信号が印加されると、各第2ビットラインに所定の電流を供給するとともに、前記各第1ビットラインに供給される所定の電流を遮断することを特徴とする請求項1に記載のCMOS SRAM装置。
- 前記第1及び第2プリチャージトランジスタは、エンハンスメント型PチャンネルMOSトランジスタで構成されることを特徴とする請求項1に記載のCMOS SRAM装置。
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JPH11260931A (ja) * | 1998-03-15 | 1999-09-24 | Toshiba Microelectronics Corp | 半導体集積回路装置の市場故障率推定方法、半導体集積回路装置の製造方法及びテスト用半導体集積回路装置 |
US6546510B1 (en) * | 1998-07-13 | 2003-04-08 | Texas Instruments Incorporated | Burn-in mode detect circuit for semiconductor device |
US6295618B1 (en) * | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
JP4565716B2 (ja) * | 2000-08-30 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
US6549453B2 (en) | 2001-06-29 | 2003-04-15 | International Business Machines Corporation | Method and apparatus for writing operation in SRAM cells employing PFETS pass gates |
US6552941B2 (en) | 2001-07-11 | 2003-04-22 | International Business Machines Corporation | Method and apparatus for identifying SRAM cells having weak pull-up PFETs |
US6950355B2 (en) * | 2001-08-17 | 2005-09-27 | Broadcom Corporation | System and method to screen defect related reliability failures in CMOS SRAMS |
US6455336B1 (en) | 2001-08-27 | 2002-09-24 | International Business Machines Corporation | Power reduction method and design technique for burn-in |
US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
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KR100429882B1 (ko) * | 2001-12-15 | 2004-05-03 | 삼성전자주식회사 | 메쉬 형태 구조의 프리차아지 전압 라인을 가지는 반도체메모리 장치 |
US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
KR100471168B1 (ko) * | 2002-05-27 | 2005-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 |
KR100585090B1 (ko) * | 2003-06-04 | 2006-05-30 | 삼성전자주식회사 | 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 |
US7275188B1 (en) | 2003-10-10 | 2007-09-25 | Integrated Device Technology, Inc. | Method and apparatus for burn-in of semiconductor devices |
US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
KR100604890B1 (ko) * | 2004-07-22 | 2006-07-28 | 삼성전자주식회사 | 단위 sram들 단위로 초기화할 수 있는 반도체 장치 |
US7332976B1 (en) * | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP4999287B2 (ja) * | 2005-06-13 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | スタティック型半導体記憶装置 |
US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
US8111577B2 (en) * | 2007-04-17 | 2012-02-07 | Cypress Semiconductor Corporation | System comprising a state-monitoring memory element |
US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
US8040266B2 (en) * | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
US8437213B2 (en) * | 2008-01-03 | 2013-05-07 | Texas Instruments Incorporated | Characterization of bits in a functional memory |
JP2010102801A (ja) * | 2008-10-27 | 2010-05-06 | Nec Electronics Corp | 半導体記憶装置 |
US8542030B2 (en) | 2010-11-09 | 2013-09-24 | International Business Machines Corporation | Three-dimensional (3D) stacked integrated circuit testing |
US9449656B2 (en) * | 2013-01-03 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory with bit cell header transistor |
US9341672B2 (en) * | 2013-03-12 | 2016-05-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for interconnect test |
KR102125568B1 (ko) * | 2014-02-19 | 2020-06-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 테스트 방법 |
US9299422B1 (en) * | 2014-12-19 | 2016-03-29 | National Tsing Hua University | 6T static random access memory cell, array and memory thereof |
JP6251793B1 (ja) * | 2016-10-28 | 2017-12-20 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置 |
US10163493B2 (en) | 2017-05-08 | 2018-12-25 | International Business Machines Corporation | SRAM margin recovery during burn-in |
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Family Cites Families (11)
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---|---|---|---|---|
FR2685973B1 (fr) * | 1992-01-03 | 1994-02-25 | France Telecom | Point memoire pour memoire associative. |
JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
TW297158B (ja) * | 1994-05-27 | 1997-02-01 | Hitachi Ltd | |
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KR0172399B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치 |
JP3607760B2 (ja) * | 1995-10-13 | 2005-01-05 | 富士通株式会社 | 半導体集積回路装置 |
KR0186070B1 (ko) * | 1995-12-28 | 1999-03-20 | 문정환 | 반도체 메모리 구조 및 그 제조방법 |
KR100207497B1 (ko) * | 1996-08-30 | 1999-07-15 | 윤종용 | 반도체장치의 신호 발생회로 |
US5764564A (en) * | 1997-03-11 | 1998-06-09 | Xilinx, Inc. | Write-assisted memory cell and method of operating same |
US5796651A (en) * | 1997-05-19 | 1998-08-18 | Advanced Micro Devices, Inc. | Memory device using a reduced word line voltage during read operations and a method of accessing such a memory device |
US5877976A (en) * | 1997-10-28 | 1999-03-02 | International Business Machines Corporation | Memory system having a vertical bitline topology and method therefor |
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