KR100240883B1 - Cmos sram 장치 - Google Patents

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KR100240883B1
KR100240883B1 KR1019970003655A KR19970003655A KR100240883B1 KR 100240883 B1 KR100240883 B1 KR 100240883B1 KR 1019970003655 A KR1019970003655 A KR 1019970003655A KR 19970003655 A KR19970003655 A KR 19970003655A KR 100240883 B1 KR100240883 B1 KR 100240883B1
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윤종용
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Abstract

CMOS SRAM 장치는 행 방향으로 신장되는 복수 개의 워드 라인들과; 열 방향으로 신장되는 복수 개의 제 1 비트 라인들 및 복수 개의 제 2 비트 라인들과; 상기 각 제 1 및 제 2 비트 라인 사이에 n개가 배열되고 상기 각 워드 라인 방향으로 m개가 배열되는 복수 개의 메모리 셀들로 이루어진 셀 어레이와; 열 방향으로 배열된 메모리 셀들에 각각 접속되고, 웨이퍼 번-인시 상기 각 메모리 셀로 소정의 전류를 전달하는 제 1 전원 공급 라인 및 제 2 전원 공급 라인과; 웨이퍼 번-인시 선택된 각 메모리 셀에 논리 '1'의 셀 데이터를 기입하기 위해, 제 1 전압 레벨의 제 1 제어 신호와 제 2 전압 레벨의 제 2 제어 신호가 인가될 때 상기 제 1 전원 공급 라인을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급함과 아울러 상기 제 2 전원 공급 라인을 통해 공급되는 소정의 전류를 차단하고, 상기 선택된 각 메모리 셀에 논리 '0'의 셀 데이터를 기입하기 위해, 제 2 전압 레벨의 상기 제 1 제어 신호와 제 1 전압 레벨의 상기 제 2 제어 신호가 인가될 때 상기 제 2 전원 공급 라인을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급함과 아울러 상기 제 1 전원 공급 라인을 통해 공급되는 소정의 전류를 차단하는 스위칭 회로를 포함한다.

Description

CMOS SRAM 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 CMOS 셀을 갖는 SRAM 장치에 관한 것이다.
반도체 메모리 장치를 생산하는데 있어서, 웨이퍼 번-인(wafer Burn-In)은 메모리 장치의 신뢰성을 높이기 위한 시험들 중의 하나인 패키지 번-인(package Burn-in)을 패키지 조립 이전인 웨이퍼 상태에서 번-인하여 패키지 번-인과 동일한 효과를 얻을 수 있다. 또한 상기 웨이퍼 번-인은 웨이퍼 상태에서 Good/Fail 칩을 조립하기 이전에 구분할 수 있기 때문에 생산 효율을 높힐 수 있고, 패키지 이전에 결함이 생긴 셀 또는 약한 셀(weak cell)을 선별하여 패키지 단계를 수행할 수 있기 때문에 조립 원가를 절감할 수 있다. 뿐만아니라 최근 수요가 증가하는 KGD(Known Good Die:제품을 완전히 조립한 패키지 상태에서 판매하는 것이 아니라 웨이퍼 상태로 제품화시켜 유저가 원하는 대로 조립하여 사용)에는 웨이퍼 번-인 시험이 필요 불가하다 할 수 있다.
또한 한번에 여러개의 워드 라인들을 선택하여 여러개의 메모리 셀에 동시에 셀 데이터를 기입할 수 있으므로 제품의 신뢰성 시험 시간을 줄일 수 있다. 이러한 목적으로 최근 웨이퍼 번-인 시험을 수행하는 제품이 늘고 있는데 기존의 웨이퍼 번-인 시험은 동시에 여러개의 워드 라인들을 활성화시키고 외부에서 전원을 켜고 끄는 방식을 사용하였다.
그런데, 이러한 웨이퍼 번-인 방식은 한 번에 여러개의 워드 라인들을 활성화시켜 여러개의 메모리 셀들에 논리 '1' 또는 논리 '0'의 셀 데이터를 동시에 기입하고 기입된 셀 데이터를 독출하여 칩에 상당한 동작상의 스트레스를 줄 수 있어 번-인 효과는 좋다. 그러나 한 번에 여러개의 메모리 셀들에 동시에 셀 데이터를 기입하고 이를 독출하는 데에는 많은 전력을 소모하게 된다. 따라서, 칩이 메모리 셀로 공급되는 전원전압과 비트라인을 통해 제공되는 전력만으로는 메모리 셀에 셀 데이터를 기입하고 이를 독출하는 동작이 제대로 수행되지 않게 된다.
도 1에는 종래 기술에 따른 CMOS SRAM 장치를 보여주는 회로도가 도시되어 있다.
도 1를 참조하면, 종래 S램 장치의 셀 어레이는 열 방향으로 신장되는 복수 개의 제 1 및 제 2 비트 라인들(BLm,
Figure kpo00001
)(여기서, m은 정수), 행 방향으로 신장하는 복수 개의 워드 라인들(WLn)(여기서, n은 정수), 그리고 상기 각 제 1 및 제 2 비트 라인들(BLm,
Figure kpo00002
) 사이에 n개의 메모리 셀들이 배열되며 상기 행 방향으로 m개의 메모리 셀들이 배열되어 있다. 그리고, 각 비트 라인 로드(200_m)는 상기 각 제 1 및 제 2 비트 라인들(BLm,
Figure kpo00003
)과 입력 전압(Vcc)이 인가되는 입력 단자(1) 사이에 접속되어 있다. 각 메모리 셀에 셀 데이터를 기입하거나 기입된 셀 데이터를 독출하거나할 때 선택된 메모리 셀들로 공급되는 셀 전원전압을 인가하기 위한 입력 단자(1)가 상기 각 메모리 셀에 공통으로 연결되어 있다.
여기서, 상기 각 비트라인 로드(200_m)는 제 1 및 제 2 프리챠지 트랜지스터들(T1, T2)로 이루어졌다. 상기 제 1 프리챠지 트랜지스터(T1)는 상기 입력 단자(1)와 상기 각 제 1 비트 라인(BLm) 사이에 접속되며 웨이퍼 번-인시 논리 '로우' 레벨의 제어 신호 (PBL1)가 인가될 때 활성화되어 상기 각 제 1 비트 라인(BLm)으로 소정량의 전류를 공급한다. 상기 제 2 프리챠지 트랜지스터(T2)는 상기 입력 단자(1)와 상기 각 제 2 비트 라인(
Figure kpo00004
) 사이에 접속되며 웨이퍼 번-인시 논리 '로우' 레벨의 제어 신호(PBL2)가 인가될 때 활성화되어 상기 각 제 2 비트 라인(
Figure kpo00005
)으로 소정량의 전류를 공급한다. 상기 제 1 및 제 2 프리챠지 트랜지스터들(T1, T2)은 증가형 p채널 MOS 트랜지스터들로 구비되어 있다.
도 2에는 셀 어레이의 각 메모리 셀의 상세 회로를 보여주는 회로도가 도시되어 있다. 종래 S램 장치의 각 메모리 셀은 도 2에 도시된 바와같다.
웨이퍼 번-인 동작은 버퍼 디코딩(buffer decoding)에 의해 적당한 수의 워드 라인들을 선택하며 선택된 워드 라인들에 접속된 메모리 셀들에 논리 '1' 또는 논리 '0'의 셀 데이터를 반복적으로 기입하고 독출하여 각 메모리 셀에 스트레스를 가하게 된다. 먼저, 웨이퍼 번-인 시험을 위해 적당한 수의 워드 라인들을 활성화시킨다. 이후, 상기 선택된 워드 라인들에 접속된 메모리 셀들에 논리 '1'의 셀 데이터를 기입할 경우, 각 비트 라인 로드(200_m)의 PMOS 트랜지스터 (T1)의 게이트 단자로 논리 '로우' 레벨의 제어 신호 (PBL1)를 인가하여 상기 각 PMOS 트랜지스터 (T1)를 활성화시키게 된다. 이로써, 상기 각 PMOS 트랜지스터 (T1)를 통해 입력 단자(1)로부터 상기 제 1 비트 라인(BLm)으로 소정의 전류가 공급된다.
이때, PMOS 트랜지스터 (T2)의 게이트 단자로 논리 '하이' 레벨의 제어 신호 (PBL2)가 인가되어 상기 PMOS 트랜지스터 (T2)가 비활성화된다. 이에따라, 상기 입력 단자(1)와 제 2 비트 라인(
Figure kpo00006
) 사이의 전류 패스가 차단된다. 이와같은 동작으로 인해, 각 메모리 셀의 노드 A는 논리 '하이' 레벨이 되고 노드 B는 논리 '로우' 레벨이 되어 선택된 메모리 셀들로 논리 '1'의 셀 데이터를 기입하게 된다. 반면 선택된 메모리 셀들로 논리 '0'의 셀 데이터를 기입할 경우 논리 '1'의 셀 데이터를 기입하는 동작과 반대로 동작시키면 된다.
그러나, 상술한 바와같은 종래 S램 장치에 의하면, 패키지 상태에서의 칩 동작을 고려하여 PMOS 트랜지스터들 (T1) 및 (T2)의 구동 능력을 조절하여야 하기 때문에 각 트랜지스터(T1, T2)의 사이즈를 무작정 크게 만들수는 없다. 웨이퍼 번-인 동작시 한 번에 다수개의 워드 라인들이 선택되어 다수개의 메모리 셀이 동작하게 되므로 메모리 셀들로 흐르는 전류가 매우 커진다. 칩의 노멀(normal) 동작시에는 하나의 워드 라인만을 선택하게 되어 상기 PMOS 트랜지스터들 (T1) 및 (T2)만으로도 선택된 메모리 셀들에 충분한 전류를 공급할 수 있다. 그러나, 웨이퍼 번-인 동작시에는 상기 PMOS 트랜지스터들 (T1) 및 (T2)만으로 충분한 전류를 공급하지 못한다. 이로인해, 웨이퍼 번-인 동작시 한 번에 여러개의 워드 라인들을 선택하고 선택된 워드 라인들에 접속된 메모리 셀들을 동작시켜야하기 때문에 웨이퍼 번-인 시험과는 별개로 메모리 셀들에 공급되는 전류 부족으로 웨이퍼 번-인 동작이 이루어지지 못하는 문제점이 생겼다.
또한, CMOS 셀 구조를 갖는 SRAM 장치와 같이 셀 데이터를 래치에 의해서 보존하는 메모리 셀은 한 번 저장된 셀 데이터를 상기 PMOS 트랜지스터들 (T1) 및 (T2)을 통해 공급되는 전류만으로 바꾸는 것은 쉽지않다. 다시말해서, 웨이퍼 번-인 동작을 수행하기 이전의 초기에 노드 A는 논리 '로우' 레벨, 노드 B는 논리 '하이' 레벨로 설정되어 있다고 가정하자. 이때, 웨이퍼 번-인시 다수개의 워드 라인들이 선택되고 선택된 메모리 셀들로 논리 '1'의 셀 데이터를 기입하고자 할 경우 PMOS 트랜지스터 (T1)를 활성화시키고 PMOS 트랜지스터 (T2)를 비활성화시켜 제 1 비트 라인(BLm)으로 소정의 전류를 공급하게 된다. 그리고, 웨이퍼 번-인 동작시 선택된 워드 라인들에 게이트 단자가 접속된 전달 트랜지스터들(T7, T8)은 턴-온되어 있다.
이때, 노드 B의 초기 상태에 의해 제 1 저장 트랜지스터(T3)가 턴-온되어 있기 때문에 상기 PMOS 트랜지스터 (T1)를 통해 공급되는 온 전류(on current)가 상기 전달 트랜지스터(T7)와 상기 제 1 저장 트랜지스터(T3)를 통해 접지 단자(2)로 빠져나가게 된다. 이로써, 셀 노드 A는 초기 상태와 같은 논리 '로우' 레벨로, 셀 노드 B는 논리 '하이' 레벨로 계속해서 래치된다. 결국, 동시에 선택된 메모리 셀들에 논리 '1'의 셀 데이터를 기입하고자 하더라도 도 2에 도시된 바와같이 CMOS로 이루어진 메모리 셀의 초기 상태가 논리 '0'로 계속 래치되는 현상에 의해 셀 데이터를 바꿀수 없는 문제점도 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 웨이퍼 번-인 시험 동작을 수행할 때 선택되는 메모리 셀들로 번-인 시험이 수행될 만큼 충분한 전력을 공급하여 웨이퍼 번-인의 효과를 높일 수 있는 CMOS SRAM 장치를 제공하는데 있다.
도 1은 종래 기술에 따른 CMOS SRAM 장치를 보여주는 회로도;
도 2는 도 1의 셀 어레이의 각 메모리 셀의 상세 회로를 보여주는 회로도;
도 3은 본 발명에 따른 CMOS SRAM 장치를 보여주는 회로도;
도 4는 도 3의 셀 어레이의 각 메모리 셀의 상세 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이 200 : 비트 라인 로드
300 : 스위칭 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행 방향으로 신장되는 복수 개의 워드 라인들과; 열 방향으로 신장되는 복수 개의 제 1 비트 라인들 및 복수 개의 제 2 비트 라인들과; 상기 각 제 1 및 제 2 비트 라인 사이에 n개가 배열되고 상기 각 워드 라인 방향으로 m개가 배열되는 복수 개의 메모리 셀들로 이루어진 셀 어레이와; 열 방향으로 배열된 메모리 셀들에 각각 접속되고, 웨이퍼 번-인시 상기 각 메모리 셀로 소정의 전류를 전달하는 제 1 전원 공급 라인 및 제 2 전원 공급 라인과; 웨이퍼 번-인시 선택된 각 메모리 셀에 논리 '1'의 셀 데이터를 기입하기 위해, 제 1 전압 레벨의 제 1 제어 신호와 제 2 전압 레벨의 제 2 제어 신호가 인가될 때 상기 제 1 전원 공급 라인을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급함과 아울러 상기 제 2 전원 공급 라인을 통해 공급되는 소정의 전류를 차단하고, 상기 선택된 각 메모리 셀에 논리 '0'의 셀 데이터를 기입하기 위해, 제 2 전압 레벨의 상기 제 1 제어 신호와 제 1 전압 레벨의 상기 제 2 제어 신호가 인가될 때 상기 제 2 전원 공급 라인을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급함과 아울러 상기 제 1 전원 공급 라인을 통해 공급되는 소정의 전류를 차단하는 스위칭 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 제어 신호들은, 정상 동작시 동일한 위상을 갖는 신호로서 인가된다.
이 실시예에 있어서, 상기 스위칭 수단은; 입력 전압이 인가되는 입력 단자와, 상기 입력 단자와 상기 제 1 전원 공급 라인 사이에 접속되며, 제 1 전압 레벨의 상기 제 1 제어 신호가 인가될 때 활성화되는 제 1 스위칭 트랜지스터와, 상기 입력 단자와 상기 제 2 전원 공급 라인 사이에 접속되며, 제 1 전압 레벨의 상기 제 2 제어 신호가 인가될 때 활성화되는 제 2 스위칭 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 및 제 2 스위칭 트랜지스터들은, 증가형 P채널 MOS 트랜지스터들로 구성된다.
이 실시예에 있어서, 웨이퍼 번-인시 상기 메모리 셀들 중 선택되는 소정 워드 라인들에 접속되는 메모리 셀들에 논리 '1'의 셀 데이터를 기입하기 위해, 제 1 전압 레벨의 상기 제 1 제어 신호와 제 2 전압 레벨의 상기 제 2 제어 신호가 인가될 때 상기 각 제 1 비트 라인으로 소정의 전류를 공급함과 아울러 상기 각 제 2 비트 라인으로 공급되는 소정의 전류를 차단하고, 상기 선택된 각 메모리 셀에 논리 '0'의 셀 데이터를 기입하기 위해, 제 2 전압 레벨의 상기 제 1 제어 신호와 제 1 전압 레벨의 상기 제 2 제어 신호가 인가될 때 상기 각 제 2 비트 라인으로 소정의 전류를 공급함과 아울러 상기 각 제 1 비트 라인으로 공급되는 소정의 전류를 차단하는 로드 수단들을 더 포함한다.
이 실시예에 있어서, 상기 각 로드 수단은; 상기 입력 단자와 상기 각 제 1 비트 라인 사이에 접속되며, 제 1 전압 레벨의 상기 제 1 제어 신호가 인가될 때 활성화되는 제 1 프리챠지 트랜지스터와, 상기 입력 단자와 상기 각 제 2 비트 라인 사이에 접속되며, 제 1 전압 레벨의 상기 제 2 제어 신호가 인가될 때 활성화되는 제 2 프리챠지 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 및 제 2 프리챠지 트랜지스터들은, 증가형 P채널 MOS 트랜지스터들로 구성된다.
이와같은 장치에 의해서, 웨이퍼 번-인 시험 동작을 수행할 때 번-인 시험이 수행될 만큼 충분한 전력을 선택된 셀들로 공급할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 3을 참조하면, 본 발명의 신규한 CMOS SRAM 장치는 셀 어레이의 각 메모리 셀로 셀 전원전압을 공급하기 위한 전원 공급 라인들(PSL1, PSL2)을 독립된 경로로 분리하여 필요한 부분으로만 번-인시 필요한 전원전압(Vcc)을 공급하도록 스위칭 회로(300)를 구현하였다. 이로써 웨이퍼 번-인시 전류 부족으로 인한 번-인 동작 실패를 방지함과 아울러 셀 데이터를 바꿀 수 있도록 충분한 전류를 공급할 수 있게 되었다. 즉, 선택된 각 메모리 셀에 논리 '1'의 셀 데이터를 기입하고자 할 경우 외부로부터 논리 '로우' 레벨의 제어 신호 (PBL1)를 인가하여 PMOS 트랜지스터 (T1)과 PMOS 트랜지스터 (T9)를 활성화시킨다. 이와 동시에 논리 '하이' 레벨의 제어 신호 (PBL2)를 인가하여 PMOS 트랜지스터 (T2)와 PMOS 트랜지스터 (T10)를 비활성화시킴으로써 선택된 메모리 셀들로 원하는 논리 '1'의 셀 데이터를 기입할 수 있다.
만약, 논리 '0'의 셀 데이터를 기입하고자 할 경우 상기한 동작과 반대로 상기 PMOS 트랜지스터들 (T1) 및 (T9)을 비활성화시키고 상기 PMOS 트랜지스터들 (T2) 및 (T10)을 활성화시켜 논리 '0'의 셀 데이터를 기입하게 된다. 이와같이, 웨이퍼 번-인 동작시 셀 데이터를 논리 '1' 또는 논리 '0'로 바꾸고자할 경우 셀 데이터에 도움을 주는 쪽으로, 즉 논리 '1'로 설정되어야 하는 셀 노드 쪽으로 본 발명에 따른 스위칭 회로(300)를 통해 소정의 셀 전류를 흘려주게 된다. 이로써, 상기 PMOS 트랜지스터들 (T1) 및 (T2)에 의해 공급되는 전류의 부족에 의한 번-인 동작의 실패를 방지함과 아울러 셀 데이터를 바꿀 수 있을 만큼 충분한 전류를 공급할 수 있게 되었다.
도 3에는 본 발명의 바람직한 실시예에 따른 CMOS SRAM 장치를 보여주는 회로도가 도시되어 있다.
도 3을 참조하면, 본 발명에 따른 CMOS SRAM 장치는 셀 어레이(100), 비트 라인 로드(200_m)(여기서, m은 정수), 그리고 스위칭 회로(300)로 구성되어 있다. 상기 셀 어레이(100)는 각 제 1 및 제 2 비트 라인들(BLm,
Figure kpo00007
) 사이에 n개가 배열되고 각 워드 라인(WLn)(여기서, n은 정수) 방향으로 m개가 배열되는 복수 개의 메모리 셀들로 이루어졌다. 제 1 및 제 2 전원 공급 라인들 (PSL1) 및 (PSL2)은 열 방향으로 배열된 메모리 셀들에 각각 접속되고, 웨이퍼 번-인시 상기 스위칭 회로(300)로부터 전달되는 소정의 전류를 선택된 각 메모리 셀로 전달한다.
상기 스위칭 회로(300)는 웨이퍼 번-인 동작 동안 외부로부터 논리 '로우' 레벨의 제어 신호 (PBL1)가 인가될 때 상기 제 1 전원 공급 라인(PSL1)을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급한다. 이와 동시에 상기 제 2 전원 공급 라인(PSL2)을 통해 공급되는 소정의 전류를 차단하여 상기 선택된 각 메모리 셀에 논리 '1'의 셀 데이터를 기입한다. 그리고, 상기 스위칭 회로(300)는 논리 '하이' 레벨의 상기 제어 신호 (PBL1)가 인가될 때 상기 제 2 전원 공급 라인(PSL2)을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급함과 아울러 상기 제 1 전원 공급 라인(PSL1)을 통해 공급되는 소정의 전류를 차단하여 상기 선택된 각 메모리 셀에 논리 '0'의 셀 데이터를 기입한다.
상기 스위칭 회로(300)는 PMOS 트랜지스터들 (T9) 및 (T10)로 이루어졌다. 상기 PMOS 트랜지스터 (T9)는 입력 전압(Vcc)이 인가되는 입력 단자(1)와 상기 제 1 전원 공급 라인(PSL1) 사이에 접속되며, 논리 '로우' 레벨의 상기 제어 신호 (PBL1)가 인가될 때 활성화된다. 상기 PMOS 트랜지스터(T10)는 상기 입력 단자(1)와 상기 제 2 전원 공급 라인(PSL2) 사이에 접속되며, 논리 '로우' 레벨의 상기 제어 신호 (PBL2)가 인가될 때 활성화된다.
상기 비트 라인 로드(200_m)는 웨이퍼 번-인 동작 동안 상기 메모리 셀들 중 선택되는 소정 워드 라인들에 접속되는 메모리 셀들에 논리 '1'의 셀 데이터를 기입하기 위해, 논리 '로우' 레벨의 상기 제어 신호 (PBL1)가 인가될 때 상기 각 제 1 비트 라인(BLm)으로 소정의 전류를 공급함과 아울러 상기 각 제 2 비트 라인(
Figure kpo00008
)으로 공급되는 소정의 전류를 차단한다. 그리고, 상기 선택된 각 메모리 셀에 논리 '0'의 셀 데이터를 기입하기 위해, 논리 '로우' 레벨의 상기 제어 신호 (PBL2)가 인가될 때 상기 각 제 2 비트 라인(
Figure kpo00009
)으로 소정의 전류를 공급함과 아울러 상기 각 제 1 비트 라인(BLm)으로 공급되는 소정의 전류를 차단한다.
상기 비트 라인 로드(200_m)는 PMOS 트랜지스터들 (T1) 및 (T2)로 이루어졌다. 상기 PMOS 트랜지스터 (T1)는 상기 입력 단자(1)와 상기 각 제 1 비트 라인(BLm) 사이에 접속되며, 논리 '로우' 레벨의 상기 제어 신호 (PBL1)가 인가될 때 활성화된다. 상기 PMOS 트랜지스터 (T2)는 상기 입력 단자(1)와 상기 각 제 2 비트 라인(
Figure kpo00010
) 사이에 접속되며, 논리 '로우' 레벨의 상기 제어 신호 (PBL2)가 인가될 때 활성화된다.
도 4에는 도 3의 각 메모리 셀의 상세 회로를 보여주는 회로도가 도시되어 있다. 도 3 내지 도 4를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다. 웨이퍼 번-인 동작을 수행하기 위해 한 번에 적당한 수의 워드 라인들을 활성화시키며, 이에따라 상기 활성화된 워드 라인들에 접속된 각 메모리 셀의 전달 트랜지스터들(T7, T8)은 턴-온된다. 먼저, 웨이퍼 번-인 시험이 수행되기 이전의 메모리 셀 초기 상태에 있어서, 셀 노드 A는 논리 '로우' 레벨로 셀 노드 B에는 논리 '하이' 레벨로 설정되어 있다고 가정하자.
통상적으로, 노멀 기입/독출 동작시 제 1 및 제 2 비트 라인들(BLm,
Figure kpo00011
)을 소정 전압레벨로 프리챠지하기 위한 PMOS 트랜지스터들 (T1) 및 (T2)의 구동 능력은 하나의 워드 라인에 접속된 메모리 셀들을 구동할 정도의 크기로 구현된다. 이러한 이유로 웨이퍼 번-인 동작시 상기 PMOS 트랜지스터들 (T1) 및 (T2)은 선택되는 메모리 셀들로 번-인 시험이 수행될 만큼 충분한 전류를 전달할 수 없다. 웨이퍼 번-인 동작시 동시에 여러개의 워드 라인들을 선택되고 선택된 워드 라인들에 접속된 메모리 셀들이 동작하도록 함으로써 선택된 메모리 셀들로 많은 전류가 흐르게 된다. 이로인해, 웨이퍼 번-인 동작시 상기 PMOS 트랜지스터들 (T1) 및 (T2)을 통해 선택된 메모리 셀들로 충분한 전류를 공급하지 못하여 번-인 동작이 수행되지 않게 되었다.
그러나, 본 발명에 따라 웨이퍼 번-인 동작을 수행하여 선택된 각 메모리 셀들에 논리 '1'의 셀 데이터를 기입하고자 할 경우 논리 '로우' 레벨의 제어 신호 (PBL1)를 인가하여 PMOS 트랜지스터들 (T1) 및 (T2) 중 상기 PMOS 트랜지스터 (T1)를 활성화시킨다. 이와 동시에 제 2 비트 라인(
Figure kpo00012
)에 대응되는 상기 PMOS 트랜지스터 (T2)는 비활성화된다. 상기 PMOS 트랜지스터 (T2)로 인가되는 상기 제어 신호 (PBL2)는 웨이퍼 번-인 동작시 상기 제어 신호 (PBL1)과 위상이 반전되어 인가된다. 아울러, 상기 제어 신호들 (PBL1) 및 (PBL2)은 정상 동작시 동일한 위상을 갖는 신호로서 그리고 비트 라인 로드를 제어하기 위한 신호로서 인가됨을 주의하여야 한다.
상기 선택된 각 메모리 셀로 번-인시 필요한 전원전압(Vcc)을 공급하는 PMOS 트랜지스터들 (T9) 및 (T10) 중 제 1 전원 공급 라인(PSL1)에 대응되는 상기 PMOS 트랜지스터 (T9)는 논리 '로우' 레벨의 상기 제어 신호 (PBL1)에 의해 활성화된다. 그리고, 상기 PMOS 트랜지스터들 (T9) 및 (T10) 중 제 2 전원 공급 라인(PSL2)에 대응되는 상기 PMOS 트랜지스터 (T10)는 비활성화된다. 이와같은 동작에 따라 셀 노드 B에는 스위칭 회로(300)로부터 공급되는 전류가 차단되어 논리 '로우' 레벨이 된다. 따라서, 상기 활성화된 워드 라인들에 접속된 전달 트랜지스터(T6)가 턴-온되어 있더라도 셀 노드 B에 게이트 단자가 연결된 저장 트랜지스터(T3)는 턴-오프되어 셀 노드 A를 논리 '하이' 레벨로 바꿀 수 있다. 이로써, 웨이퍼 번-인 동작시 상기 스위칭 회로(300)를 통해 논리 '0'의 셀 데이터를 논리 '1'로 바꿀 수 있게 된다.
다시말해서, 웨이퍼 번-인 동작시 셀 데이터를 논리 '1' 또는 논리 '0'로 바꾸고자할 경우 셀 데이터에 도움을 주는 쪽으로, 즉 논리 '1'로 설정되어야 하는 셀 노드 쪽으로 셀 전류를 흘려줄 수 있는 스위칭 회로(300)를 구현하였다. 이로써 상기 PMOS 트랜지스터들 (T1) 및 (T2)에 의해 공급되는 전류 부족으로 인한 번-인 동작의 실패(fail)를 막을 수 있다. 또한, 상기 선택된 워드 라인들에 접속된 전달 트랜지스터(T7)가 턴-온되어 셀 온 전류가 흐른다 할지라도 PMOS 트랜지스터 (T10)가 턴-오프되어 있기 때문에 선택된 메모리 셀들을 원하는 셀 데이터로 바꿀 수 있다.
상기한 바와같이, 웨이퍼 상태에서 번-인 동작시 각 메모리 셀의 초기 셀 데이터를 원하는 셀 데이터로 기입하기 위해 메모리 셀로 공급되는 전원전압을 독립된 경로로 분리하여 필요한 부분으로만 전원전압을 공급함으로써 웨이퍼 번-인시 전류 부족으로 인한 실패를 방지함과 아울러 원하는 셀 데이터로 바꿀 수 있을 만큼 충분한 전류를 공급할 수 있게 되었다.

Claims (7)

  1. 행 방향으로 신장되는 복수 개의 워드 라인들(WLn)(여기서, n은 정수)과;
    열 방향으로 신장되는 복수 개의 제 1 비트 라인들(BLm) 및 복수 개의 제 2 비트 라인들(
    Figure kpo00013
    )(여기서, m은 정수)과;
    상기 각 제 1 및 제 2 비트 라인(BLm,
    Figure kpo00014
    ) 사이에 n개가 배열되고 상기 각 워드 라인(WLn) 방향으로 m개가 배열되는 복수 개의 메모리 셀들로 이루어진 셀 어레이(100)와;
    열 방향으로 배열된 메모리 셀들에 각각 접속되고, 웨이퍼 번-인시 상기 각 메모리 셀로 소정의 전류를 전달하는 제 1 전원 공급 라인(PSL1) 및 제 2 전원 공급 라인(PSL2)과;
    웨이퍼 번-인시 선택된 각 메모리 셀에 논리 '1'의 셀 데이터를 기입하기 위해, 제 1 전압 레벨의 제 1 제어 신호(PBL1)와 제 2 전압 레벨의 제 2 제어 신호(PBL2)가 인가될 때 상기 제 1 전원 공급 라인(PSL1)을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급함과 아울러 상기 제 2 전원 공급 라인(PSL2)을 통해 공급되는 소정의 전류를 차단하고,
    상기 선택된 각 메모리 셀에 논리 '0'의 셀 데이터를 기입하기 위해, 제 2 전압 레벨의 상기 제 1 제어 신호(PBL1)와 제 1 전압 레벨의 상기 제 2 제어 신호(PBL2)가 인가될 때 상기 제 2 전원 공급 라인(PSL2)을 통해 상기 선택된 각 메모리 셀로 소정의 전류를 공급함과 아울러 상기 제 1 전원 공급 라인(PSL1)을 통해 공급되는 소정의 전류를 차단하는 스위칭 수단(300)을 포함하는 CMOS SRAM 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 제어 신호들(PBL1, PBL2)은, 정상 동작시 동일한 위상을 갖는 신호로서 인가되는 CMOS SRAM 장치.
  3. 제 2 항에 있어서,
    상기 스위칭 수단(300)은;
    입력 전압(Vcc)이 인가되는 입력 단자(1)와,
    상기 입력 단자(1)와 상기 제 1 전원 공급 라인(PSL1) 사이에 접속되며, 제 1 전압 레벨의 상기 제 1 제어 신호(PBL1)가 인가될 때 활성화되는 제 1 스위칭 트랜지스터(T9)와,
    상기 입력 단자(1)와 상기 제 2 전원 공급 라인(PSL2) 사이에 접속되며, 제 1 전압 레벨의 상기 제 2 제어 신호(PBL2)가 인가될 때 활성화되는 제 2 스위칭 트랜지스터(T10)로 구성되는 CMOS SRAM 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 스위칭 트랜지스터들(T9, T10)은, 증가형 P채널 MOS 트랜지스터들로 구성되는 CMOS SRAM 장치.
  5. 제 1 항에 있어서,
    웨이퍼 번-인시 상기 메모리 셀들 중 선택되는 소정 워드 라인들에 접속되는 메모리 셀들에 논리 '1'의 셀 데이터를 기입하기 위해, 제 1 전압 레벨의 상기 제 1 제어 신호(PBL1)와 제 2 전압 레벨의 상기 제 2 제어 신호(PBL2)가 인가될 때 상기 각 제 1 비트 라인(BLm)으로 소정의 전류를 공급함과 아울러 상기 각 제 2 비트 라인(
    Figure kpo00015
    )으로 공급되는 소정의 전류를 차단하고,
    상기 선택된 각 메모리 셀에 논리 '0'의 셀 데이터를 기입하기 위해, 제 2 전압 레벨의 상기 제 1 제어 신호(PBL1)와 제 1 전압 레벨의 상기 제 2 제어 신호(PBL2)가 인가될 때 상기 각 제 2 비트 라인(
    Figure kpo00016
    )으로 소정의 전류를 공급함과 아울러 상기 각 제 1 비트 라인(BLm)으로 공급되는 소정의 전류를 차단하는 로드 수단들(200_m)을 더 포함하는 CMOS SRAM 장치.
  6. 제 5 항에 있어서,
    상기 각 로드 수단(200_m)은;
    상기 입력 단자(1)와 상기 각 제 1 비트 라인(BLm) 사이에 접속되며, 제 1 전압 레벨의 상기 제 1 제어 신호(PBL1)가 인가될 때 활성화되는 제 1 프리챠지 트랜지스터(T1)와,
    상기 입력 단자(1)와 상기 각 제 2 비트 라인(
    Figure kpo00017
    ) 사이에 접속되며, 제 1 전압 레벨의 상기 제 2 제어 신호(PBL2)가 인가될 때 활성화되는 제 2 프리챠지 트랜지스터(T2)로 구성되는 CMOR SRAM 장치.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 프리챠지 트랜지스터들(T1, T2)은, 증가형 P채널 MOS 트랜지스터들로 구성되는 CMOS SRAM 장치.
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