KR100849121B1

KR100849121B1 - 전기 아이디 회로 및 방법

Info

Publication number: KR100849121B1
Application number: KR1020027012408A
Authority: KR
Inventors: 데이비드 알. 린드레이; 윌리암 지 베커; 제프리 스콧 헌트
Original assignee: 사이프레스 세미컨덕터 코포레이션
Priority date: 2000-03-24
Filing date: 2001-03-08
Publication date: 2008-07-30
Also published as: US6353336B1; JP2003529268A; KR20020090219A; AU2001250813A1; WO2001073949A1

Abstract

장치는 제 1 회로(116)와 제 2 회로(118)를 포함한다. 제 1 회로는 1개 이상의 제 1 입력 신호(102, 104)에 응답하여 제 1 출력 신호를 발생시키도록 구성되어 있다. 제 2 회로는 1개 이상의 제 2 입력 신호(106, 108)에 응답하여 제 2 출력 신호를 발생시키도록 구성되어 있다. 제 1 및 제 2 출력 신호들은 본드 패드(114)에 제공된다.

Description

전기 아이디 회로 및 방법{ELECTRICAL ID CIRCUIT AMD METHOD}

본 발명은 일반적으로 전기 감식(identification;ID)용 방법 및/또는 아키텍쳐에 관한 것이며, 더 상세하게는, 현존 회로와 함께 작동하는 전기 ID용 방법 및/또는 아키텍쳐에 관한 것이다.

전기 ID는 (ⅰ)테스트 또는 퀄리피케이션 고장(qualification failure)의 웨이퍼 위치, (ⅱ)회로 전원 전압, (ⅲ)웨이퍼 로트 번호와 같은 정보가 (ⅳ)다른 적절한 정보를 감식할 수 있도록 생산 퀄리피케이션중에 필요하다. 회로의 전기 ID를 지시하기 위해서, 회로내의 퓨즈 또는 퓨즈들의 상태(즉, 끈김 또는 끈기지 않음)들이 결정된다. 몇가지 종래의 전기 ID 방법론들이 현재 사용되고 있다. 입력 패드의 전기 ID에 대해, 다이오드 스택이 입력 패드에 연결된다. 만일 특정 퓨즈가 끈기지 않았다면, 명시된 수개의 다이오드 드롭(drop)은 전류가 입력으로 가해질 때 측정된다. 많일 특정 퓨즈가 끈어진다면, 서로 다른 수많은 다이오드 드롭들이 측정된다.

일부 장치(device)들은 완벽한 전기 ID를 위한 충분한 입력 패드를 구비하고 있지 않다. 특히, 어떤 장치들은 입력 패드 대신에 양방향 어드레스 포드로 구현되어 있다. 그러한 장치들은 완벽한 전기 ID를 구현하기에는 불충분한 수의 입력 패 드를 구비하고 있다. 다이오드 스택은 일반적으로 출력 패드에 대한 전기 ID로 사용될 수 없다. PMOS 트랜지스터 드레인 다이오드는 출력 패드에서 표준 전기 ID용으로 사용되는 다이오드 스택을 마스크할 수 있는데, 왜냐하면 트랜지스터 드레인 다이오드의 전압의 전환이 다이오드 스택보다 더 낮기 때문이다.

출력 패드를 사용하는 전기 ID에 대해, 종래의 접근법들은 병렬 인(parallel in), 직렬 아웃(serial out), 시프트 레지스터를 사용한다. 시프트 레지스터의 병렬 입력은 퓨트 뱅크에 연결된다. 시프트 레지스터는 퓨즈들의 상태를 밖으로 직렬 시프트시키는데 사용된다. 시프트 레지스터의 사용은 거추장스러우며 복잡하다. 병렬 인, 직렬 아웃, 시프트 레지스터의 사용은 시간 소모적인데, 왜냐하면 퓨즈 상태가 직렬로 판독되기 때문이다.

프로그래머블 로직 장치(PLD)들은 때때로 전기 ID 데이터를 저장하기 위해 여분의 프로그래머블 메모리 셀들로 구현된다. 그러한 부가적인 셀들은 비용, 보드 면적 증가 등의 단점을 갖는다.

발명의 개요

본 발명은 제 1 회로 및 제 2 회로를 포함하는 전기 감식용 장치에 관한 것이다. 제 1 회로는 1개 이상의 제 1 입력 신호들에 응답하여 제 1 출력 신호를 발생시키도록 구성된다. 제 2 회로는 1개 이상의 제 2 입력 신호들에 응답하여 제 2 출력 신호를 발생시키도록 구성된다. 제 1 및 제 2 출력 신호들은 본드 패드(bond pad)에 제공된다.

본 발명의 목적, 특징 및 이점들은 (ⅰ)입력, 출력, 및/또는 I/O 본드 패드 상에 구현되며, (ⅱ)다이오드 스택없이 구현되며, (ⅲ)출력 경로의 본래 속도를 유지하며, 및/또는 (ⅳ)테스트된 장치에 의해 구동되는 전압 레벨인 전기 감식을 제공하는 전기 감식을 구현하는 방법 및/또는 아키텍쳐를 제공하는 것을 포함한다.

본 발명의 이러한 사항들과 다른 목적, 특징 및 이점들은 하기의 상세한 설명과 첨부된 청구범위 및 도면들로부터 명백해질 것이다:

도 1은 본 발명의 바람직한 실시예의 블럭도;

도 2는 도 1 회로의 상세 블럭도;

도 3은 본 발명의 다른 실시예의 상세 블럭도; 및

도 4는 도 1의 복수 회로 구현의 블럭도.

도 1을 참조하면, 본 발명의 바람직한 실시예를 도시하는 회로(100)의 블럭이 도시되어 있다. 일 예에서, 상기 회로(100)는 전기 ID/출력 구동기 회로이다. 일 실시예에서, 상기 회로(100)는 회로(116)와 회로(118)를 포함한다. 일 예에서, 상기 회로(116)는 전기 ID 로직 회로로서 구현되어 있다. 상기 회로(118)는, 일 예에서, 통상적인 출력 구동기 회로로서 구현되어 있다.

회로(100)는 신호(예를 들면, TEST)를 수신하는 입력부(102), 신호(예를 들면, READ)를 수신하는 입력부(104), 및 신호(예를 들면, PULL_DN)을 수신하는 입력부(108)를 구비한다. 상기 회로(100)는 신호(예를 들면, ELEC_ID)를 제공하는 출력부(110)와, 신호(예를 들면, OUTPUT)를 제공하는 출력부(112)를 구비한다. 신호(ELEC_IC)와 신호(OUTPUT)는 블럭(또는 회로)(114)에 제공된다. 일 실시예에서, 블럭(114)은 본드 패드(bond pad)이다. 상기 본드 패드는 입력 패드, 출력 패드, 및/또는 I/O 패드일 수 있다. 상기 신호(ELEC_ID)는 프로그래머블 엘리먼트로부터 판독된다(도 2와 관련하여 더 상세히 기술됨).

회로(100)를 사용하는 전기 ID는 회로(116)에서 프로그래머블 엘리먼트의 값을 판독함으로서 실행된다. 수많은 회로(116)는 집적회로로 구현되어 감식을 위해 사용되는 디지털 워드를 제공한다. 회로(116)로부터 판독될 때, 회로(118)는 3-상태 모드로 대체된다. 신호(TEST)는 로직 "하이(high)"로써 입력부(102)에 어써트(assert)된다. 신호(READ)는 로직 "하이(high)"로써 입력부(104)에 어써트(assert)된다. 신호(ELEC_ID)는 2개 파라미터를 기초로 로직 "하이(high)" 또는 로직 "로우(low)"로서 제공된다. 제 1 파라미터는 회로(116)내 퓨즈 프로그래머블 로직 엘리먼트의 상태(끈김 또는 끈기지 않음)이다. 제 2 파라미터는 회로(116)의 특정 구현예이다(도 2와 3과 관련하여 상세히 논의된다). 신호(TEST 또는 READ)중 어느 하나가 로직 "로우" 상태로서 제공된다면, 신호(ELEC_ID)는 높은 임피던스로서 제공된다. 회로(116)는 로직 "로우" 또는 로직 "하이"를 제공하는 퓨즈 프로그래머블 로직 엘리먼트를 포함하지만, 이에 제한되지 않는다.

다양한 신호들은 일반적으로 "온(on)"(예를 들면, 디지털 "하이"또는 1) 또는 "오프(off)"(예를 들면, 디지털 "로우" 또는 0)이다. 그러나, 신호의 on(예를 들면, 어써트된(asserted)) 및 off(예를 들면, 디-어써트디(de-asserted))에 대한 특정 극성은 따라서 특정 구현예의 설계 기준을 충족시키도록 조절된다(예를 들면, 반전된다).

회로(100)(예를 들면, 회로(118)을 사용하여)의 정상 작동중에, 회로(116)는 3-상태 모드로 대체된다. 신호(PULL_UP)는 로직 "하이"로써 입력부(106)에 어써트된다. 신호(PULL_DN)는 로직 "하이"로써 입력부(108)에 어써트된다. 만일 신호(PULL_UP 또는 PULL_DN)중 하나가 로직 "로우" 상태로 제공된다면, 회로(116)는 일반적으로 높은 임피던스 출력을 제공한다.

도 2를 참조하면, 회로(100)의 상세한 도면이 도시되어 있다. 일 예에서, 회로(116)의 구조는 게이트(122), 게이트(124), 게이트(126), 게이트(128), 엘리먼트(130), 트랜지스터(M1), 및 트랜지스터(M2)를 포함한다. 일 실시예에서, 게이트(122)는 NAND 게이트이다. 게이트(124)는 인버터로서 구현되어 있다. 일 실시예에서, 게이트(126)는 NAND 게이트이다. 일 실시예에서, 게이트(128)는 NOR 게이트이다. 트랜지스터(M1 및 M2)는 1개 이상의 MOSFET 트랜지스터로서 구현되어 있다. 엘리먼트(130)는, 일 실시예에서, 프로그래머블 로직 엘리먼트(예를 들면, 퓨즈래치 회로(fuselatch circuit) 등)이다. 그러나, 게이트(122, 124, 126, 128), 엘리머트(130) 및 트랜지스터(M1 및 M2)의 다른 실시예는 특정 실시예의 설계 기준을 충족시키도록 사용될 수 있다.

일 실시예에서, 게이트(122)는 신호(TEST)를 수신하는 제 1 입력부와 신호(READ)를 수신하는 제 2 입력부를 구비한다. 게이트(122)는 신호(예를 들면, ID_ENB)를 게이트(124)의 입력부에 그리고 게이트(128)의 제 1 입력부에 제공한다. 엘리먼트(130)는 신호(예를 들면, BLOWN)를 게이트(126)의 제 1 입력부에 그리고 게이트(128)의 제 2 입력부에 제공한다. 게이트(124)는 신호(예를 들면, ID_EN)를 게이트(126)의 제 2 입력부에 제공한다. 게이트(126)는 신호(예를 들면, A)를 트랜지스터(M1)의 게이트에 제공한다. 게이트(128)는 신호(예를 들면, B)를 트랜지스터(M2)의 게이트에 제공한다. 트랜지스터(M1)는 공급 전압(예를 들면, VCC)을 수신하는 소스와, 출력부(110)에 연결되는 드레인을 구비한다. 트랜지스터(M1)의 드레인은 트랜지스터(M2)의 드레인에 연결된다. 일 실시예에서, 트랜지스터(M2)의 소스는 그라운드 전위(예를 들면, VSS)를 수신한다.

전기 ID 작동중에, 신호(TEST)와 신호(READ)는 로직 "하이" 신호이다. 일 실시예에서, 엘리먼트(130)는 전기 ID 퓨즈가 끈겼을 때 신호(BLOWN)를 로직 "하이"로서 제공한다. 신호(BLOWN)는, 만일 전기 ID 퓨즈가 끈기지 않았다면, 로직 "로우"일 것이다.

일 예에서, 회로(100)는 하기 표 1에 도시된 것처럼 진리표를 구현한다. 신호 A와 B의 로직 상태는 참조로 포함되어 있다:

TEST	READ	BLOWN	A	B	ELEC_ID
0	X	X	1	0	Z
X	0	X	1	0	Z
1	1	0	1	1	0
1	1	1	0	0	1

값(Z)은 일반적으로 높은 임피던스 상태를 지시한다. 회로(118)는 높은 임피던스 상태를 구현하도록 유사한 로직을 구비한다. 일반적으로, 회로(116와 118)중 하나만이 디지털 로직 신호를 제공하며 다른 것은 높은 임피던스 상태이다. 따라서, 회로(100)는 테스트(또는 ID) 모드일 때 엘리먼트(130)의 값을 판단하지만, 테 스트 모드가 아닐 때에는 기능적 출력 구동기(118)를 준비시킨다.

도 3을 참조하면, 본 발명의 다른 실시예를 도시하는 회로(116')의 상세도가 도시되어 있다. 회로(116')의 구조는 일반적으로 게이트(122'), 게이트(124'), 엘리먼트(130'), 트랜지스터(M3'), 트랜지스터(M4'), 트랜지스터(M5') 및 트랜지스터(M6')를 포함한다. 일 실시예에서, 게이트(122')는 NAND 게이트이다. 게이트(124')는 인버터로서 구현되어 있다. 일 예에서, 트랜지스터(M3'-M6')는 1개 이상의 MOSFET 트랜지스터로서 구현되어 있다. 일 실시예에서, 게이트(122')는 신호(TEST)를 수신하는 제 1 입력부와 신호(READ)를 수신하는 제 2 입력부를 구비한다. 게이트(122')는 신호(ID_ENB)를 게이트(124')의 입력부에 그리고 트랜지스터(M4")의 게이트에 제공한다. 게이트(124')는 신호(ID_EN)를 트랜지스터(M5')의 게이트에 제공한다. 일 실시예에서, 트랜지스터(M3')의 소스는 공급 전압(VCC)를 수신한다. 트랜지스터(M3')의 드레인은 트랜지스터(M4')의 소스에 연결되어 있다. 트랜지스터(M4')의 드레인은, 일 실시예에서, 출력부(110)와 트랜지스터(M5')의 드레인에 연결되어 있다. 일 실시예에서, 트랜지스터(M5')의 소스는 트랜지스터(M6')의 드레인에 연결되어 있다. 트랜지스터(M6')의 소스는 그라운드 전위(VSS)를 수신한다. 엘리먼트(130')는, 일 실시예에서, 신호(BLOWN)를 트랜지스터(M3')의 게이트와 트랜지스터(M6')의 게이트에 제공한다.

전기 ID 작동중에, 신호(TEST)와 신호(READ)는 로직 "하이" 신호이다. 회로(116')는 하기 표 2에 도시된 것처럼 진리표를 구현한다.

TEST	READ	ID_EN	BLOWN	ELEC_ID
0	X	0	X	Z
X	0	0	X	Z
1	1	1	0	1
1	1	1	1	0

도 4를 참조하면, 복수의 회로(100a-100n)를 구현하는 예가 도시되어 있다. 복수의 회로(100a-100n)를 구현함으로써, 다중-비트 디지털 워드는 1개 이상의 본드 패드(114a-114n)에 제공된다. 다중-비트 디지털 워드는 집적 회로에 대한 특정 정보를 제공한다. 예를 들면, 디지털 워드는 집적 회로가 작동하는 특정 전압 레벨을 감식한다. 다른 예들은 회로(100a-100n)들이 구현되는 집적 회로의 특정 작동 특성을 포함하지만, 이에 제한되지 않는다. 집적 회로는 회로(100a-100n)를 구현함으로써 제한된 수의 본드 패드(114a-114n)를 구비하므로, 상기 본드 패드(114a-114n)는 테스트 모드일 때 전기 ID의 표현 및 작동 모드일 때 전기 신호의 표현을 위해서 사용될 수 있다.

본 발명에 따른 회로(100)를 사용하는 전기 ID는 (ⅰ)입력, 출력, 또는 I/O 본드 패드상에 구현되며, (ⅱ)다이오드 스택없이 구현되며, (ⅲ)출력 경로의 본래 속도를 유지하며, 그리고/또는 테스트된 장치에 의해 구동되는 전압 레벨인 전기 ID를 제공한다.

발명은 발명의 바람직한 실시예들을 참조하여 상세히 도시 및 기술되어 있지만, 발명의 사상 및 범위로부터 벗어나지 않고 방식 및 상세한 사항에서 다양한 변형이 이루어질 수 있음이 당기술의 당업자에게 이해될 것이다.

Claims

프로그래머블 엘리먼트(programmable element)를 포함하는 제 1 회로로서, 하나 이상의 제 1 입력 신호에 응답하여 본드 패드(bond pad) 상에 제 1 출력 신호를 발생시키도록 구성된 제 1 회로; 및

하나 이상의 제 2 입력 신호에 응답하여 상기 본드 패드 상에 제 2 출력 신호를 발생시키도록 구성된 제 2 회로;

를 포함하고, 상기 제 1 출력 신호 또는 상기 제 2 출력 신호 중 어느 하나를 제공하는 것을 특징으로 하는 장치.
제 1 항에 있어서, 상기 본드 패드는 입력 패드, 출력 패드 및 I/O 패드로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 장치.
제 1 항에 있어서,

상기 제 1 회로는 전기 감식 회로를 포함하며; 그리고

상기 제 2 회로는 출력 구동기 회로;

를 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서, 상기 제 1 출력 신호는 전기 감식 신호를 포함하는 것을 특징으로 하는 장치.
제 4 항에 있어서, 상기 전기 감식 신호는 (ⅰ) 로직 하이(HIGH) 또는 (ⅱ) 로직 로우(LOW)를 포함하는 것을 특징으로 하는 장치.
제 4 항에 있어서, 복수의 제 1 회로를 더 포함하며, 상기 복수의 제 1 회로는 다중-비트 디지털 워드를 발생시키도록 구성되어 있는 복수의 전기 감식 신호를 제공하도록 구성된 것을 특징으로 하는 장치.
제 6 항에 있어서, 상기 다중-비트 디지털 워드는 소자(device)의 복수의 작동 특성 중 하나를 감식하는 것을 특징으로 하는 장치.
제 4 항에 있어서, 상기 제 1 회로는 상기 제 1 회로 내의 상기 프로그래머블 엘리먼트에 응답하여 상기 전기 감식 신호를 발생시키는 것을 특징으로 하는 장치.
제 8 항에 있어서, 상기 프로그래머블 엘리먼트는 퓨즈를 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서, 상기 제 2 출력 신호는 상기 제 1 출력 신호가 디지털 로직 신호를 제공할 때 높은 임피던스 신호를 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서, 상기 제 1 출력 신호는 상기 제 2 출력 신호가 디지털 로직 신호를 제공할 때 높은 임피던스 신호를 포함하는 것을 특징으로 하는 장치.
작동 모드일 때, 복수의 작동 신호를 복수의 본드 패드에 제공하며; 그리고

테스트 모드일 때, 복수의 테스트 신호를 상기 복수의 본드 패드에 제공하도록 구성되며,

상기 복수의 작동 신호와 상기 복수의 테스트 신호의 제공은 프로그램가능하게 제어되는 것을 특징으로 하는 전기 감식용 장치.
제 12 항에 있어서, 상기 본드 패드는 입력 패드, 출력 패드 및 I/O 패드로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 장치.
(A) 1개 이상의 제 1 입력 신호에 응답하여 소자 테스트를 개시하는 단계;

(B) 작동 회로를 일시적으로 금지(disabling)하는 단계; 및

(C) 상기 1개 이상의 제 1 입력 신호에 응답하여 전기 감식 신호를 제공하는 단계;를 포함하며,

단계 (C)는 프로그램가능하게 제어되는 것을 특징으로 하는 소자의 전기적 감식 방법.
제 14 항에 있어서, 상기 전기 감식 신호를 판독한 후 상기 작동 회로를 작동 가능으로 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 14 항에 있어서, 상기 전기 감식 신호를 본드 패드에 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 16 항에 있어서, 상기 본드 패드는 입력 패드, 출력 패드 및 I/O 패드로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
제 14 항에 있어서, 단계 (C)는 다중-비트 디지털 워드를 발생시키도록 구성된 복수의 전기 감식 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서, 상기 다중-비트 디지털 워드는 복수의 작동 특성 중 하나를 감식하는 것을 특징으로 하는 방법.
제 14 항에 있어서, 단계 (C)는 퓨즈를 프로그램가능하게 제어하는 단계를 더 포함하는 것을 특징으로 하는 방법.