JPH11281714A - 半導体装置の入力回路及びその半導体装置 - Google Patents

半導体装置の入力回路及びその半導体装置

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JPH11281714A
JPH11281714A JP10346048A JP34604898A JPH11281714A JP H11281714 A JPH11281714 A JP H11281714A JP 10346048 A JP10346048 A JP 10346048A JP 34604898 A JP34604898 A JP 34604898A JP H11281714 A JPH11281714 A JP H11281714A
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JP
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transistor
pull
external signal
pad
high voltage
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JP10346048A
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Hakuko Cho
趙栢衡
Choong-Keun Kwak
郭忠根
Kokon Shin
申昊根
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

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  • Mathematical Physics (AREA)
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  • Logic Circuits (AREA)
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Abstract

(57)【要約】 【課題】 テストモードの間に外部信号の電圧レベルが
パッドを通じて入力回路に印加されても、入力回路を構
成する素子に加わるストレスを防止し、各入力トランジ
スタのゲート酸化膜が破壊されることを防止することが
できる半導体装置の入力回路及び半導体装置を提供す
る。 【解決手段】 少なくとも１つのパッドPADと、前記パ
ッドに対応する出力端子INIと、前記パッドに接続さ
れ、前記パッドを通じて印加される外部信号INEに応答
して、前記出力端子を電源電圧Vddにプルアップさせる
ためのプルアップトランジスタ101と、前記パッドに接
続され、前記外部信号に応答して前記出力端子を接地電
位Vssにプルダウンさせるためのプルダウントランジス
タ102と、前記外部信号が高電圧である場合に、前記プ
ルアップ及びプルダウントランジスタの両端電圧をほぼ
同一なレベルに設定することにより、前記外部信号によ
り前記トランジスタに加わるストレスを防止するための
ストレス防止回路200とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体装置に関する
ものであり、さらに詳しくは、パッドを通じて印加され
る外部信号の電圧レベルが高電圧である場合に、入力回
路に加えるストレスを防止するための半導体装置の入力
回路及びその半導体装置に関するものである。
【０００２】
【従来の技術】半導体装置、特に、半導体メモリ装置の
高集積化により素子（ｄｅｖｉｃｅ）の大きさまでも小
さくなる（微細化される）傾向にある。素子の大きさが
小さければ小さいほど、外部電圧を素子に加えるストレ
スによってチップの信頼性がより多くの影響を受けるよ
うになる。チップの信頼性テストは、通常、低性能チッ
プを選ぶために長時間に渡って遂行される。このような
テストは、開発過程が完了して製品が製造された後に遂
行されるので、低級チップの数量が多くなった場合に
は、多くの時間と費用の浪費の要因として作用する。従
って、製品を開発する課程でチップの信頼性を高くする
ことが好ましい。
【０００３】チップの信頼性テストが遂行される間に任
意のテストモードでチップを動作させるために、チップ
の入力ピンに特定信号あるいは高い電圧（ｓｕｐｅｒ
ｖｏｌｔａｇｅ：ＳＶ）を印加できることが必要であ
る。
【０００４】図１及び図２は、従来技術による入力回路
を示す回路図である。図１に図示された入力回路はノア
ゲートで構成され、そして、図２に図示された入力回路
はインバータで構成されている。
【０００５】上で説明されたように、任意のテストモー
ドで入力ピン、すなわちパッド（ＰＡＤ）を通じて印加
される外部信号ＩＮＥの電圧レベルが高電圧ＳＶである
場合、外部信号が印加されるＭＯＳトランジスタ（ｍｅ
ｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｔｒ
ａｎｓｉｓｔｏｒ；図１の１０及び１１、図２の１４や
１５）のゲートソース間に非常に高い電圧がかかるよう
になる。このため、入力トランジスタのゲート酸化膜へ
のストレスが加わり、素子破壊を招く可能性がある。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、テストモードの間に外部信号の電圧レベルがパッド
を通じて入力回路に印加されても、入力回路を構成する
素子に加わるストレスを防止することができる半導体装
置の入力回路及び半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上述した目的を達成する
ための本発明の半導体装置は、少なくとも１つのパッド
と、前記パッドに対応する出力端子と、前記パッドに接
続され、前記パッドを通じて印加される外部信号に応答
して、前記出力端子を電源電圧にプルアップさせるため
のプルアップトランジスタと、前記パッドに接続され、
前記外部信号に応答して前記出力端子を接地電位にプル
ダウンさせるためのプルダウントランジスタと、前記外
部信号が高電圧である場合に、前記プルアップ及びプル
ダウントランジスタの両端電圧をほぼ同一なレベルに設
定することにより、前記外部信号により前記トランジス
タに加わるストレスを防止するためのストレス防止回路
とを含むことを特徴とする。
【０００８】この実施形態においては、前記ストレス防
止回路は、前記パッドに接続され、前記外部信号を受け
入れて、前記外部信号の電圧レベルが前記電源電圧に比
べて高いレベルを持つ高電圧を検出し、前記外部信号の
電圧レベルが高電圧である場合に、高電圧検出信号を発
生する高電圧検出回路と、前記プルダウントランジスタ
と前記接地電位との間に接続され、前記高電圧検出信号
によりスイッチングされる第１スイッチトランジスタ
と、前記プルアップトランジスタの両端の間に電流通路
が形成され、前記高電圧検出信号に制御されるゲートを
持つ第２スイッチトランジスタとを有する。
【０００９】本発明の他の半導体装置は、少なくとも１
つのパッドと、前記パッドに対応する出力端子と、前記
パッドに接続され、前記パッドを通じて印加される外部
信号に応答して、前記出力端子を電源電圧にプルアップ
させるためのプルアップトランジスタと、前記パッドに
接続され、前記外部信号に応答して前記出力端子を接地
電位にプルダウンさせるためのプルダウントランジスタ
と、前記外部信号が高電圧である場合に、前記プルアッ
プ及びプルダウントランジスタの両端電圧をほぼ同一な
レベルに設定することにより、前記外部信号により前記
トランジスタに加わるストレスを防止するためのストレ
ス防止回路であって、前記パッドに接続され、前記外部
信号を受け入れて、前記外部信号の電圧レベルが前記電
源電圧に比べて高いレベルを持つ高電圧であるかを検出
し、前記外部信号の電圧レベルが高電圧である場合に、
高電圧検出信号を発生する高電圧検出回路と、前記プル
ダウントランジスタと前記接地電位との間に接続され、
前記高電圧検出信号によりスイッチングされる第１スイ
ッチトランジスタとを含むストレス防止回路とを有する
ことを特徴とする。
【００１０】この実施形態においては、前記プルアップ
トランジスタはＰＭＯＳトランジスタで構成され、前記
プルダウントランジスタはＮＭＯＳトランジスタで構成
される。
【００１１】この実施形態においては、前記ストレス防
止回路は、前記プルアップトランジスタの両端の間に電
流通路が形成され、前記高電圧検出信号に制御されるゲ
ートを持つ第２スイッチトランジスタを含む。
【００１２】この実施形態においては、前記電源電圧と
前記プルアップトランジスタの間に接続され、チップ活
性化信号によりスイッチングされる第３スイッチトラン
ジスタと、前記プルダウントランジスタの両端の間に並
列に接続され、前記チップ活性化信号によりスイッチン
グされる第４スイッチトランジスタとを付加的に含み、
前記プルアップ及び前記プルダウントランジスタと前記
第１，第３及び第４スイッチトランジスタはノアゲート
として動作する。
【００１３】この実施形態においては、前記ストレス防
止回路は、前記電源電圧と前記プルアップトランジスタ
の前記電源電圧に近く配置された端子との間に電流通路
が形成され、前記高電圧検出信号が印加されるゲートを
持つ第１ＰＭＯＳトランジスタと、前記電源電圧と前記
出力端子の間に電流通路が形成され、前記高電圧検出信
号が印加されるゲートを持つ第２ＰＭＯＳトランジスタ
とを含む。
【００１４】本発明の他の半導体装置は、少なくとも１
つのパッドと、前記パッドに対応する出力端子と、前記
パッドに接続され、前記パッドを通じて印加される外部
信号に応答して前記出力端子を電源電圧にプルアップさ
せるためのプルアップトランジスタと、前記パッドに接
続され、前記外部信号に応答して前記出力端子を接地電
位にプルダウンさせるためのプルダウントランジスタと
を含む少なくとも１つの入力回路を持つ半導体装置にお
いて、前記パッドに接続され、前記外部信号を受け入れ
て前記外部信号の電圧レベルが電源電圧に比べて高いレ
ベルを持つ高電圧であるかを検出し、前記外部信号の電
圧レベルが高電圧である場合に、高電圧検出信号を発生
する高電圧検出回路と、前記プルダウントランジスタと
前記接地電位との間に接続され、前記高電圧検出信号に
よりスイッチングされる第１スイッチトランジスタと、
前記電源電圧と前記プルアップトランジスタとの間に接
続され、チップ活性化信号によりスイッチングされる第
３スイッチトランジスタと、前記プルダウントランジス
タの両端の間に並列に接続され、前記チップ活性化信号
によりスイッチングされる第４スイッチトランジスタ
と、前記外部信号が高電圧である場合に、前記プルアッ
プ及びプルダウントランジスタの両端電圧をほぼ同一な
レベルに設定することにより、前記外部信号により前記
トランジスタに加わるストレスを防止するためのストレ
ス防止回路とを含むことを特徴とする。
【００１５】この実施形態においては、前記ストレス防
止回路は、前記電源電圧と前記フルアップトランジスタ
のソースとの間に電流通路が形成され、前記高電圧検出
信号が印加されるゲートを持つ第１ＰＭＯＳトランジス
タと、前記電源電圧と前記出力端子との間に電流通路が
形成され、前記高電圧検出信号が印加されるゲートを持
つ第２ＰＭＯＳトランジスタとを含む。
【００１６】この実施形態においては、前記ストレス防
止回路は、前記プルアップトランジスタの両端の間に電
流通路が形成され、前記高電圧検出信号に制御されるゲ
ートを持つＰＭＯＳトランジスタを含む。
【００１７】又、本発明の半導体装置の入力回路は、印
加される外部信号に応答して、出力端子を電源電圧にプ
ルアップさせるためのプルアップトランジスタと、前記
外部信号に応答して前記出力端子を接地電位にプルダウ
ンさせるためのプルダウントランジスタとを有する信号
入力回路と、前記外部信号が高電圧である場合に、前記
プルアップ及びプルダウントランジスタの両端電圧をほ
ぼ同一なレベルに設定することにより、前記外部信号に
より前記トランジスタに加わるストレスを防止するため
のストレス防止回路とを含むことを特徴とする。
【００１８】又、本発明の半導体装置は、外部信号を少
なくとも１つの入力回路を介して入力する半導体装置で
あって、前記入力回路が、印加される外部信号に応答し
て、出力端子を電源電圧にプルアップさせるためのプル
アップトランジスタと、前記外部信号に応答して前記出
力端子を接地電位にプルダウンさせるためのプルダウン
トランジスタとを有する信号入力回路と、前記外部信号
が高電圧である場合に、前記プルアップ及びプルダウン
トランジスタの両端電圧をほぼ同一なレベルに設定する
ことにより、前記外部信号により前記トランジスタに加
わるストレスを防止するためのストレス防止回路とを含
むことを特徴とする。
【００１９】このような構成により、信頼線検証のテス
トモードの間に入力ピンを通じて高電圧が印加される場
合にも、これにより入力トランジスタに加わるストレス
を防止することができる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態による半
導体装置の入力回路の構成例を、参照図面の図３及び図
４に基づいて、詳細に説明する。
【００２１】以下の説明では、本発明のより明瞭な理解
を提供するために、特定の詳細な例に限定して説明す
る。しかし、当該技術分野に通常の知識を持つ人々にお
いては、本発明は、このような詳細な項目の限定がなく
ても、特許請求の範囲に記載された構成により実施する
ことができる。
【００２２】図３を参照すると、本実施の形態の新規な
半導体装置の入力回路は、ストレス防止回路２００を含
み、ストレス防止回路２００は、外部信号ＩＮＥが電源
電圧Ｖｄｄに比べて高いレベルを持つ高電圧である場合
に、入力トランジスタの両端電圧、すなわちドレインソ
ース電圧を同一なレベル（具体的には、トランジスタの
スレショルド電圧だけ降下されたレベル）に設定する。
これにより、外部信号（ＩＮＥ）により入力トランジス
タに加わるストレスを防止することができ、その結果、
入力トランジスタのゲート酸化膜が破壊されることを防
止することができる。
【００２３】図３には、本発明の好ましい第１実施形態
による半導体装置の構成を示す回路構成図が図示されて
いる。
【００２４】半導体装置は、少なくとも１つのパッド
（ＰＡＤ）（あるいは、入力ピン）、入力回路１００及
びストレス防止回路２００を含む。入力回路１００は、
１つのＰＭＯＳトランジスタ１０１と１つのＮＭＯＳト
ランジスタ１０２で構成され、トランジスタ１０１及び
１０２の電流通路は、電源電圧Ｖｄｄと接地電位Ｖｓｓ
の間に直列に順次に形成され、それぞれのゲートはパッ
ド（ＰＡＤ）に連結されている。
【００２５】ストレス防止回路２００は、外部信号ＩＮ
Ｅが電源電圧Ｖｄｄに比べて高いレベルを持つ高電圧Ｓ
Ｖである場合、入力トランジスタ１０１及び１０２の両
端電圧、すなわち、ドレインソース電圧を同一なレベル
（要するに、Ｖｄｄ）に設定するように、高電圧検出回
路２０２，直列連結された奇数のインバータ１０５〜１
０７からなるインバータチェーン２０４，１つのＮＭＯ
Ｓトランジスタ１０３、及び１つのＰＭＯＳトランジス
タ１０４からなっている。
【００２６】パッド（ＰＡＤ）に連結された高電圧検出
回路２０２は、パッド（ＰＡＤ）を通じて印加される外
部信号ＩＮＥの電圧レベルが電源電圧Ｖｄｄに比べて高
いレベルである場合に、これを検出して高電圧検出信号
（ＳＶＤＴ）を発生する。ここで、高電圧検出信号ＳＶ
ＤＴは、正常な動作の間はローレベル（ｌｏｗ ｌｅｖ
ｅｌ）であり、テストモードの間に外部信号ＩＮＥの電
圧レベルが高くなるとハイレベル（ｈｉｇｈ ｌｅｖｅ
ｌ）になる。
【００２７】ＮＭＯＳトランジスタ１０３は、トランジ
スタのソースと接地電位Ｖｓｓの間に接続され、インバ
ータチェーン２０４を通じて印加される信号／ＳＶＤＴ
（以下、／Ｘは信号Ｘの反転信号を示す）に制御され
る。そして、ＰＭＯＳトランジスタ１０４は、ＰＭＯＳ
トランジスタ１０１の両端（要するに、電源電圧Ｖｄｄ
とドレイン）の間に接続され、インバータチェーン２０
４を通じて印加される信号／ＳＶＤＴに制御される。
【００２８】万一、テストモードの間にパッド（ＰＡ
Ｄ）を通じて高電圧ＳＶの外部信号ＩＮＥが印加される
と、高電圧検出回路２００はこれを検出してハイレベル
の高電圧検出信号ＳＶＤＴを発生する。インバータチェ
ーン２０４を通じて印加される信号／ＳＶＤＴはローレ
ベルとなるので、ＮＭＯＳトランジスタ１０３が非導通
（ＯＦＦ）、ＰＭＯＳトランジスタ１０４が導通（Ｏ
Ｎ）され、入力トランジスタ１０１及び１０２、すなわ
ち、各々プルアップ及びプルダウン動作を遂行するＰＭ
ＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１０
２の両端電圧は、電源電圧Ｖｄｄのレベルになる。結果
的に、外部信号ＩＮＥが印加される入力トランジスタ１
０１及び１０２のドレインソース電圧差を除去して、ゲ
ート酸化膜に加えるストレスを減少させることにより、
入力トランジスタ１０１及び１０２が破壊されるのを防
止することができる。
【００２９】図４は、本発明の好ましい第２実施形態に
よる半導体装置の構成を示す回路構成図である。図４に
おいて、図３の構成要素と同様な機能を持つ構成要素に
対しては同一の参照番号を併記する。
【００３０】図４に図示されたように、入力回路１００
は、外部信号ＩＮＥ及びチップ活性化信号／ＣＳにより
動作するノアゲート（ＮＯＲ ｇａｔｅ）から構成され
ている。入力回路１００は、２つのＰＭＯＳトランジス
タ１０９及び１１０と２つのＮＭＯＳトランジスタ１１
１及び１１２からなっている。第１実施形態のように入
力トランジスタ１１０及び１１１の両端電圧差をなくす
ためのストレス防止回路２００は、高電圧検出回路２０
２，３つのインバータ１１６〜１１８からなるインバー
タチェーン２０２，１つのＮＭＯＳトランジスタ１１
３，及び２つのＰＭＯＳトランジスタ１１４及び１１５
からなっている。高電圧検出回路２０２は第１実施形態
のそれと同一なので、説明が重複しないように説明を省
略する。
【００３１】ＮＭＯＳトランジスタ１１３の電流通路
は、ＮＭＯＳトランジスタ１１１及び１１２の共通ソー
ス接続点Ｎ２と接地電位Ｖｓｓとの間に形成され、ゲー
トはインバータチェーン２０４を通じて印加される信号
／ＳＶＤＴに制御される。ＰＭＯＳトランジスタ１１４
の電流通路は、電源電圧ＶｄｄとＰＭＯＳトランジスタ
１１０のソースの間に形成され、ゲートは信号／ＳＶＤ
Ｔに制御される。そして、ＰＭＯＳトランジスタ１１５
の電流通路は、電源電圧ＶｄｄとＰＭＯＳトランジスタ
１１０のドレーン、すなわち、ＮＭＯＳトランジスタ１
１１及び１１２の共通ドレーン接続点Ｎ１の間に形成さ
れ、ゲートは信号／ＳＶＤＴに制御される。
【００３２】万一、テストモードの間にパッド（ＰＡ
Ｄ）を通じて高電圧ＳＶの外部信号ＩＮＥが印加される
と、高電圧検出回路２０２はこれを検出してハイレベル
の高電圧検出信号ＳＶＤＴを発生する。このためＮＭＯ
Ｓトランジスタ１１３が非導通（ＯＦＦ）、ＰＭＯＳト
ランジスタ１１４及び１１５が導通（ＯＮ）され、ＰＭ
ＯＳ及びＮＭＯＳトランジスタ１１０及び１１１の両端
電圧は電源電圧Ｖｄｄのレベルになる。結果的に、外部
信号ＩＮＥが印加される入力トランジスタ１１０及び１
１１のドレーンソース電圧差を除去するので、ゲート酸
化膜に加わるストレスを減少させることができる。
【００３３】以上で、本発明による回路の構成及び動作
を説明及び図面により図示したが、これは一例にすぎ
ず、本発明の技術的思想及びその範囲内で多様な変化及
び変更ができることはもちろんである。
【００３４】
【発明の効果】以上説明したように、外部信号により入
力トランジスタに加えるストレスを防止することがで
き、その結果、入力トランジスタのゲート酸化膜が破壊
されることを防止することができる。
【００３５】
【図面の簡単な説明】
【図１】従来技術による半導体装置の入力回路の一例を
示す回路図である。
【図２】従来技術による半導体装置の入力回路の他の例
を示す回路図である。
【図３】本発明の好ましい第１実施形態による半導体装
置の入力回路を示す回路構成図である。
【図４】本発明の好ましい第２実施形態による半導体装
置の入力回路を示す回路構成図である。
【符号の説明】
１００，１００’ 入力回路 ２００，２００’ ストレス防止回路 ２０２，２０２’ 高電圧検出回路 ２０４，２０４’ インバータチェーン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/00 １０１Ｋ Ｈ０３Ｋ 19/0175

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのパッドと、 前記パッドに対応する出力端子と、 前記パッドに接続され、前記パッドを通じて印加される
    外部信号に応答して、前記出力端子を電源電圧にプルア
    ップさせるためのプルアップトランジスタと、 前記パッドに接続され、前記外部信号に応答して前記出
    力端子を接地電位にプルダウンさせるためのプルダウン
    トランジスタと、 前記外部信号が高電圧である場合に、前記プルアップ及
    びプルダウントランジスタの両端電圧をほぼ同一なレベ
    ルに設定することにより、前記外部信号により前記トラ
    ンジスタに加わるストレスを防止するためのストレス防
    止回路とを含むことを特徴とする半導体装置。
  2. 【請求項２】 前記ストレス防止回路は、 前記パッドに接続され、前記外部信号を受け入れて、前
    記外部信号の電圧レベルが前記電源電圧に比べて高いレ
    ベルを持つ高電圧を検出し、前記外部信号の電圧レベル
    が高電圧である場合に、高電圧検出信号を発生する高電
    圧検出回路と、 前記プルダウントランジスタと前記接地電位との間に接
    続され、前記高電圧検出信号によりスイッチングされる
    第１スイッチトランジスタと、 前記プルアップトランジスタの両端の間に電流通路が形
    成され、前記高電圧検出信号に制御されるゲートを持つ
    第２スイッチトランジスタとを有することを特徴とする
    請求項１に記載の半導体装置。
  3. 【請求項３】 少なくとも１つのパッドと、 前記パッドに対応する出力端子と、 前記パッドに接続され、前記パッドを通じて印加される
    外部信号に応答して、前記出力端子を電源電圧にプルア
    ップさせるためのプルアップトランジスタと、 前記パッドに接続され、前記外部信号に応答して前記出
    力端子を接地電位にプルダウンさせるためのプルダウン
    トランジスタと、 前記外部信号が高電圧である場合に、前記プルアップ及
    びプルダウントランジスタの両端電圧をほぼ同一なレベ
    ルに設定することにより、前記外部信号により前記トラ
    ンジスタに加わるストレスを防止するためのストレス防
    止回路であって、 前記パッドに接続され、前記外部信号を受け入れて、前
    記外部信号の電圧レベルが前記電源電圧に比べて高いレ
    ベルを持つ高電圧であるかを検出し、前記外部信号の電
    圧レベルが高電圧である場合に、高電圧検出信号を発生
    する高電圧検出回路と、 前記プルダウントランジスタと前記接地電位との間に接
    続され、前記高電圧検出信号によりスイッチングされる
    第１スイッチトランジスタとを含むストレス防止回路と
    を有することを特徴とする半導体装置。
  4. 【請求項４】 前記プルアップトランジスタはＰＭＯＳ
    トランジスタで構成され、前記プルダウントランジスタ
    はＮＭＯＳトランジスタで構成されることを特徴とする
    請求項１又は３に記載の半導体装置。
  5. 【請求項５】 前記ストレス防止回路は、前記プルアッ
    プトランジスタの両端の間に電流通路が形成され、前記
    高電圧検出信号に制御されるゲートを持つ第２スイッチ
    トランジスタを含むことを特徴とする請求項３に記載の
    半導体装置。
  6. 【請求項６】 前記電源電圧と前記プルアップトランジ
    スタの間に接続され、チップ活性化信号によりスイッチ
    ングされる第３スイッチトランジスタと、前記プルダウ
    ントランジスタの両端の間に並列に接続され、前記チッ
    プ活性化信号によりスイッチングされる第４スイッチト
    ランジスタとを付加的に含み、 前記プルアップ及び前記プルダウントランジスタと前記
    第１，第３及び第４スイッチトランジスタはノアゲート
    として動作することを特徴とする請求項３に記載の半導
    体装置。
  7. 【請求項７】 前記ストレス防止回路は、 前記電源電圧と前記プルアップトランジスタの前記電源
    電圧に近く配置された端子との間に電流通路が形成さ
    れ、前記高電圧検出信号が印加されるゲートを持つ第１
    ＰＭＯＳトランジスタと、 前記電源電圧と前記出力端子の間に電流通路が形成さ
    れ、前記高電圧検出信号が印加されるゲートを持つ第２
    ＰＭＯＳトランジスタとを含むことを特徴とする請求項
    ６に記載の半導体装置。
  8. 【請求項８】 少なくとも１つのパッドと、前記パッド
    に対応する出力端子と、前記パッドに接続され、前記パ
    ッドを通じて印加される外部信号に応答して前記出力端
    子を電源電圧にプルアップさせるためのプルアップトラ
    ンジスタと、前記パッドに接続され、前記外部信号に応
    答して前記出力端子を接地電位にプルダウンさせるため
    のプルダウントランジスタとを含む少なくとも１つの入
    力回路を持つ半導体装置において、 前記パッドに接続され、前記外部信号を受け入れて前記
    外部信号の電圧レベルが電源電圧に比べて高いレベルを
    持つ高電圧であるかを検出し、前記外部信号の電圧レベ
    ルが高電圧である場合に、高電圧検出信号を発生する高
    電圧検出回路と、 前記プルダウントランジスタと前記接地電位との間に接
    続され、前記高電圧検出信号によりスイッチングされる
    第１スイッチトランジスタと、 前記電源電圧と前記プルアップトランジスタとの間に接
    続され、チップ活性化信号によりスイッチングされる第
    ３スイッチトランジスタと、 前記プルダウントランジスタの両端の間に並列に接続さ
    れ、前記チップ活性化信号によりスイッチングされる第
    ４スイッチトランジスタと、 前記外部信号が高電圧である場合に、前記プルアップ及
    びプルダウントランジスタの両端電圧をほぼ同一なレベ
    ルに設定することにより、前記外部信号により前記トラ
    ンジスタに加わるストレスを防止するためのストレス防
    止回路とを含むことを特徴とする半導体装置。
  9. 【請求項９】 前記ストレス防止回路は、 前記電源電圧と前記フルアップトランジスタのソースと
    の間に電流通路が形成され、前記高電圧検出信号が印加
    されるゲートを持つ第１ＰＭＯＳトランジスタと、 前記電源電圧と前記出力端子との間に電流通路が形成さ
    れ、前記高電圧検出信号が印加されるゲートを持つ第２
    ＰＭＯＳトランジスタとを含むことを特徴とする請求項
    ８に記載の半導体装置。
  10. 【請求項１０】 前記ストレス防止回路は、前記プルア
    ップトランジスタの両端の間に電流通路が形成され、前
    記高電圧検出信号に制御されるゲートを持つＰＭＯＳト
    ランジスタを含むことを特徴とする請求項８に記載の半
    導体装置。
  11. 【請求項１１】 印加される外部信号に応答して、出力
    端子を電源電圧にプルアップさせるためのプルアップト
    ランジスタと、前記外部信号に応答して前記出力端子を
    接地電位にプルダウンさせるためのプルダウントランジ
    スタとを有する信号入力回路と、 前記外部信号が高電圧である場合に、前記プルアップ及
    びプルダウントランジスタの両端電圧をほぼ同一なレベ
    ルに設定することにより、前記外部信号により前記トラ
    ンジスタに加わるストレスを防止するためのストレス防
    止回路とを含むことを特徴とする半導体装置の入力回
    路。
  12. 【請求項１２】 外部信号を少なくとも１つの入力回路
    を介して入力する半導体装置であって、 前記入力回路が、 印加される外部信号に応答して、出力端子を電源電圧に
    プルアップさせるためのプルアップトランジスタと、前
    記外部信号に応答して前記出力端子を接地電位にプルダ
    ウンさせるためのプルダウントランジスタとを有する信
    号入力回路と、 前記外部信号が高電圧である場合に、前記プルアップ及
    びプルダウントランジスタの両端電圧をほぼ同一なレベ
    ルに設定することにより、前記外部信号により前記トラ
    ンジスタに加わるストレスを防止するためのストレス防
    止回路とを含むことを特徴とする半導体装置。
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