KR0176192B1 - 반도체 메모리 장치의 오류검출정정회로의 디세이블회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로에 관해 개시한다. 종래에는 전기적 테스트 수행시 오류검출정정 회로가 항상 인에이블되어 있어서 만약 오류검출정정 회로가 불량일 경우는 상기 오류검출정정 회로로 말미암아 오류검출정정 회로에 관련된 회로가 전기적 테스트에서 불량이 될 수가 있었으나, 본 발명의 회로에 따르면 전기적 테스트 수행시 선택적으로 오류검출정정 회로를 디세이블시킴으로써 설사 오류검출정정 회로가 불량일지라도 오류검출정정 회로에 관련된 회로는 전기적 테스트시에 영향을 받지 않음으로 불량성 오류검출정정 회로로 인한 양질의 제품이 불량으로 처리되는 것을 방지할 수 있다.
Description
제1도는 종래의 반도체 메모리 장치의 오류검출정정(ECC:Error Checking Correction) 회로의 디세이블회로도.
제2도는 본 발명의 실시예 1에 의한 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로도.
제3도는 상기 제2도의 클럭파형도.
제4도는 본 발명의 실시예 2에 의한 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로도.
본 발명은 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로에 관한 것으로서, 특히 비휘발성 메모리 장치의 오류검출정정 회로의 디세이블회로에 관한 것이다.
반도체 메모리 장치의 고집적화 및 메모리 용량의 증대로 인해 각 단위공정에서 발생할 수 있는 미소입자에 의해 불량 또는 패턴 불량률의 증가는 전기적 테스트에서 테스트 수율 저하 및 신뢰성 저하를 가져오는 원인이 되고 있다. 그래서 현재 생산되는 반도체 메모리 장치는 상기 문제로 인해 발생하는 불량 제품을 리페어(repair)할 수 있는 오류검출정정 회로를 내장하고 있다. 특히 비휘발성 메모리 장치의 경우는 오류검출정정 회로를 통해 단위공정에서 발생하는 미소입자, 패턴 불량 및 셀트랜지스터의 특성 불량 등을 리페어하고 있다.
제1도는 종래의 반도체 메모리 장치의 오류검출정정(ECC:Error Checking Correction) 회로의 디세이블회로도를 나타낸다. 그 구조는 ECC패드(1)에 게이트가 Vcc(전원전압)에 연결된 NMOS트랜지스터(3)와 버퍼회로(5)가 연결되어 있다. 상기 버퍼회로(5)의 출력단에 오류검출정정 회로(7)가 연결되어 있다. 오류검출정정 회로(7)는 ECC패드(1)에 로우(low)레벨의 신호가 입력될 때 인에이블(enable)되어 동작하고, 하이(high)레벨의 전압이 인가되면 디세이블(disable)되어 동작하지 않는다. 여기서 NMOS트랜지스터(3)가 턴온(turn-on)된 상태에서 ECC패드(1)에 하이 레벨의 전압이 인가될 때 오류검출정정 회로(7)가 디세이블되는 이유는 채널의 길이가 긴 NMOS트랜지스터를 사용하기 때문이다. 그런데 패키징된 반도체 메모리 장치에는 ECC패드가 외부와 연결되지 않기 때문에 ECC패드에 전압을 인가할 수가 없다. 그래서 오류검출정정 회로를 인에이블시키기 위해서 NMOS트랜지스터의 게이트에 Vcc를 연결함으로써 NMOS트랜지스터는 항상 온상태가 되어 오류검출정정 회로는 인에이블상태를 유지하게 된다.
상술한 종래의 반도체 메모리 장치를 제조하는 과정 중 단위공정에서 발생할 수 있는 미소입자에 의한 불량 및 패턴 불량으로 인해 오류검출정정 회로가 불량일 경우에는 양호한 반도체 메모리 장치가 전기적 테스트 공정에서 불량인 오류검출정정 회로로 말미암아 불량 처리되는 경우가 발생될 수가 있다. 그것은 전기적 테스트 공정에서 오류검출정정 회로는 항상 인에이블되어 있어서, 오류검출정정 회로와 관련된 회로를 테스트할 때 오류검출정정 회로가 항상 영향을 미치기 때문이다.
따라서 본 발명의 목적은 불량성 오류검출정정 회로로 말미암아 양호한 제품이 불량으로 판정되는 것을 방지하기 위한 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로를 제공데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예 1는, 외부 입력 신호에 의해 선택적으로 하이 레벨과 로우 레벨의 신호를 출력하는 하이트립포인트버퍼회로와, 상기 하이트립포인트버퍼회로의 출력이 불안정해질 경우 하이트립포인트버퍼회로의 출력을 대신하는 파워업(power up) 회로 및 상기 하이트립포인트버퍼회로의 출력에 따라 오류검출정정 회로를 제어하는 래취 회로를 갖는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로를 제공한다.
바람직하기로는 상기 하이트립포인트버퍼회로는 클럭 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 입력단과, 상기 입력단회로의 출력 신호를 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 전송하는 전송게이트와, 상기 전송게이트의 동작을 제어하는 칩인에이블 회로로 구성된다. 또, 상기 파워업 회로는 칩인에이블 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 칩인에이블 입력단과, 상기 칩인에이블 입력단의 출력을 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 받아서 하이 레벨과 로우 레벨의 출력 신호를 선택적으로 출력하는 제어회로와, 상기 제어회로에 따라 작동하는 MOS트랜지스터로 구성된다. 그리고, 상기 래취 회로는 두개의 역병렬로 연결된 인버터들로 구성된다.
상기 목적을 달성하기 위한 본 발명의 실시예 2는, 외부 입력신호에 의해 선택적으로 하이 레벨과 로우 레벨의 신호를 출력하는 하이트립포인트버퍼회로와, 상기 하이트립포인트버퍼회로의 출력이 불안정해질 경우 하이트립포인트버퍼회로의 출력을 대신하는 파워업 회로 및 상기 하이트립포인트버퍼회로의 출력을 래취하는 래취 회로로 구성된 제1입력단과, 상기 제1입력단과 동일하게 구성된 제2입력단 및 상기 제1입력단과 제2입력단의 출력에 따라 오류검출정정 회로를 제어하는 게이트회로를 갖는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로를 제공한다.
바람직하기로는, 상기 하이트립포인트버퍼회로는 클럭 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 입력단과, 상기 입력단 회로의 출력 신호를 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 전송하는 전송게이트와, 상기 전송게이트의 동작을 제어하는 칩인에이블 회로로 구성된다. 또, 상기 파워업 회로는 칩인에이블 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 칩인에이블 입력단과, 상기 칩인에이블 입력단의 출력을 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 받아서 하이 레벨과 로우 레벨의 출력 신호를 선택적으로 출력하는 제어회로와, 상기 제어회로에 따라 작동하는 MOS트랜지스터로 구성된다. 그리고, 상기 래취 회로는 두 개의 역병렬로 연결된 인버터들로 구성되고, 상기 게이트 회로는 낸드게이트로 구성된다.
상기 본 발명에 의하여 불량성 오류검출정정 회로로 인한 양질의 제품이 불량되는 것을 방지할 수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제2도는 본 발명의 실시예 1에 의한 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로도를 나타낸다. 그 구조는 하이트립포인트버퍼(high trip point buffer)회로(11)와 파워업(power-up) 회로(13)와 래취 회로(15) 및 오류검출정정 회로(17)로 구성되어 있다.
상기 하이트립포인트버퍼회로(11)는 클럭 단자와, 상기 클럭 단자에 종속적으로 연결된 제1NMOS트랜지스터, 제1PMOS트랜지스터 및 제1디플리션(depletion) 트랜지스터와, 상기 제1PMOS트랜지스터에 연결된 제2NMOS트랜지스터와, 상기 제1PMOS트랜지스터와 제1디플리션 트랜지스터를 접속시키는 N1노드에 연결된 세개의 인버터들 및 전송게이트와, 상기 전송게이트를 제어하기 위해 하는 CEt바 신호를 입력으로 하고 다른 하나는 CEt바가 세개의 인버터를 통해서 입력으로 하는 노아게이트(NOR gate) 및 인버터로 구성되어 있다.
상기 파워업 회로는 CEt바 신호를 입력으로 하는 인버터와, 상기 인버터에 연결된 두개의 PMOS트랜지스터, 한개의 NMOS트랜지스터 및 한개의 디플리션 트랜지스터와, 상기 두개의 PMOS트랜지스터에 연결된 세개의 인버터와, 하나는 상기 세개의 인버터의 출력을 입력으로 하고, 다른 하나는 상기 세개의 인버터의 출력이 또 다른 세개의 인버터를 통해서 입력되는 노아게이트와, 상기 노아게이트에 종속적으로 연결된 인버터 및 제2PMOS트랜지스터로 구성되어 있다.
상기 래취 회로는 래취 역할을 하기 위해 두개가 역병렬로 연결된 인버터들 및 버퍼 역할을 하는 두개의 인버터들로 구성되어 있다.
제3도는 상기 제2도의 클럭 파형도를 나타낸다. 클럭1은 로우 레벨의 신호 파형이고, 클럭2은 짧은 Vcc의 하이 레벨을 갖는 신호 파형이며, 클럭3은 짧은 (Vcc+△V)의 하이 레벨을 갖는 신호 파형이다.
제3도의 클럭 신호를 참조로 하여 제2도의 회로 동작을 설명하기로 한다. 클럭1이 클럭단자(27)에 인가되면 제1PMOS트랜지스터(21)가 턴온(turn-on)되지 않기 때문에 N1노드는 로우 레벨이 되어 전송게이트(23)로 하이 레벨의 신호가 된다. 이때 CEt바 신호로 클럭1이 인가되어 이것이 약간 지연된 상태에서 전송게이트(23)에 인가되어 전송게이트(23)를 오프시킨다. 그러면 제2PMOS트랜지스터(25)는 수 NS동안만 턴온되어 래취 회로(15)의 입력을 하이 레벨로 만든다. 이것은 오류검출정정 회로(17)의 입력을 로우 레벨이 되게 하여 오류검출정정 회로(17)는 인에이블(enable)되므로 동작 상태가 된다.
다음에 클럭2신호가 클럭과 CEt바에 인가되더라도 제1PMOS트랜지스터(21)는 턴온되지 않기 때문에 N1노드는 로우 레벨이 되고 제2PMOS트랜지스터(25)는 수 NS동안 턴온되어 래취 회로(15)의 입력은 하이 레벨이 되어 래취 회로(15)의 출력은 하이 상태로 되어 오류검출정정 회로(17)는 계속 인에이블되어 있게 된다.
그리고 클럭3신호가 클럭과 CEt바에 인가되면 제1PMOS트랜지스터(21)가 턴온되어 N1노드가 하이 레벨로 되고, 제2PMOS트랜지스터(25)가 수 NS동안 턴온되어 래취 회로(15)의 입력은 로우 레벨이 되므로 래취 회로(15)의 출력은 계속 로우 상태가 되어 오류검출정정 회로(17)는 항상 디세이블되어 동작이 중단된 상태를 유지한다.
제4도는 본 발명의 실시예 2에 의한 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로도이다. 제4도의 구조는 클럭 신호에 의해 하이 레벨과 로우 레벨의 신호를 출력하는 제1하이트립포인트버퍼회로(61)와, 상기 제1하이트립포인트버퍼회로(61)의 출력이 불안정해질 경우 제1하이트립포인트버퍼회로(61)의 출력을 대신하는 제1파워업 회로(63) 및 상기 제1하이트립포인트버퍼회로(61)의 출력을 래취하는 제1래취 회로(65)로 구성된 제1입력단(41)과, 클럭 신호에 의해 하이 레벨과 로우 레벨의 신호를 출력하는 제2하이트립포인트버퍼회로(71)와, 상기 제2하이트립포인트버퍼회로(71)의 출력이 불안정해질 경우 제2하이트립포인트버퍼회로(71)의 출력을 대신하는 제2파워업 회로(73) 및 상기 제2하이트립포인트버퍼회로(71)의 출력을 래취하는 제1래취 회로(75)로 구성된 제2입력단(43)과, 상기 제1입력단(41)과 제2입력단(43)의 출력에 따라 오류검출정정 회로(47)를 제어하는 게이트단(45)으로 구성되어 있다. 상기 게이트단(45)은 제1입력단(41)과 제2입력단(43)의 출력이 입력되는 낸드게이트(51)와 상기 낸드게이트의 출력에 직렬로 연결된 두개의 인버터들로 구성되어 있다.
제4도의 회로는 상기 제2도에서 클럭 신호에 의해 순간적으로 제1하이트립포인트버퍼회로(61) 또는 제2하이트립포인트버퍼회로(71)의 출력 신호를 변경시키는 짧은 노이즈가 인가됨으로 인해 오류검출정정 회로(47)가 원치 않는 순간에 디세이블되는 것을 방지한다. 제4도의 회로에서 짧은 노이즈가 두개의 클럭 단자에 동시에 인가되지 않는 한 오류검출정정 회로가 순간적으로 디세이블되지 않는다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치가 패키징된 상태에서 ECC패드가 외부 단자와 연결될 수 있는 상태이더라도 클럭 신호를 이용하여 오류검출정정 회로를 디세이블시킴으로써 다른 회로부분의 전기적 테스트시 오류검출정정 회로가 영향을 미치는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (9)
- 외부 입력 신호에 의해 선택적으로 하이 레벨과 로우 레벨의 신호를 출력하는 하이트립포인트버퍼회로; 상기 하이트립포인트버퍼회로의 출력이 불안정해질 경우 하이트립포인트버퍼회로의 출력을 대신하는 파워업 회로; 및 상기 하이트립포인트버퍼회로의 출력에 따라 오류검출정정 회로를 제어하는 래취 회로를 갖는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제1항에 있어서, 상기 하이트립포인트버퍼회로는 클럭 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 입력단과, 상기 입력단 회로의 출력 신호를 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 전송하는 전송게이트와, 상기 전송게이트의 동작을 제어하는 칩인에이블 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제1항에 있어서, 상기 파워업 회로는 칩인에이블 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 칩인에이블 입력단과, 상기 칩인에이블 입력단의 출력을 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 받아서 하이 레벨과 로우 레벨의 출력 신호를 선택적으로 출력하는 제어회로와, 상기 제어회로에 따라 작동하는 MOS트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제1항에 있어서, 상기 래취 회로는 두개의 역병렬로 연결된 인버터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 외부 입력신호에 의해 선택적으로 하이 레벨과 로우 레벨의 신호를 출력하는 하이트립포인트버퍼회로와, 상기 하이트립포인트버퍼회로의 출력이 불안정해질 경우 하이트립포인트버퍼회로의 출력을 대신하는 파워업 회로 및 상기 하이트립포인트버퍼회로의 출력을 래취하는 래취 회로로 구성된 제1입력단; 상기 제1입력단과 동일하게 구성된 제2입력단; 및 상기 제1입력단과 제2입력단의 출력에 따라 오류검출정정 회로를 제어하는 게이트회로를 갖는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제5항에 있어서, 상기 하이트립포인트버퍼회로는 클럭 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 입력단과, 상기 입력단 회로의 출력 신호를 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 전송하는 전송게이트와, 상기 전송게이트의 동작을 제어하는 칩인에이블 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제5항에 있어서, 상기 파워업 회로는 칩인에이블 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 칩인에이블 입력단과, 상기 칩인에이블 입력단의 출력을 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 받아서 하이 레벨과 로우 레벨의 출력 신호를 선택적으로 출력하는 제어회로와, 상기 제어회로에 따라 작동하는 MOS트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제5항에 있어서, 상기 래취 회로는 두개의 역병렬로 연결된 인버터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제5항에 있어서, 상기 게이트회로는 낸드게이트로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
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