KR970060245A - 반도체 메모리 장치의 오류검출정정 (ecc) 회로의 디세이블회로 - Google Patents
반도체 메모리 장치의 오류검출정정 (ecc) 회로의 디세이블회로 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로에 관해 게시한다. 종래에는 전기적 테스트 수행시 오류검출정정 회로가 항상 인에이블되어 있어서 만약 오류검출정정 회로가 불량일 경우는 상기 오류검출정정 회로로 말미암아 오류검출정정 회로에 관련된 회로가 전기적 테스트에서 불량이 될 수가 있었으나, 본 발명의 회로에 따르면 전기적 테스트 수행시 선택적으로 오류검출정정 회로를 디세이블시킴으로써 설사 오류검출정정 회로가 불량일지라도 오류검출정정 회로에 관련된 회로는 전기적 테스트시에 영향을 받지 않음으로 불량성 오류검출정정 회로로 인한 양질의 제품이 불량으로 처리되는 것을 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1 실시예에 의한 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로도.
제4도는 본 발명의 제2 실시예에 의한 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로도.
Claims (9)
- 외부 입력 신호에 의해 선택적으로 하이 레벨과 로우 레벨의 신호를 출력하는 하이트립포인트버퍼회로; 상기 하이트립포인트버퍼회로의 출력이 불안정해질 경우 하이트립포인트버퍼회로의 출력을 대신하는 파워업 회로; 및 상기 하이트립포인트버퍼회로의 출력에 따라 오류검출정정 회로를 제어하는 래취 회로를 갖는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블회로.
- 제1항에 있어서, 상기 하이트립포인트버퍼회로는 클럭 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 입력단과, 상기 입력단 회로의 출력 신호를 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 전송하는 전송게이트와, 상기 전송게이트의 동작을 제어하는 칩인에이블 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.
- 제1항에 있어서, 상기 파워업 회로는 칩인에이블 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 칩인에이블 입력단과, 상기 칩인에이블 입력단의 출력을 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 받아서 하이 레벨과 로우 레벨의 출력 신호를 선택적으로 출력하는 제어회로와, 상기 제어회로에 따라 작동하는 MOS트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.
- 제1항에 있어서, 상기 래취 회로는 두 개의 역병렬로 연결된 인버터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.
- 외부 입력 신호에 의해 선택적으로 하이 레벨과 로우 레벨의 신호를 출력하는 하이트립포인트버퍼회로와, 상기 하이트립포인트버퍼회로의 출력이 불안정해질 경우 하이트립포인트버퍼회로의 출력을 대신하는 파워업 회로 및 상기 하이트립포인트버퍼회로의 출력을 래취하는 래취 회로로 구성된 제1 입력단; 상기 제1 입력단과 동일하게 구성된 제2 입력단; 및 상기 제1 입력단과 제2 입력단의 출력에 따라 오류검출정정 회로를 제어하는 게이트 회로를 갖는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.
- 제5항에 있어서, 상기 하이트립포인트버퍼회로는 클럭 신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 입력단과, 상기 입력단 회로의 출력 신호를 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 전송하는 전송게이트와, 상기 전송게이트의 동작을 제어하는 칩인에이블 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.
- 제5항에 있어서, 상기 파워업 회로는 칩인에이블신호에 따라 하이 레벨과 로우 레벨의 전압을 출력하는 칩인에이블 입력단과, 상기 칩인에이블 입력단의 출력을 인버팅하는 인버팅 회로와, 상기 인버팅 회로의 출력을 받아서 하이 레벨과 로우 레벨의 출력 신호를 선택적으로 출력하는 제어회로와, 상기 제어회로에 따라 작동하는 MOS트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.
- 제5항에 있어서, 상기 래취 회로는 두 개의 역병렬로 연결된 인버터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.
- 제5항에 있어서, 상기 게이트 회로는 낸드게이트로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 오류검출정정 회로의 디세이블 회로.※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960001957A KR0176192B1 (ko) | 1996-01-29 | 1996-01-29 | 반도체 메모리 장치의 오류검출정정회로의 디세이블회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960001957A KR0176192B1 (ko) | 1996-01-29 | 1996-01-29 | 반도체 메모리 장치의 오류검출정정회로의 디세이블회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970060245A true KR970060245A (ko) | 1997-08-12 |
| KR0176192B1 KR0176192B1 (ko) | 1999-04-15 |
Family
ID=19450287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960001957A KR0176192B1 (ko) | 1996-01-29 | 1996-01-29 | 반도체 메모리 장치의 오류검출정정회로의 디세이블회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0176192B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153867A (en) * | 1998-11-23 | 2000-11-28 | Lg Electronics Inc. | Heater cover for microwave ovens using light wave heaters |
-
1996
- 1996-01-29 KR KR1019960001957A patent/KR0176192B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153867A (en) * | 1998-11-23 | 2000-11-28 | Lg Electronics Inc. | Heater cover for microwave ovens using light wave heaters |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0176192B1 (ko) | 1999-04-15 |
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