KR100710643B1 - 반도체 메모리의 전류 감소 회로 - Google Patents

Abstract

본 발명은 전압 스윙 레벨을 감소시켜 전류 소모량을 줄일 수 있도록한 반도체 메모리의 전류 감소 회로에 관한 것으로, 입력 신호(in)를 순차 반전하는 제 1,2 인버터와,전원 전압 단자와 기준 전압 발생부의 출력단사이에 서로 직렬 연결되어 각각의 게이트에 제 2 인버터의 출력 신호, 제 1 인버터의 출력 신호, 제 2 인버터의 출력 신호가 인가되는 제 1,2,3 PMOS 트랜지스터로 데이터 출력 버퍼가 구성되고, 상기 제 1,2 PMOS 트랜지스터사이에 출력 단자(out)가 구성되고, 제 2,3 PMOS 트랜지스터의 사이에 레퍼런스 출력 단자(ref)가 구성되어 기준 전압(vr)을 이용하여 데이터 출력 버퍼에서 일정한 스윙폭을 갖도록 레퍼런스 신호(ref)를 발생시키게 된다.

MML, 전류 감소

Description

반도체 메모리의 전류 감소 회로{CURRENT REDUCE CIRCUIT OF MEMORY DEVICE}

도 1a내지 도 1c는 본 발명에 따른 전류 감소 회로의 구성 블록도

도 2는 본 발명의 제 1 실시예에 따른 데이터 출력 버퍼 및 기준 전압 발생부의 상세 구성도

도 3은 본 발명의 제 2 실시예에 따른 데이터 출력 버퍼의 상세 구성도

도 4는 본 발명에 따른 전류 감소 회로의 상세 구성도

도 5a와 도 5b는 본 발명의 제 1 실시예에 따른 시뮬레이션 결과를 나타낸 동작 파형도

- 도면의 주요 부분에 대한 부호의 설명 -

11. 데이터 출력 버퍼 12. 리시버 블록

13. 기준 전압 발생 블록

본 발명은 반도체 메모리의 인터페이스에 관한 것으로, 특히 전압 스윙 레벨을 감소시켜 전류 소모량을 줄일 수 있도록한 반도체 메모리의 전류 감소 회로에 관한 것이다.

일반적으로 반도체 메모리장치에 있어서 시스템이 소형화 되고 휴대화 되면서 소비전력을 최소화하는 것이 중요한 문제로 등장하고 있다.

따라서, 저전압에서 동작하는 메모리장치의 개발과 함께 동작전류의 감소도 메모리장치를 설계하는데 중요한 고려 요소이다. 메모리 장치에서 불필요하게 흐르는 전류는 제거 되어야 한다.

반도체 메모리 소자에서 데이터 대역 폭(data band width)을 크게 증가시키고, 칩 간의 버스 선로과 핀의 로드 캡(load cap)으로 인한 RC 지연을 줄일 수 있는 방법으로, 메모리(DRAM)와 로직(logic)을 한 칩에 구현하는 MML(Merged Memory and Logic) 방식이 시도되고 있다.

그러나 이와 같이 디램과 로직을 한 칩에 구현하는 경우 정규화되지 않은 상태이기 때문에 와이드 I/O 인터페이스시에 전류 소모가 크다.

즉, 와이드 I/O 구조로 갈수록 데이터 출력 버퍼의 동작에 의한 순간적인 전류 소모량이 더욱 커지고 있으며, 이로 인해 발생되는 IR 드롭이나 노이즈등의 문제는 반도체 메모리 소자의 동작 특성에 큰 영향을 준다.

표준 DRAM에서는 JEDEC에서 규정한 인터페이스 방식을 따른다.

그러나 MML 인터페이스에서는 규정된 인터페이스 방식이 따로 존재하지 않는다.

표준 DRAM에서와 마찬가지로 LVTTL이나 SSTL등의 인터페이스 방식을 사용하기도 하나, 주로 CMOS 인터페이스 방식을 많이 사용한다.

이때 데이터폭이 x16, x32, x64, x128, x256, x512, x1024로 늘어날 때 기존의 인터페이스 방식을 적용하는 경우에는 순간적으로 소모되는 전류량이 매우 커져서 디바이스의 안정적인 동작을 방해한다.

이와 같은 많은 파워 소모가 일으키는 치명적인 악영향을 막기 위하여 와이드 I/O 구조에서는 새로운 방식의 인터페이스 방식이 요구된다.

이와 같은 종래 기술의 인터페이스 방식에서는 데이터폭의 증가에 따라 적용할 수 있는 인터페이스 방식이 없어 순간적인 전류 소모의 증가를 막을 수 없다.

또한, 종래 기술의 인터페이스 방식에서는 소자 동작시에 풀 스윙(full swing)을 하여 전류 소모가 크다.

본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 문제를 해결하기 위한 것으로, 전압 스윙 레벨을 감소시켜 전류 소모량을 줄일 수 있도록한 반도체 메모리의 전류 감소 회로를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 의한 본 발명에 따른 반도체 메모리의 전류 감소 회로는 입력 신호(in)를 순차 반전하는 제 1,2 인버터와,전원 전압 단자와 기준 전 압 발생부의 출력단사이에 서로 직렬 연결되어 각각의 게이트에 제 2 인버터의 출력 신호, 제 1 인버터의 출력 신호, 제 2 인버터의 출력 신호가 인가되는 제 1,2,3 PMOS 트랜지스터로 데이터 출력 버퍼가 구성되고, 상기 제 1,2 PMOS 트랜지스터사이에 출력 단자(out)가 구성되고, 제 2,3 PMOS 트랜지스터의 사이에 레퍼런스 출력 단자(ref)가 구성되어 기준 전압(vr)을 이용하여 데이터 출력 버퍼에서 일정한 스윙폭을 갖도록 레퍼런스 신호(ref)를 발생시키는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리의 전류 감소 회로에 관하여 상세히 설명하면 다음과 같다.

도 1a내지 도 1c는 본 발명에 따른 전류 감소 회로의 구성 블록도이다.

본 발명은 전압 스윙 폭을 최소로 하여 전류 소모를 최소화하는 것이다. 이는 MML의 와이드 I/O 구조에 효과적으로 적용할 수 있다.

즉, 스윙 폭을 공정 변화와 온도 변화에 관계없이 일정하게 유지하기 위하여 기준 전압 레벨(reference voltage level)(vr)을 사용하여 와이드 I/O 구조에서의 DQ 파워 소모를 최소화할 수 있도록한 것이다.

이와 같은 본 발명에서 구현한 기술은 I/O 인터페이스 뿐만아니라, DRAM이나 LOGIC 내부의 인터페이스 방식으로도 적용할 수 있음은 당연하다.

본 발명의 기본적인 구조는 데이터폭 만큼의 데이터 출력 버퍼(11)와 리시버 블록(receiver block)(12) 그리고 기준 전압 발생부(reference voltage generator)(13)로 크게 구성된다.

도 1a는 n개의 데이터 출력 버퍼(11)와 리시버 블록(12)으로 구성되어 있으며, 데이터 출력 버퍼(11)의 출력 신호로 out<1:n>과 ref<1:n>을 갖는다.

리시버 블록(12)에서는 대응되는 출력 신호(out), 기준 신호(ref)를 인에이블(enable) 신호에 의해 받아들이는 역할을 한다.

도 1b는 도 1a에서의 회로에 기준 전압 발생부(13)를 추가한 것으로, 기준 잔압 발생부(13)의 역할은 기준 전압(vr)을 발생시켜 데이터 출력 버퍼(11)에서 레퍼런스 신호(ref)를 발생시키는데 공정변화나 온도변화에 따라 일정한 스윙폭을 갖도록 하기 위한 것이다.

도 1c는 도 1b의 회로에서 사용된 n-bit ref 신호대신 1-bit ref 신호를 사용하여 인터페이스되는 신호의 수를 줄일 수 있도록 한 것이다.

이와 같은 개략적인 구성을 갖는 본 발명에 따른 전류 감소 회로의 상세 구성은 다음과 같다.

도 2는 본 발명의 제 1 실시예에 따른 데이터 출력 버퍼 및 기준 전압 발생부의 상세 구성도이고, 도 3은 본 발명의 제 2 실시예에 따른 데이터 출력 버퍼의 상세 구성도이다.

그리고 도 4는 본 발명에 따른 전류 감소 회로의 상세 구성도이고, 도 5a와 도 5b는 본 발명의 제 1 실시예에 따른 시뮬레이션 결과를 나타낸 동작 파형도이다.

도 2는 하나의 데이터 출력 버퍼(11)와 기준 전압 발생부(13)로 이루어진 구성을 나타낸 것으로 먼저, 입력 신호(in)를 반전하는 제 1 인버터(21)와, 제 1 인 버터(21)의 반전 신호를 다시 반전하는 제 2 인버터(22)와, 전원 전압 단자와 기준 전압 발생부(13)의 출력단사이에 서로 직렬 연결되어 각각의 게이트에 제 2 인버터(22)의 출력 신호, 제 1 인버터(21)의 출력 신호, 제 2 인버터(22)의 출력 신호가 인가되는 제 1,2,3 PMOS 트랜지스터(23)(24)(25)로 데이터 출력 버퍼(11)가 구성된다.

상기 제 1,2 PMOS 트랜지스터(23)(24)사이에 출력 단자(out)가 구성되고, 제 2,3 PMOS 트랜지스터(24)(25)의 사이에 레퍼런스 출력 단자(ref)가 구성된다.

그리고 기준 전압 발생부(13)는 각각 소오스가 전원 전압 단자에 연결되고 서로의 게이트가 기준 전압 출력단(vr)에 공통으로 연결되는 제 4,5 PMOS 트랜지스터(26)(27)와, 게이트가 제 4 PMOS 트랜지스터(26)의 드레인에 공통으로 연결되고 각각의 드레인이 제 4 PMOS 트랜지스터(26)의 드레인과 기준 전압 출력단에 연결되는 제 1,2 GMOS 트랜지스터(28)(29)와, 게이트가 제 4 PMOS 트랜지스터(26)의 드레인에 연결되고 제 1 GMOS 트랜지스터(28)와 접지 단자사이에 직렬 연결되는 제 3 GMOS 트랜지스터(30) 그리고 접지 단자와 제 2 GMOS 트랜지스터(29) 사이에 구성되는 저항(R4)으로 구성된다.

이와 같은 본 발명의 제 1 실시예에 따른 반도체 메모리의 전류 감소 회로에서 기준 전압 발생부(13)는 0.8V 정도의 레벨을 만드는데 공정 변화와 온도 변화에 대한 변화가 거의 없다.

실제로 기준 전압(vr)의 레벨은 0.79~0.81V의 값으로 0.02V 정도 변화한다.

이와 같은 도 2에서의 전류 감소 회로의 시뮬레이션 결과는 도 5a와 도 5b에 서와 같다.

도 5a는 통상적인 상태에서의 결과를 나타낸 것으로 스윙폭(출력 레벨과 레퍼런스 레벨의 차이)은 0.25V이다.

도 5b에서는 시뮬레이션 조건을 변화시킨 것으로, 3가지 조건은 (typical, 25'c)(best, 0'c)(worst, 90'c)이며 이에 대한 결과는 0.02V의 전압 변화량을 갖는 것을 알 수 있다.

그리고 도 3은 도 1a의 회로를 상세하게 나타낸 것으로 먼저, 입력 신호(in)를 반전하는 제 1 인버터(31)와, 제 1 인버터(31)의 반전 신호를 다시 반전하는 제 2 인버터(32)와, 전원 전압 단자와 접지 단자 사이에 서로 직렬 연결되어 각각의 게이트에 제 2 인버터(32)의 출력 신호, 제 1 인버터(31)의 출력 신호, 제 2 인버터(32)의 출력 신호, 제 2 인버터(32)의 출력 신호가 인가되는 제 1,2,3 PMOS 트랜지스터(33)(34)(35) 그리고 GMOS 트랜지스터(36)로 데이터 출력 버퍼(11)가 구성된다. 상기 제 1,2 PMOS 트랜지스터(33)(34)사이에 출력 단자(out)가 구성되고, 제 2,3 PMOS 트랜지스터(34)(35)의 사이에 레퍼런스 출력 단자(ref)가 구성된다.

이와 같은 본 발명의 제 2 실시예에 따른 전류 감소 회로는 기준 전압 발생부를 사용하지 않고 구현한 것으로 공정 변화와 온도 변화에 민감하게 반응한다.

그리고 도 4는 도 1b와 1c를 구현한 것으로 리시버 블록을 포함한 것이다.

이와 같은 본 발명에 따른 반도체 메모리의 전류 감소 회로는 다음과 같은 효과가 있다.

전압 스윙 레벨을 감소시켜 전류 소모량을 줄일 수 있도록하는 효과가 있다.이는 스윙폭을 줄이는 인터페이스 방식을 사용하여 MML의 와이드 I/O 인터페이스 방식에 용이하게 적용할 수 있도록 한다.

또한, 저전력 디바이스의 개발의 용이성을 확보하고 디바이스의 신뢰성을 높일 수 있다. 이와 같은 인터페이스 방식은 MML뿐만 아니라 DRAM 혹은 LOGIC 내부의 인터페이스 방식으로도 사용 가능하여 적용성이 높다.

Claims (3)

1. 입력 신호(in)를 순차 반전하는 제 1,2 인버터와,

   전원 전압 단자와 기준 전압 발생부의 출력단사이에 서로 직렬 연결되어 각각의 게이트에 제 2 인버터의 출력 신호, 제 1 인버터의 출력 신호, 제 2 인버터의 출력 신호가 인가되는 제 1,2,3 PMOS 트랜지스터로 데이터 출력 버퍼가 구성되고,

   상기 제 1,2 PMOS 트랜지스터사이에 출력 단자(out)가 구성되고, 제 2,3 PMOS 트랜지스터의 사이에 레퍼런스 출력 단자(ref)가 구성되어 기준 전압(vr)을 이용하여 데이터 출력 버퍼에서 일정한 스윙폭을 갖도록 레퍼런스 신호(ref)를 발생시키는 것을 특징으로 하는 반도체 메모리의 전류 감소 회로.
2. 제 1 항에 있어서, 기준 전압 발생부는 각각 소오스가 전원 전압 단자에 연결되고 서로의 게이트가 기준 전압 출력단(vr)에 공통으로 연결되는 제 4,5 PMOS 트랜지스터와,

   게이트가 제 4 PMOS 트랜지스터의 드레인에 공통으로 연결되고 각각의 드레인이 제 4 PMOS 트랜지스터의 드레인과 기준 전압 출력단에 연결되는 제 1,2 GMOS 트랜지스터와,

   게이트가 제 4 PMOS 트랜지스터의 드레인에 연결되고 제 1 GMOS 트랜지스터와 접지 단자사이에 직렬 연결되는 제 3 GMOS 트랜지스터 그리고 접지 단자와 제 2 GMOS 트랜지스터 사이에 구성되는 저항(R4)으로 구성되는 것을 특징으로 하는 반도체 메모리의 전류 감소 회로.
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