KR100228357B1 - 메모리의 데이터 입출력 장치 - Google Patents

메모리의 데이터 입출력 장치 Download PDF

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KR100228357B1
KR100228357B1 KR1019960026537A KR19960026537A KR100228357B1 KR 100228357 B1 KR100228357 B1 KR 100228357B1 KR 1019960026537 A KR1019960026537 A KR 1019960026537A KR 19960026537 A KR19960026537 A KR 19960026537A KR 100228357 B1 KR100228357 B1 KR 100228357B1
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Abstract

본 발명은 MCU칩의 내부메모리장치에 관한 것으로, 특히 소비 전력을 감소시키기 위한 메모리의 데이터 입출력 장치에 관한 것이다. 본 발명은 비트라인에 연결되어 데이터를 감지증폭하는 감지증폭부; 칩인에이블신호, 출력인에이블신호및 쓰기인에이블신호에 응답하여, 읽기 동작이 수행되는 동안만 상기 감지증폭부가 동작하도록 하는 감지제어신호를 상기 감지증폭부로 출력하는 데이터감지제어부; 상기 쓰기인에이블신호에 응답하여 쓰기 동작시 입력데이터를 상기 비트라인에 전달하는 데이터입력버퍼부; 상기 출력인에이블신호에 응답하여 상기 감지증폭부로부터 출력되는 데이터를 다음 읽기 동작까지 래치하는 데이터래치 및 제어부; 상기 출력인에이블신호에 응답하여 상기 데이터래치 및 제어부로 부터 출력되는 데이터를 외부로 출력하는 데이터출력드라이버; 및 읽기 및 쓰기가 동시에 수행되는 경우 입력데이터가 상기 감지증폭기를 거치지 않고 상기 데이터래치 및 제어부와 상기 데이터출력드라이버를 통해 바로 출력되도록, 상기 출력인에이블신호 및 상기 쓰기인에이블신호에 응답하여 읽기 및 쓰기가 동시에 수행될 때, 상기 데이터입력버퍼부로부터 출력된 입력데이터를 상기 데이터래치 및 제어부로 입력시키는 읽기 및 쓰기제어부를 구비하여, 읽기시 데이터가 감지되고 나면 바로 감지증폭기가 동작하지 않도록 하여 감지증폭기에 흐르는 전류의 양을 줄이고, 읽기 및 쓰기가 동시에 일어나는 경우 감지 증폭기를 거치지 않고 바로 입력 데이터가 출력되도록 하여 출력속도를 향상시키므로써, MCU 칩 설계시 전력 소모를 줄이고 신뢰도를 향상시킬 수 있다.

Description

메모리의 데이터 입출력 장치
제1도는 종래기술에 따른 메모리의 데이터 입출력 장치 구성도.
제2도는 본 발명의 일실시예에 따른 메모리의 데이터 입출력 장치 회로도.
제3도는 제2도의 각 부분의 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 감지증폭부 12 : 데이터 감지 제어부
13 : 데이터 래치 및 제어부 14 : 읽기 및 쓰기 제어부
15 : 데이터 출력 드라이버 16 : 데이터 입력 버퍼부
본 발명은 마이크로 컨트롤러 유닛(MCU)에 사용되는 메모리의 데이터 입출력장치에 관한 것으로, 특히 메모리의 데이터 입출력시에 소비되는 전력을 감소시키기 위한 메모리의 데이터 입출력 장치에 관한 것이다.
종래의 RAM 구조에서는 클럭이 인에이블된 상태에서 데이터가 읽혀지고 난 후에도 클럭이 디스에이블될때까지 계속해서 전력이 소모되고 있어 전력 소비가 많다.
제1도는 종래의 메모리의 데이터 입출력 장치의 구성도이다.
종래의 메모리의 데이터 입출력 장치는 제1도에 도시한 바와 같이 메모리 셀의 비트라인(BIT, /BIT)에 연결되어 외부로부터 입력되는 클럭신호 또는 칩인에이블신호(/CE)에 의해 비트라인(BIT, /BIT)을 감지하여 읽기 동작을 수행하는 감지증폭부(1), 상기 감지증폭부(1)에서 출력되는 데이터를 외부로부터 입력되는 출력인에이블신호(/OE)에 따라 출력하는 출력드라이버(2), 및 외부로부터 입력되는 쓰기인에이블신호(/WE)에 따라 입력데이터(Din)를 상기 비트라인(BIT, /BIT)을 통해 입력시키는 입력 버퍼(3)로 구성된다.
이와 같이 구성되는 종래의 메모리의 데이터 입출력 장치의 동작을 설명한다.
쓰기인에이블신호(/WE)가 입력되면 입력데이터(Din)는 입력버퍼(3)에서 버퍼링된후 비트라인(BIT, /BIT)을 통해 메모리 셀(도시되지 않음)에 쓰여지게 된다.
또한, 클럭신호 또는 칩인에이블신호(/CE)가 입력되면 감지증폭부(1)가 동작하고, 감지증폭기(1)의 동작에 의해 비트라인(BIT, /BIT)을 통해 감지증폭부(1)에서 출력되는 읽혀진 데이터는 출력인에이블신호(/OE)에 따라 출력드라이버(2)를 통해 출력데이터(Dout)로 출력된다.
그런데, 읽혀진 데이터가 감지된 후에도 클럭신호 또는 칩인에이블신호(/CE)가 디스에이블될때까지 계속해서 감지증폭부(1)에서는 감지 동작을 하므로 전력 소모가 많았다.
또한, 읽기와 쓰기가 동시에 이루어질 때, 쓰기가 수행되는 데이터가 감지증폭부(1)를 거쳐 읽혀지므로 전력 소모가 많다.
이와 같이 종래의 메모리의 데이터 입출력 장치는 감지증폭기의 불필요한 동작으로 전력 소모가 많아져 MCU 설계시 신뢰도를 저하시키는 문제점이 있었다.
본 발명은 상기 문제점을 개선하기 위하여 안출된 것으로서, 읽기시 데이터가 감지되고 나면 바로 감지증폭기가 동작하지 않도록 하여 감지증폭기에 흐르는 전류의 양을 줄이고, 읽기 및 쓰기가 동시에 일어나는 경우 감지 증폭기를 거치지않고 바로 입력 데이터가 출력되도록 하여 출력 속도를 향상시키므로써, MCU 설계시 신뢰도를 향상시키는 MCU 칩 내부메모리의 데이터 입출력 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 메모리의 데이터 입출력 장치는, 비트라인에 연결되어 데이터를 감지증폭하는 감지증폭부; 칩인에이블신호, 출력인에이블신호 및 쓰기인에이블신호에 응답하여, 읽기 동작이 수행되는 동안만 상기 감지증폭부가 동작하도록 하는 감지제어신호를 상기 감지증폭부로 출력하는 데이터감지제어부; 상기 쓰기인에이블신호에 응답하여 쓰기 동작시 입력데이터를 상기 비트라인에 전달하는 데이터입력버퍼부; 상기 출력인에이블신호에 응답하여 상기 감지증폭부로부터 출력되는 데이터를 다음 읽기 동작까지 래치하는 데이터래치 및 제어부; 상기 출력인에이블신호에 응답하여 상기 데이터래치 및 제어부로부터 출력되는 데이터를 외부로 출력하는 데이터출력드라이버; 및 읽기 및 쓰기가 동시에 수행되는 경우 입력데이터가 상기 감지증폭기를 거치지 않고 상기 데이터래치 및 제어부와 상기 데이터출력드라이버를 통해 바로 출력되도록, 상기 출력인에이블신호 및 상기 쓰기인에이블신호에 응답하여 읽기 및 쓰기가 동시에 수행될 때, 상기 데이터입력버퍼부로부터 출력된 입력데이터를 상기 데이터래치 및 제어부로 입력시키는 읽기 및 쓰기제어부를 구비하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제2도는 본 발명의 일실시예에 따른 메모리의 데이터 입출력 장치의 구성을 나타내는 회로도이고, 제3도는 제2도의 각 부분의 신호 파형도이다.
제2도를 참조하면 본 발명의 일실시예에 따른 메모리의 데이터 입출력 장치는 감지증폭부(11), 데이터감지제어부(12), 데이터래치 및 제어부(13), 데이터출력드라이버(15), 데이터입력버퍼부(16), 및 읽기 및 쓰기제어부(14)로 구성된다.
상기 감지증폭부(11)는 비트라인(BIT, /BIT)에 연결되어 데이터를 감지하는 것으로, 통상적인 감지증폭기로 이루어진다. 본 실시예에서 감지증폭부(11)는 전원에 소오스가 연결되고 드레인에 게이트가 연결된 PMOS 트랜지스터(M1), 전원에 소오스가 연결되고 상기 PMOS 트랜지스터(M1)의 드레인에 게이트가 연결되고 상기 데이터 래치 및 제어부(13)에 드레인이 연결된 PMOS 트랜지스터(M2), 상기 PMOS 트랜지스터(M1)의 드레인에 드레인이 연결되고 상기 비트라인(BIT)에 게이트가 연결된 NMOS 트랜지스터(M3), 상기 PMOS 트랜지스터(M2)의 드레인에 드레인이 연결되고 상기 비트라인(/BIT)에 게이트가 연결된 NMOS 트랜지스터(M4), 상기 NMOS 트랜지스터(M3, M4)의 소오스에 드레인이 연결되고 상기 데이터 감지 제어부(12)로부터 출력되는 감지 제어 신호를 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(M5)로 실시 구성되어 있다.
상기 데이터감지제어부(12)는 외부로부터 입력되는 칩인에이블신호(/CE), 출력인에이블신호(/OE) 및 쓰기인에이블신호(/WE)에 따라 읽기 동작이 수행되는 동안만 상기 감지증폭부(11)가 동작하도록 하는 감지제어신호를상기 감지증폭부(11)로 출력하는 것으로, 본 실시예에서는 상기 쓰기인에이블신호(/WE)를 반전시키는 인버터(21), 상기 출력인에이블신호(/OE)를 지연시켜 상기 데이터 래치 및 제어부(13)로 출력하는 인버터(22), 상기 인버터(21)의 출력신호와 상기 출력인에이블신호(/OE)와 상기 칩인에이블신호(/CE)를 부정논리합하는 노아게이트(23), 상기 칩인에이블신호(/CE)를 반전시키는 인버터(24), 상기 인버터(22)로 부터 출력된 지연된 출력인에이블신호(/OE)와 상기 칩인에이블신호(/CE)를 논리합하는 오아게이트(25), 상기 오아게이트(25)의 출력을 리셋 입력으로 하고 상기 노아게이트(23)의 출력을 클럭입력으로 하고 자신의 반전출력(/Q)을 데이터 입력으로 하는 D플립플롭(26), 및 상기 인버터(24)의 출력과 상기 D플립플롭(26)의 출력(Q)을 논리곱하여 상기 감지증폭부(11)로 감지제어신호를 출력하는 앤드게이트(27)로 실시 구성되어 있다.
상기 데이터래치 및 제어부(13)는 상기 출력인에이블신호(/OE)에 따라 감지증폭부(11)로 부터 출력되는 데이터를 다음 동작이 일어날 때가지 래치하는 것으로, 상기 출력인에이블신호(/OE)를 반전시키는 인버터(31), 상기 인버터(31)의 출력과 상기 데이터감지제어부(12)의 인버터(22)로 부터 출력되는 신호를 논리곱하는 앤드게이트(32), 상기 앤드게이트(32)의 출력을 반전시키는 인버터(33), 상기 인버터(33)와 앤드게이트(32)의 출력에 따라 상기 감지증폭부(11)로 부터 출력되는 데이터를 패스시키는 패스트랜지스터(34), 상기 패스트랜지스터(34)와 상기 읽기 및 쓰기 제어부(14)로 부터 출력되는 입력데이터를 반전시키는 인버터(36), 상기 인버터(36)의 출력을 반전시켜 상기 데이터출력드라이버(15)로 출력하는 인버터(37), 및 상기 인버터(33)와 앤드게이트(32)의 출력에 따라 상기 패스트랜지스터(34)와 반대로 동작하여 인버터(37)의 출력을 상기 인버터(36)로 출력하는 패스트랜지스터(35)로 구성된다.
상기 데이터출력드라이버(15)는 출력인에이블신호(/OE)에 따라 상기 데이터래치 및 제어부(13)로 부터 출력되는 데이터를 출력데이터(Dout)로 출력하는 것으로, 상기 출력인에이블신호(/OE)를 반전시키는 인버터(51), 상기 인버터(51)의 출력과 상기 데이터래치및 제어부(14)로 부터 출력되는 데이터를 부정 논리곱하는 낸드게이트(52), 상기 출력인에이블신호(/OE)와 상기 데이터래치 및 제어부(14)로 부터 출력되는 데이터를 부정 논리합하는 노아게이트(53), 상기 낸드게이트(52)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 드레인으로 출력데이터(Dout)를 출력하는 PMOS 트랜지스터(M6), 및 상기 PMOS 트랜지스터(M6)의 드레인에 드레인이 연결되고 상기 노아게이트(53)의 출력을 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(M7)로 실시 구성되어 있다.
상기 데이터 입력 버퍼부(16)는 쓰기 인에이블 신호(/WE)에 따라 입력데이터(Din)를 비트라인(BIT, /BIT)을 통해 입력시킨다.
상기 읽기 및 쓰기제어부(14)는 출력인에이블신호(/OE)와 쓰기인에이블신호(/WE)에 따라 읽기 및 쓰기가 동시에 발생하는 경우 상기 데이터 입력 버퍼부(16)로 부터 입력되는 입력 데이터를 상기 데이터래치 및 제어부(13)를 통해 상기 데이터출력드라이버(15)로 바로 출력하도록 제어하는 것으로, 출력인에이블신호(/OE)와 쓰기인에이블신호(/WE)를 부정논리곱하는 낸드게이트(41), 상기 낸드게이트(41)의 출력을 반전시키는 인버터(42), 및 상기 낸드게이트(41)와 인버터(42)의 출력에 따라 상기 데이터 입력 버퍼부(16)로 부터 입력되는 입력 데이터를 상기 데이터래치 및 제어부(13)로 출력하는 패스트랜지스터(43)로 실시 구성되어 있다.
이와 같이 구성되는 본 발명에 의한 메모리의 데이터 입출력 장치의 동작을 제3도를 참조하여 설명한다.
먼저, 메모리 셀에 데이터를 쓰는 동작을 설명한다.
메모리 셀에 데이터를 쓰기 위해서는 칩인에이블신호(/CE)와 쓰기인에이블신호(/WE)가 제3도에 도시한 바와 같이 로우 레벨로 되어 칩을 인에이블시키고 쓰기 동작을 수행하게 된다. 즉, 쓰기인에이블신호(/WE)에 따라 입력데이터(Din)가 데이터 입력 버퍼부(16)에 입력되어 버퍼링된후 데이터라인(DL, /DL) 및 비트라인(BIT, /BIT)을 통해 메모리 셀에 저장된다.
다음으로, 메모리 셀에 저장된 데이터를 읽는 동작을 설명한다.
메모리 셀에 저장된 데이터를 읽기 위해서는 제3도에 도시한 바와 같이 칩인에이블신호(/CE)와 출력인에이블신호(/OE)가 로우 레벨로 되어 칩을 인에이블시키고 읽기 동작을 수행하게 된다.
데이터 감지 제어부(12)에서는 오직 읽기 동작시 비트라인의 데이터가 감지될 때까지만 감지증폭부(11)를 인에이블시키는 감지제어신호를 발생하게 된다.
감지제어신호는 메모리, 즉 RAM이 오직 읽기 동작을 수행하는 경우에만 감지증폭부(11)가 작동하도록 하기 위한 것으로, 출력인에이블신호(/OE)가 액티브 상태일때 데이터감지가 시작되어 읽기 데이터가 감지된 후에는 바로 감지증폭부(11)를 오프시키는 신호이다. 여기서, 비트라인을 통해 읽혀진 데이터가 충분히 감지된후 감지증폭부(11)를 오프시키기 위해 버퍼(22)에서 출력인에이블신호(/OE)를 지연시킨후 오아게이트(25)로 출력하게 된다.
따라서 데이터 감지 제어부(12)의 게이트를 통해 발생되는 감지제어신호가 하이 레벨인 동안에는 감지증폭부(11)의 NMOS 트랜지스터(M5)가 온되어 감지증폭부(11)가 동작하여 비트라인(BIT, /BIT)을 통해 메모리 셀로부터 입력되는 데이터를 감지하게 된다.
감지증폭부(11)에서 데이터 감지가 완료되면 칩인에이블신호(/CE)가 하이 레벨로 되어 디스에이블되기 전에 데이터 감지 제어부(12)로 부터 출력되는감지제어신호가 로우 레벨로 되어 감지증폭부(11)를 오프시킨다.
따라서 제3도에 도시한 바와 같이 감지증폭부(11)가 온되는 시간이 줄어들어 감지증폭부(11)의 출력 전류가감소되므로 소비 전력이 감소하게 된다.
한편, 감지증폭부(11)에서 감지된 데이터는 데이터 래치 및 제어부(13)에 입력되어 다음 동작이 일어날때까지 래치된다. 즉, 감지증폭부(11)가 오프되기전에 감지된 데이터는 데이터 래치 및 제어부(13)에 저장된다.
데이터래치 및 저장부(13)에 래치된 데이터는 출력인에이블신호(/OE)와 버퍼(22)에 지연된 출력인에이블신호(/OE)의 논리곱에 의해 발생된 신호에 따라 패스트랜지스터(34)와 인버터(36,37)를 통해 데이터 출력 드라이버(15)로 출력된다.
출력 드라이버(15)에서는 데이터 래치 및 제어부(13)의 인버터(37)로 부터 출력되는 데이터를 출력인에이블신호(/OE)와 노아게이트(53)에서 부정 논리합시키고,인버터(51)를 통해 반전된 출력인에이블신호(/OE)와 낸드게이트(52)에서 부정논리곱시켜(52)와 노아게이트(53)의 출력에 따라 PMOS 트랜지스터(M6)와 NMOS 트랜지스터(M7)가 동작하여 출력 데이터(Dout)를 출력하게 된다.
다음으로, 읽기 및 쓰기가 동시에 일어나는 경우의 동작을 설명한다.
읽기 및 쓰기가 동시에 일어나는 경우에는 쓰기인에이블신호(/WE)가 동시에 로우 레벨로 인에이블되어 데이터 입력 버퍼부(16)로 입력되는 입력데이터(Din)가 출력 데이터 드라이버(15)를 통해 출력데이터(Dout)로 출력된다.
즉, 데이터 입력 버퍼부(16)를 통해 입력되는 입력 데이터(Din)는 비트라인(BIT, /BIT)으로 입력되는 동시에 읽기 및 쓰기 제어부(14)의 패스트랜지스터(43)로 입력된다. 또한, 출력인에이블신호(/OE)와 쓰기인에이블신호(/WE)는 낸드게이트(41)에서 부정 논리곱되어 읽기와 쓰기가 동시에 발생되었는지 판단하게 되고 읽기와 쓰기가 동시에 발생된 경우에는 패스트랜지스터(43)를 온시켜 데이터 입력 버퍼부(16)로 부터 입력되는 입력 데이터를 데이터 래치 및 제어부(13)의 인버터(36)로 입력시키고, 다시 인버터(37)로 출력한다. 이때, 출력인에이블신호(/OE)가 로우 레벨로 인에이블되어 있으므로 앤드 게이트(32)와 인버터(33)의 출력에 따라 패스트랜지스터(35)에서는 인버터(37)로 부터 출력된 입력 데이터(Din)를 다시 인버터(36, 37)로 피드백시킨후 데이터 출력 드라이버(15)로 출력하게 된다.
이와 같이 데이터 출력 드라이버(15)로 입력된 데이터는 앞에서 설명한 바와 같이 낸드게이트(52)와 노아게이트(53)를 통해 PMOS 트랜지스터(M6)와 NMOS 트랜지스터(M7)에 의해 출력 데이터(Dout)로 출력되게 된다.
따라서 읽기 및 쓰기가 동시에 일어나는 경우에 입력 데이터(Din)가 감지증폭부(11)를 거치지 않고 바로 데이터 출력 드라이버(15)로 출력되게 되어 처리 속도를 향상시킬 수 있게 된다.
이상에서 설명한 바와 같이 본 발명에 의한 메모리의 데이터 입출력 장치는 오직 데이터의 읽기시에만 감지증폭부가 작동되도록 하여 흐르는 전류의 양을 줄이므로써 소비 전력을 감소시켜 칩 설계시 전력 소모를 줄이고 신뢰도를 향상시킬 수 있으며 읽기 및 쓰기가 동시에 일어나는 경우 입력 데이터가 감지 증폭기를 거치지않고 바로 출력 데이터로 출력되도록 하므로써 출력 속도를 빠르게 하는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (6)

  1. 마이크로컨트롤러유닛(MCU)의 내부메모리장치의 입출력장치에 있어서, 비트라인에 연결되어 데이터를 감지증폭하는 감지증폭부(11); 칩인에이블신호, 출력인에이블신호 및 쓰기인에이블신호에 응답하여, 읽기 동작이 수행되는 동안만 상기 감지증폭부가 동작하도록 하는 감지제어신호를 상기 감지증폭부로 출력하는 데이터감지제어부(12); 상기 쓰기인에이블신호에 응답하여 쓰기 동작시 입력데이터를 상기 비트라인에 전달하는 데이터입력버퍼부(16); 상기 출력인에이블신호에 응답하여 상기 감지증폭부로 부터 출력되는 데이터를 다음 읽기 동작까지 래치하는 데이터래치 및 제어부(13); 상기 출력인에이블신호에 응답하여 상기 데이터래치 및 제어부로 부터 출력되는 데이터를 외부로 출력하는 데이터출력드라이버(15); 및 읽기 및 쓰기가 동시에 수행되는 경우 입력데이터가 상기 감지증폭기를 거치지 않고 상기 데이터래치 및 제어부와 상기 데이터출력드라이버를 통해 바로 출력되도록, 상기 출력인에이블신호 및 상기 스기인에이블신호에 응답하여 읽기 및 쓰기가 동시에 수행될 때, 상기 데이터입력버퍼부로 부터 출력된 입력데이터를 상기 데이터래치 및 제어부로 입력시키는 읽기 및 쓰기제어부(14)를 포함하여 이루어진 메모리의 데이터 입출력 장치.
  2. 제1항에 있어서, 상기 감지증폭부(11)는, 전원에 소오스가 연결되고 드레인에 게이트가 연결된 제1 PMOS 트랜지스터(M1); 전원에 소오스가 연결되고 상기 제1 PMOS 트랜지스터(M1)의 드레인에 게이트가 연결되고 상기 데이터 래치 및 제어부(13)에 드레인이 연결된 제2 PMOS 트랜지스터(M2); 상기 제1 PMOS 트랜지스터(M1)의 드레인에 드레인이 연결되고 상기 비트라인(BIT)에 게이트가 연결된 제1 NMOS 트랜지스터(M3); 상기 제2 PMOS 트랜지스터(M2)의 드레인에 드레인이 연결되고 반전 비트라인(/BIT)에 게이트가 연결된 제2 NMOS 트랜지스터(M4); 및 상기 제1 및 제2 NMOS 트랜지스터(M3, M4)의 소오스에 드레인이 연결되고 상기 데이터 감지 제어부(12)로 부터 출력되는 감지제어신호를 게이트 입력으로 하고 접지에 소오스가 연결된 제3 NMOS 트랜지스터(M5)로 구성됨을 특징으로 하는 메모리의 데이터 입출력 장치.
  3. 제1항에 있어서, 상기 데이터감지제어부(12)는, 상기 쓰기인에이블신호를 반전시키는 제1 인버터(21); 상기 출력인에이블신호를 반전시키는 출력하는 제2 인버터(22); 상기 제1 인버터(21)의 출력신호와 상기 출력인에이블신호 및 상기 칩인에이블신호를 부정논리합하는 노아게이트(23); 상기 칩인에이블신호를 반전시키는 제3인버터(24); 상기 제2 인버터(22)의 출력신호와 상기 칩인에이블시노를 논리합하는 오아게이트(25); 상기 오아게이트(25)의출력을 리셋 입력으로 하고 상기 노아게이트(23)의 출력을 클럭 입력으로 하며 자신의 부출력(/Q)을 데이터 입력으로 하는 D플립플롭(26); 및 상기 제3 인버터(24)의 출력과 상기 D플립플롭(26)의 정출력(Q)을 논리곱하여 상기 감지증폭부(11)로 감지제어신호를 출력하는 앤드게이트(27)로 구성됨을 특징으로 하는 메모리의 데이터 입출력 장치.
  4. 제3항에 있어서, 상기 데이터래치 및 제어부(13)는, 상기 출력인에이블신호를 반전시키는 제4 인버터(31); 상기 제4 인버터(31)의 출력과 상기 제2 인버터(22)로 부터 출력을 논리곱하는 앤드게이트(32); 상기 앤드게이트(32)의 출력을 반전시키는 제5 인버터(33); 상기 제5 인버터(33)와 상기 앤드게이트(32)의 출력에 응답하여 상기 감지증폭부로 부터 출력되는 데이터를 패스시키는 제1 패스트랜지스터(34); 상기 제1 패스트랜지스터(34)와 상기 읽기 및 쓰기제어부로 부터 전달된 데이터를 반전시키는 제6 인버터(36); 상기 제6 인버터(36)의 출력을 반전시켜 상기 데이터출력드라이버로 출력하는 제7 인버터(37); 및 상기 제5 인버터(33)와 상기 앤드게이트(32)의 출력에 응답하여 상기 제7 인버터(37)의 출력을 상기 제6 인버터(36)로 출력하는 제2 패스트랜지스터(35)로 구성됨을 특징으로 하는 메모리의 데이터 입출력 장치.
  5. 제1항에 있어서, 상기 출력데이터드라이버(15)는, 상기 출력인에이블신호를 반전시키는 인버터(51); 상기 인버터의 출력과 상기 데이터래치 및 제어부로 부터 출력되는 데이터를 부정논리곱하는 낸드게이트(52); 상기 출력인에이블신호와 상기 데이터 래치 및 제어부로 부터 출력되는 데이터를 부정논리합하는 노아게이트(53); 상기 낸드게이트의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 드레인으로 데이터를 출력하는 PMOS 트랜지스터(M6); 및 상기 PMOS 트랜지스터(M6)의 드레인에 드레인이 연결되고 상기 노아 게이트(53)의 출력을 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(M7)로 구성됨으로 특징으로 하는 메모리의 데이터 입출력 장치.
  6. 제1항에 있어서, 상기 읽기 및 쓰기 제어부(14)는 상기 출력인에이블신호와 쓰기인에이블신호를 부정논리곱하는 낸드게이트(41); 상기 낸드게이트의 출력을 반전시키는 인버터(42); 및 상기 낸드게이트와 상기 인버터의 출력에 응답하여 상기 데이터입력버퍼부로 부터 출력된 입력데이터를 상기 데이터래치 및 제어부로 출력하는 패스트랜지스터(43)로 구성됨을 특징으로 하는 메모리의 데이터 입출력 장치.
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