KR980006906A

KR980006906A - 메로리에 데이타 입출력 장치

Info

Publication number: KR980006906A
Application number: KR1019960026537A
Authority: KR
Inventors: 이성근
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1996-06-29
Filing date: 1996-06-29
Publication date: 1998-03-30
Also published as: KR100228357B1

Abstract

본 발명은 MCU(Memory Cell Unit)에 사용되는 메모리의 데이타 입출력 장치에 관한 것으로, 특히 메모리의 데이타 입출력시에 소비되는 전력을 감소시키기위한 메모리의 데이타 입출력 장치에 관한 것이다. 본 발명은 오직 데이타의 읽기시에만 감지 증폭부가 작동되도록 하고 읽기시 데이타가 감지되고 나면 바로 감지 증폭기가 동작하지 않도록 하여 흐르는 전류의 양을 줄이므로써 소비 전력을 감소시켜 칩 설계시 전력 소모를 줄이고 신뢰도를 향상시킬 수 있고 읽기 및 쓰기가 동시에 일어나는 경우 입력데이타가 감지 증폭기를 거치지 않고 바로 출력 데이타로 출력되도록 하므로써 출력 속도를 빠르게 한다.

Description

메모리의 데이타 입출력 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 의한 메모리의 데이타 입출력 장치.

Claims

비트 라인(BIT,/BIT)에 연결되어 데이타를 감지하는 감지 증폭부(11), 외부로 부터 입력되는 칩 인에이블 신호(/CE)와 출력 인에이블 신호(/OE)와 쓰기 인에이블 신호(/WE)에 따라 읽기 동작이 수행되는 동안만 상기 감지 증폭부(11)가 동작하도록 하는 감지 제어 신호를 상기 감지 증폭부(11)로 출력하는 데이타 감지 제어부(12), 상기 출력 인에이블 신호(/OE)에 따라 감지 증폭부(11)로 부터 출력되는 데이타를 다음 동작이 일어날때까지 래치하는 데이타 래치 및 제어부(13), 상기 출력 인에이블 신호(/OE)에 따라 상기 데이타 래치 및 제어부(13)로 부터 출력되는 데이타를 출력 데이타(DOUT)로 출력하는 데이타 출력 드라이버(15), 상기 쓰기 인에이블 신호(/WE)에 따라 입력 데이타(DIN)를 상기 비트 라인(BIT,/BIT)을 통해 입력시키는 데이타 입력 버퍼부 경우 상기 데이타 입력 버퍼부(16), 및 상기 출력 인에이블 신호(/OE)와 쓰기 인이에블 신호(/WE)에 따라 읽기 및 쓰기가 동시에 발생하는 경우 상기 데이타 입력 버퍼부(16)로부터 입력되는 입력 데이타를 상기 데이타 래치 제어부(13)를 통해 상기 데이타 출력 드라이버(15)로 바로 출력하도록 제어하는 읽기 및 쓰기 제어부(14)를 포함하여 구성됨을 특징으로 하는 메모리의 데이타 입출력 장치.
제 1 항에 있어서, 상기 감지 증폭부(11)는 전원에 소오스가 연결되고 드레인에 게이트가 연결된 제1 PMOS 트랜지스터(M1), 전원에 소오스가 연결되고 상기 제1 PMOS 트랜지스터(M1)의 드레인에 게이트가 연결되고 상기 데이타 래치 및 제어부(13)에 드레인이 연결된 제2 PMOS 트랜지스터(M2), 상기 제1 PMOS 트랜지스터(M1)의 드레인에 드레인이 연결되고 상기 비트 라인(BIT)에 게이트가 연결된 제1 NMOS 트랜지스터(M3), 상기 제2 PMOS 트랜지스터(M2)의 드레인에 드레인이 연결되고 반전 비트 라인(/BIT)에 게이트가 연결된 제2 NMOS 트랜지스터(M4), 상기 제1 및 제2 NMOS 트랜지스터(M3,M4)의 소오스에 드레인이 연결되고 상기 데이타 감지 제어부(12)로 부터 출력되는 감지 제어신호를 게이트 입력으로 하고 접지에 소오스가 연결된 제3 NMOS 트랜지스터(M5)로 구성됨을 특징으로 하는 메모리의 데이타 입출력 장치.
제 1 항에 있어서, 상기 데이타 감지 제어부(12)는 상기 쓰기 인에이블 신호(/WE)를 반전시키는 제1인버터(21), 상기 출력 인에이블 신호(/OE)를 지연시켜 상기 데이타 래치 및 제어부(13)로 출력하는 버퍼(22), 상기 제1 인버터(21)로 부터 출력되는 반전된 쓰기 인에이블 신호(/WE)와 상기 출력 인에이블 신호(/OE)와 상기 칩 인에이블 신호(/CE)를 부정 논리합하는 노아 게이트(23), 상기 칩 인에이블 신호(/CE)를 반전시키는 제2 인버터(24), 상기 버퍼(22)로 부터 출력된 지연된 출력 인에이블 신호(/OE)와 상기 칩 인에이블 신호(/CE)를 논리합하는 오아 게이트(25), 상기 오아 게이트(25)의 출력을 리세트 입력으로 하고 상기 노아 게이트(23)의 출력을 클럭 입력으로 하고 반전 출력(/Q)을 데이타 입력으로 하는 D플립플롭(26), 및 상기 제2 인버터(24)의 출력과 상기 D플립플롭(26)의 출력(Q)을 논리 곱하여 상기 감지 증폭부(11)로 감지 제어 신호를 출력하는 앤드 게이트(27)로 구성됨을 특징으로 하는 메모리의 데이타 입출력 장치.
제 1 항에 있어서, 상기 데이타 래치 및 제어부(13)는 상기 출력 인에이블 신호(/OE)를 반전시키는 제1 인버터(31), 상기 제1 인버터(31)의 출력과 상기 데이타 감지 제어부(12)로 부터 출력되는 지연된 출력 인에이블 신호(/OE)를 논리곱하는 앤드 게이트(32), 상기 앤드 게이트(32)의 출력을 반전시키는 제2 인버터(33), 상기 제2 인버터(33)와 앤드 게이트(32)의 출력에 따라 상기 감지 증폭부(11)로 부터 출력되는 데이타를 출력하는 제1 패스 트랜지스터(34), 상기 제1 패스 트랜지스터(34)와 상기 읽기 및 쓰기 제어부(14)로 부터 출력되는 입력 데이타를 반전시키는 제3 인버터(36), 상기 제3 인버터(36)의 출력을 반전시켜 상기 데이타 출력 드라이버 (15)로 출력하는 제4 인버터(37), 및 상기 제2 인버터(33)와 앤드 게이트(32)의 출력에 따라 상기 제4 인버터(37)의 출력을 상기 제3 인버터(36)로 출력하는 제2 패스 트랜지스터(35)로 구성됨을 특징으로 하는 메모리의 데이타 입출력 장치.
제 1 항에 있어서, 상기 출력 데이타 드라이버(15)는 상기 출력 인에이블 신호(/OE)를 반전시키는 인버터(51), 상기 인버터(51)의 출력과 상기 데이타 래치 및 제어부(14)로 부터 출력되는 데이타를 부정 논리곱하는 낸드 게이트(52), 상기 출력 인에이블 신호(/OE)와 상기 데이타 래치 및 제어부(14)로 부터 출력되는 데이타를 부정 논리합하는 노아 게이트(53), 상기 낸드 게이트(52)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 드레인으로 출력 데이타(DOUT)를 출력하는 PMOS 트랜지스터(M6), 및 상기 PMOS 트랜지스터(M6)의 드레인에 드레인이 연결되고 상기 노아 게이트(53)의 출력을 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(M7)로 구성됨을 특징으로 하는 메모리의 데이타 입출력 장치.
제 1 항에 있어서, 상기 읽기 및 쓰기 제어부(14)는 상기 출력 인에이블 신호(/OE)와 쓰기 인에이블 신호(/WE)를 부정 논리곱하는 낸드 게이트(41), 상기 낸드 게이트(41)의 출력을 반전시키는 인버터(42), 및 상기 낸드 게이트 (41)와 인버터(42)의 출력에 따라 상기 데이타 입력 버퍼부(16)로 부터 입력되는 입력 데이타를 상기 데이타 래치 및 제어부(13)로 출력하는 패스 트랜지스터(43)로 구성됨을 특징으로 하는 메모리의 데이타 입출력 장치.

※참고사항 : 최초출원 내용에 의하여 공개하는 것임.