KR950034263A - 자동 비트 라인 프리차지 및 등화기능과 함께 비트 라인 부하를 가진 메모리 - Google Patents

자동 비트 라인 프리차지 및 등화기능과 함께 비트 라인 부하를 가진 메모리 Download PDF

Info

Publication number
KR950034263A
KR950034263A KR1019950004343A KR19950004343A KR950034263A KR 950034263 A KR950034263 A KR 950034263A KR 1019950004343 A KR1019950004343 A KR 1019950004343A KR 19950004343 A KR19950004343 A KR 19950004343A KR 950034263 A KR950034263 A KR 950034263A
Authority
KR
South Korea
Prior art keywords
bit line
gate
terminal
drain
channel transistor
Prior art date
Application number
KR1019950004343A
Other languages
English (en)
Other versions
KR100328160B1 (ko
Inventor
티. 플래내건 스티븐
에프. 챠일즈 로렌스
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR950034263A publication Critical patent/KR950034263A/ko
Application granted granted Critical
Publication of KR100328160B1 publication Critical patent/KR100328160B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

비트 라인 부하(380)는 비트 라인쌍에 연결되며, 바이플라 풀업 트랜지스터(389,403), P-채널 부하 트랜지스터(380,404), NAND 논리 게이트(395), 및 P-채널 등화 트랜지스터를 포함한다. 상기 NAND 논리 게이트(395)는 상기 비트 라인쌍위에 차동 전압을 감지하여 등화 회로를 제공한다. 기록 제어 신호가 기록 사이클의 증료를 표시할때, 등화 신호는 라인쌍의 프리차지 및 등화를 개시한다.

Description

자동 비트 라인 프리차지 및 등화기능과 함께 비트 라인 부하를 가진 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메모리를 블럭도 형태로 도시한 도면, 제2도는 제1도 메모리의 일부분을 부분 블럭도 및 부분 논리도 형태로 도시한 도면, 제3도는 제1도의 판독 제어 지연 고정 루프를 블럭도 형태로 도시한 도면, 제4도는 제1도의 모조 경로를 블럭도 형태로 도시한 도면.

Claims (3)

  1. 메모리에서 한 비트 라인쌍에 연결된 비트 라인 부하에 있어서, 상기 비트 라인쌍에 연결되어, 당해 비트 라인쌍위의 차동 전압을 감지하고, 이 전압 감지에 응답하여 등화(equalization)신호를 제공하는 감지회로; 및 상기 비트 라인쌍에 연결되어 상기 등화 신호 수단에 응답하므로써 상기 비트 라인쌍위의 차동 전압을 감소시키는 등화 회로를 구비하는 것을 특징으로 하는 비트 라인 부하.
  2. 제1논리 상태인 기록 제어 신호에 의해 표시된 판독 사이클과 제2논리 상태인 기록 제어 신호에 의해 표시된 기록 사이클을 가진 메모리에서 제1비트 라인 및 제2비트 라인을 가진 비트 라인쌍에 연결된 자동 비트 라인 등화기능을 가진 비트 라인 부하 회로에 있어서, 상기 제1비트 라인에 연결된 제1입력 단자, 상기 제2비트라인에 연결된 제2입력 단자, 및 출력 단자를가지며, 상기 제1비트 라인과 제2비트 라인 사이의 차동 전압을 감지하고, 이 차동 전압 감지에 응답하여, 상기 출력 단자에서 등화 신호를 제공하는 비트 라인 감지 회로; 및 상기 제1비트 라인 및 상기 제2비트 라인에 연결되어, 상기 등화 신호와 상기 제1논리 상태인 기록 제어 신호에 응답하여 상기 비트 라인쌍위의 차동 전압을 감소시키고 상기 비트 라인쌍의 전압을 증가시키는 프리차지 및 등화 회로를 구비하는 것을 특징으로 하는 비트 라인 부하 회로.
  3. 제1비트 라인 및 제2비트 라인을 가진 비트 라인쌍에 연결된 비트 라인 부하 회로에 있어서, 제1전원 전압 단자에 연결된 콜렉터, 베이스, 및 상기 제1비트 라인에 연결된 에미터를 가진 제1 NPN 트랜지스터; 상기 제1전원 전압 단자에 연결된 콜렉터, 베이스, 및 상기 제2비트 라인에 연결된 에미터를 가진 제2 NPN 트랜지스터; 제1비트 라인에 연결된 드레인, 게이트, 및 제2전원 전압 단자에 연결괸 소스를 가진 제1 N -채널 트랜지스터; 상기 제2비트 라인에 연결된 드레인, 게이트, 및 제2전원 전압 단자에 연결된 소스를 가진 제2 N-채널 트랜지스터; 상기 제1비트 라인에 연결된 제1드레인/소스 단자, 상기 제2비트 라인에 연결된 제2드레인/소스 단자, 및 게이트를 가진 제1 P-체널 트랜지스터; 상기 제1비트 라인에 연결된 제1입력 단자, 상기 제2비트 라인에 연결된 제2입력단자, 및 출력 단자를 가지며, 상기 제1비트 라인과 상기 제2비트 라인 사이의 차동 전압 검출에 응답하여 상기 출력 단자에 등화 신호를 제공하는 비트 라인 감지 회로; 상기 제1전원 전압 단자에 연결된 소스, 상기 비트 라인 감지 회로의 출력 단자에 연결된 게이트, 및 드레인을 가진 제2 P -채널 트랜지스터의 드레인에 연결된 소스, 상기 비트 라인 감지 회로의 출력 단자에 연결된 게이트, 및 기록 제어 신호를 수신하는 드레인을 가진 제3 N-채널 트랜지스터를 구비한 인버터 회로; 상기 제1전원 전압 단자에 연결된, 소스, 게이트, 및 상기 제1 NPN 트랜지스터의 베이스에 연결된 드레인을 가진 제3 P-채널 트랜지스터, 상기 제1전원 전압 단자에 연결된 소스, 게이트, 및 상기 제2 NPN 트랜지스터의 베이스에 연결된 드레인을 가진 제4 P-채널 트랜지스터; 상기 제3 P-채널 트랜지스터의 게이트에 연결된 드레인, 상기 비트 라인 감지 회로의 출력 단자에 연결된 게이트, 및 상기 제2전원 전압 단자에 연결된 소스를 가진 제4N-채널 트랜지스터; 및 상기 제4P-채널 트랜지스터의 게이트에 연결된 드레인, 상기 비트 라인 감지 회로의 출력 단자에 연결된 게이트, 및 상기 제2전원 전압 단자에 연결된 소스를 가진 제5N-채널 트랜지스터를 구비하는 것을 특징으로 하는 비트 라인 부하 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950004343A 1994-03-08 1995-02-28 자동비트라인프리차지및등화기능과함께비트라인부하를가진메모리 KR100328160B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US207,515 1994-03-08
US207515 1994-03-08
US08/207,515 US5416744A (en) 1994-03-08 1994-03-08 Memory having bit line load with automatic bit line precharge and equalization

Publications (2)

Publication Number Publication Date
KR950034263A true KR950034263A (ko) 1995-12-28
KR100328160B1 KR100328160B1 (ko) 2002-07-31

Family

ID=22770905

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950004343A KR100328160B1 (ko) 1994-03-08 1995-02-28 자동비트라인프리차지및등화기능과함께비트라인부하를가진메모리

Country Status (3)

Country Link
US (1) US5416744A (ko)
JP (2) JP3827749B2 (ko)
KR (1) KR100328160B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
US5781469A (en) * 1997-01-24 1998-07-14 Atmel Corporation Bitline load and precharge structure for an SRAM memory
US5777935A (en) * 1997-03-12 1998-07-07 Motorola, Inc. Memory device with fast write recovery and related write recovery method
US5828612A (en) * 1997-10-27 1998-10-27 Motorola, Inc. Method and circuit for controlling a precharge cycle of a memory device
US5940606A (en) * 1998-02-09 1999-08-17 Dynachip Corporation Duty cycle controller for clock signal to synchronous SRAM on FPGA
US6064245A (en) * 1998-02-19 2000-05-16 International Business Machines Corporation Dynamic circuit for capturing data with wide reset tolerance
KR102529187B1 (ko) * 2016-03-31 2023-05-04 삼성전자주식회사 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4802129A (en) * 1987-12-03 1989-01-31 Motorola, Inc. RAM with dual precharge circuit and write recovery circuitry
US4866674A (en) * 1988-02-16 1989-09-12 Texas Instruments Incorporated Bitline pull-up circuit for a BiCMOS read/write memory
US5018111A (en) * 1988-12-27 1991-05-21 Intel Corporation Timing circuit for memory employing reset function
US5043945A (en) * 1989-09-05 1991-08-27 Motorola, Inc. Memory with improved bit line and write data line equalization
JP2519580B2 (ja) * 1990-06-19 1996-07-31 三菱電機株式会社 半導体集積回路
US5155703A (en) * 1990-07-06 1992-10-13 Motorola, Inc. Bicmos bit line load for a memory with improved reliability
US5111455A (en) * 1990-08-24 1992-05-05 Avantek, Inc. Interleaved time-division multiplexor with phase-compensated frequency doublers
US5229967A (en) * 1990-09-04 1993-07-20 Nogle Scott G BICMOS sense circuit for sensing data during a read cycle of a memory
US5105108A (en) * 1990-11-14 1992-04-14 Zenith Electronics Corporation Delay circuit with phase locked loop control
US5121015A (en) * 1990-11-14 1992-06-09 Zenith Electronics Corporation Voltage controlled delay element
US5173877A (en) * 1990-12-10 1992-12-22 Motorola, Inc. BICMOS combined bit line load and write gate for a memory
US5223755A (en) * 1990-12-26 1993-06-29 Xerox Corporation Extended frequency range variable delay locked loop for clock synchronization

Also Published As

Publication number Publication date
KR100328160B1 (ko) 2002-07-31
US5416744A (en) 1995-05-16
JP2006196177A (ja) 2006-07-27
JP3827749B2 (ja) 2006-09-27
JPH07254282A (ja) 1995-10-03

Similar Documents

Publication Publication Date Title
EP0383080B1 (en) Semiconductor memory device
US5594380A (en) Bootstrap circuit and data output buffer having the bootstrap circuit
US5903171A (en) Sense amplifier with integrated latch and level shift
US5949721A (en) Data output related circuit which is suitable for semiconductor memory device for high -speed operation
KR970051131A (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
KR970055474A (ko) 프리차지회로를 내장한 씨모스(cmos) 출력회로
KR980011453A (ko) 출력버퍼회로
KR950034263A (ko) 자동 비트 라인 프리차지 및 등화기능과 함께 비트 라인 부하를 가진 메모리
US5305272A (en) Sense amplifier circuit
KR960015598A (ko) 용장 메모리 회로를 갖고 있는 반도체 메모리
JP3783889B2 (ja) ビットラインプリチャージ回路
KR930008848A (ko) 반도체 집적회로
KR920018754A (ko) 반도체 메모리 회로
US5781041A (en) Sense amplifier with low power in a semiconductor device
US5646905A (en) Self-clocking sense amplifier optimized for input signals close to VDD
KR870007511A (ko) 데이타 판독회로
JP2000048574A (ja) センスアンプ回路
KR920001844A (ko) 플립플롭 회로 및 그 로직 상태 제공 방법
KR850008238A (ko) 반도체 기억장치
KR960012725A (ko) 반도체 메모리 장치의 출력 버퍼 회로용 제어 회로
JP2590696B2 (ja) 半導体スタティックメモリ用ワード線駆動回路
KR940006073Y1 (ko) 데이타 판독회로
KR960008930B1 (ko) 출력회로
KR970013802A (ko) 출력 버퍼 회로
KR900019011A (ko) 반도체 메모리장치의 라이트 드라이버

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130208

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140211

Year of fee payment: 13