KR960012725A

KR960012725A - 반도체 메모리 장치의 출력 버퍼 회로용 제어 회로

Info

Publication number: KR960012725A
Application number: KR1019950034037A
Authority: KR
Inventors: 마사히코 혼다
Original assignee: 가네꼬 히사시; 닛본 덴키 가부시끼가이샤
Priority date: 1994-09-29
Filing date: 1995-09-29
Publication date: 1996-04-20
Also published as: US5640352A; KR100228605B1; JP2684998B2; JPH08102192A

Abstract

본 발명은 메모리 셀에 결합된 다수의 출력 버퍼 회로를 제어하여 어드레스 변환 검출 신호에 따라서 메모리 셀의 판독 출력 데이타를 출력시키는 제어 회로에 관한 것으로서, 상기 제어 회로는 출력 버퍼 회로의 절반을 고레벨로 세팅시키고 나머지 출력 버퍼 회로를 저레벨로 세팅시킨다.

Description

반도체 메모리 장치의 출력 버퍼 회로용 제어 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제7도는 본 발명에 따른 제1실시예에서 새로운 출력 버퍼 회로 구성을 도시한 블럭도.

제8A도는 제7도의 출력 버퍼 회로의 회로 구성을 도시한 회로도.

제8B도는 제7도의 출력 버퍼 회로의 또 다른 회로 구성을 도시한 회로도.

제9도는 제7도의 제1출력 제어 회로의 회로 구성을 도시한 회로도.

Claims

반도체 메모리 장치의 동작을 판독 출력하기 위하여 사용되는 다수의 출력 버퍼 회로를 제어하는 제어 회로에 있어서, 상기 제어 회로는 상기 다수의 출력 버퍼 회로 일부를 고레벨로 세팅하고 나머지 출력 버퍼 회로를 저레벨로 세팅한 다음 상기 반도체 메모리 장치의 메모리 셀에 저장된 데이타의 동작을 판독 출력하는 것을 특징으로 하는 제어 회로.
제1항에 있어서, 상기 다수의 출력 버퍼 회로 일부는 칩 인에이블 신호, 출력 인에이블 신호 및 기록 인에이블 신호를 수신하는 입력터미널을 갖는 제1형의 논리회로를 가지므로써, 상기 제1형의 논리회로가 활성/비활성 상태간에서 제어되도록 하며, 상기 제1형의 논리 회로 출력이 고레벨이 되도록 하는 것을 특징으로 하는 제어 회로.
제2항에 있어서, 상기 출력 버퍼 회로의 상기 제1형의 논리회로는 : 두개의 입력을 갖는 NOR 게이트로서, 상기 입력중 한 입력은 센스 증폭기에 결합되어 상기 센스 증폭기의 출력신호를 수신하고 또다른 한 입력은 제2출력 제어 회로에 결합되는 입력을 갖는 인버터의 출력에 결합되어 제2출력제어신호를 수신하는 상기 NOR 게이트와, 두개의 입력을 갖는 제1 NAND 게이트로서, 상기 입력중 한 입력은 상기 센스 증폭기에 결합되어 상기 센스 증폭기의 상기 출력 신호를 수신하고 또다른 한 입력은 상기 제2출력 제어 회로에 결합되어 상기 출력 제어 신호를 수신하는 상기 제1 NAND 게이트와, 두개의 입력을 갖는 제2 NAND 게이트로서, 상기 입력 중 한 입력은 NOR 게이트의 출력에 결합되고 또 다른 입력은 상기 제1출력 제어 회로에 결합되어 상기 제1출력 제어 회로로부터 상기 제1출력 제어 신호를 수신하는 상기 제2 NAND 게이트와 , 두개의 입력을 갖는 제3 NAND 게이트로서, 상기 입력 중 한 입력은 상기 제1 NAND 게이트의 상기 출력에 결합되고 또 다른 입력은 상기 제1출력 제어 회로에 결합되어 상기 제1출력 제어 회로로부터 제1출력 제어 신호를 수신하는 상기 제3 NAND 게이트 및, 전원 라인 및 접지 라인간에 직렬로 결합되어, 상기 제2 NAND 게이트의 출력이 P-채널 MOS 트랜지스터의 게이트에 결합되도록 하고 제3 NAND 게이트의 출력이 n-채널 MOS 트랜지스터의 게이트에 결합되도록 할 뿐만 아니라 상기 출력 버퍼 회로의 출력터미널이 상기 p-채널 및 n-채널 MOS 트랜지스터간의 중간점에 결합되도록 하는 상기 단일 p-채널 및 n-채널 MOS 트랜지스터 쌍을 구비하는 것을 특징으로 하는 제어 회로.
제2항에 있어서, 상기 다수의 출력 버퍼 회로 일부는 칩 인에이블 신호, 출력 인에이블 신호 및 기록 인에이블 신호를 수신하는 입력 터미널을 갖는 제1형의 논리회로를 가지므로써, 상기 제1형의 논리회로가 활성 비활성 상태간에서 제어되도록 하며, 상기 제1형의 논리회로의 출력은 저레벨로 되는 것을 특징으로 하는 제어 회로.
제2항에 있어서, 상기 출력 버퍼 회로의 상기 제1형의 논리회로는 : 두개의 입력을 갖는 NOR 게이트로서, 상기 입력중 한 입력은 센스 증폭기에 결합되어 상기 센스 증폭기의 출력신호를 수신하고 또다른 한 입력은 제2출력 제어 회로에 결합되는 입력을 갖는 인버터의 출력에 결합되어 제2출력제어신호를 수신하는 상기 NOR 게이트와, 두개의 입력을 갖는 제1 NAND 게이트로서, 상기 입력중 한 입력은 상기 센스 증폭기에 결합되어 상기 센스 증폭기의 상기 출력 신호를 수신하고 또다른 한 입력은 상기 제2출력 제어 회로에 결합되어 상기 출력 제어 신호를 수신하는 상기 제1 NAND 게이트와, 두개의 입력을 갖는 제2 NAND 게이트로서, 상기 입력 중 한 입력은 NOR 게이트의 출력에 결합되고 또 다른 입력은 상기 제1출력 제어 회로에 결합되어 상기 제1출력 제어 회로로부터 상기 제1출력 제어 신호를 수신하는 상기 제2 NAND 게이트와 , 두개의 입력을 갖는 제3 NAND 게이트로서, 상기 입력 중 한 입력은 상기 제1 NAND 게이트의 상기 출력에 결합되고 또 다른 입력은 상기 제1출력 제어 회로에 결합되어 상기 제1출력 제어 회로로부터 제1출력 제어 신호를 수신하는 상기 제3 NAND 게이트 및, 전원 라인 및 접지 라인간에 직렬로 결합되어, 상기 제2 NAND 게이트의 출력이 P-채널 MOS 트랜지스터의 게이트에 결합되도록 하고 제3 NAND 게이트의 출력이 n-채널 MOS 트랜지스터의 게이트에 결합되도록 할 뿐만 아니라 상기 출력 버퍼 회로의 출력터미널이 상기 p-채널 및 n-채널 MOS 트랜지스터간의 중간점에 결합되도록 하는 상기 단일 p-채널 및 n-채널 MOS 트랜지스터 쌍을 구비하는 것을 특징으로 하는 제어 회로.
제2항에 있어서, 상기 출력 버퍼 회로의 상기 제1형의 논리 회로수는 상기 출력 버퍼의 상기 제2형의 논리 회로수와 동일하게 되는 것을 특징으로 하는 제어 회로.
제4항에 있어서, 상기 출력 버퍼 회로의 상기 제1형의 논리 회로수는 상기 출력 버퍼의 제2형의 논리 회로수와 동일하게 되는 것을 특징으로 하는 제어 회로.
제1항에 있어서, 상기 출력 버퍼 회로의 상기 제1형의 논리회로는 접지 전위 패드 근처에 위치되고 상기 출력 버퍼 회로의 제2형의 논리 회로는 상기 접지 전위 패드로부터 멀리 떨어져서 위치되는 것을 특징으로 하는 제어회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.