KR19980037951A - 입출력 라인 프리차지 회로 - Google Patents
입출력 라인 프리차지 회로 Download PDFInfo
- Publication number
- KR19980037951A KR19980037951A KR1019960056775A KR19960056775A KR19980037951A KR 19980037951 A KR19980037951 A KR 19980037951A KR 1019960056775 A KR1019960056775 A KR 1019960056775A KR 19960056775 A KR19960056775 A KR 19960056775A KR 19980037951 A KR19980037951 A KR 19980037951A
- Authority
- KR
- South Korea
- Prior art keywords
- input
- mos transistor
- output line
- precharge circuit
- sram
- Prior art date
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
반도체 메모리 장치의 에스램에서 입출력 라인 프리차지 회로에 있어서, 전력 소모가 적고 비트라인의 셀 데이터가 입출력 라인의 높은 전압에 의해 기능 저하되는 것을 방지하는 에스램에서의 입출력 라인 프리차지 회로를 개시한다.
반도체 메모리 장치의 에스램에서의 입출력 라인 프리차지 회로에 있어서, 비트라인 프리차지 전압에 연결된 엔-모스 트랜지스터; 내부 전원 전압에 연결된 피-모스 트랜지스터; 상기 내부 전원 전압과 피-모스 트랜지스터로 구성된 프리차지 회로; 상기 엔-모스 트랜지스터와 피-모스 트랜지스터의 일측이 연결된 입출력 라인; 상기 엔-모스 트랜지스터의 게이트에 연결된 셀 어레이 블록 선택 신호 및, 상기 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호가 조합된 신호가 피-모스 트랜지스터의 게이트에 연결된 회로를 포함하여 이루어진 에스램에서의 입출력 라인 프리차지 회로를 제공한다.
따라서 본 발명에 따르면, 반도체 메모리 장치의 에스램에서 입출력 라인 프리차지 회로에 있어서, 전력 소모가 적고 비트라인의 셀 데이터가 입출력 라인의 높은 전압에 의해 기능 저하되는 것을 방지하는 에스램에서의 입출력 라인 프리차지 회로를 제공할 수 있다.
Description
본 발명은 반도체 메모리 장치의 입출력 라인 프리차지 회로에 관한 것으로, 특히, 전력 소모가 적고 비트라인의 셀 데이터가 입출력 라인의 높은 전압에 의해 기능 저하되는 것을 방지하는 에스램에서의 입출력 라인 프리차지 회로에 관한 것이다.
일반적으로 싱크로너스 디램(Synchronous Dynamic Random Access Memory)의 경우 주변 회로가 고주파수로 동작하여야 하기 때문에 주변 회로에 인가하는 전원 전압의 레벨과 구동 능력이 적절치 못하게 되면, 특히 낮은 전압에서 동작 불량이 발생하기 쉽다. 그러나 이러한 이유로 주변 회로에 외부 전원 전압을 인가하게 되면 높은 외부 전원 전압이 인가될 경우, 싱크로너스 디램 내부에서 소모하는 전력이 크게 되는 문제가 발생한다. 특히 16비트나 32비트, 혹은 그 이상의 와이드 비트 구조(Wide Bit Organization)를 갖는 싱크로너스 디램의 경우, 한 번의 리드 동작 사이클 내에서 인에이블되는 입출력 센스 앰프(I/O Sense Amplifier)의 개수가 증가하기 때문에 상기와 같이 높은 외부 전원 전압이 인가될 경우 전력 소비가 더욱 증가하게 된다. 특히 입출력 라인에 전류를 계속 흘림으로서 입출력 라인 전압 스윙(Voltage Swing)을 일정 이하로 억제하여야 하는 전류 센스 타입(Current Sense Type)의 입출력 센스 앰프를 채용하는 경우에는 전력 소비 문제가 더욱 우려된다.
싱크로너스 디램 내의 메모리 셀 어레이(Memory Cell Array)에 통상의 외부 동작 전원 전압보다 낮은 전원 전압을 인가하는 경우 이상과 같은 문제점 외에 또 다른 문제점이 발생한다. 예를 들어, 외부 전원 전압 3.3V를 사용하는 싱크로너스 디램 메모리 셀 어레이에서는 이보다 낮은 전압의 내부 전원 전압을 인가하는 경우 입출력 라인을 프리차지(Precharge)하는 전압이 비트라인(Bit Line)의 데이타 레벨 '1' 전압보다 훨씬 높아지게 되어 컬럼 셀렉트 라인(Column Select Line)이 스위칭(Switching)하는 경우 새롭게 선택되는 비트라인의 데이타가 파괴될 우려가 있다.
따라서, 종래의 기술로는 전력 소비가 많은 점과, 높은 Vcc 전압하에서 데이타가 파괴될 수 있는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치의 에스램에서 입출력 라인 프리차지 회로에 있어서, 전력 소모가 적고 비트라인의 셀 데이터가 입출력 라인의 높은 전압에 의해 기능 저하되는 것을 방지하는 에스램에서의 입출력 라인 프리차지 회로에 관한 것이다.
도 1은 본 발명에 따른 입출력 라인 프리차지 회로도.
도 2는 본 발명에 따른 입출력 라인 프리차지 회로의 동작에 관한 타이밍도.
도면의 주요 부분에 대한 부호의 설명
112, 113 ... 피-모스 트랜지스터110 ... 프리차지 회로
상기 과제를 달성하기 위한 본 발명은, 반도체 메모리 장치의 에스램에서의 입출력 라인 프리차지 회로에 있어서, 비트라인 프리차지 전압에 연결된 엔-모스 트랜지스터; 내부 전원 전압에 연결된 피-모스 트랜지스터; 상기 내부 전원 전압과 피-모스 트랜지스터로 구성된 프리차지 회로; 상기 엔-모스 트랜지스터와 피-모스 트랜지스터의 일측이 연결된 입출력 라인; 상기 엔-모스 트랜지스터의 게이트에 연결된 셀 어레이 블록 선택 신호 및, 상기 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호가 조합된 신호가 피-모스 트랜지스터의 게이트에 연결된 회로를 포함하여 이루어진 에스램에서의 입출력 라인 프리차지 회로를 제공한다.
상기 비트 라인 프리차지 전압에 연결된 엔-모스 트랜지스터는 두 개로 구성되며, 한 트랜지스터의 드레인과 다른 트랜지스터의 소스가 상기 비트 라인 프리차지 전압에 함께 연결되고, 나머지 일측이 상기 입출력 라인에 연결된다.
바람직하게는, 상기 비트라인 프리차지 전압은 상기 반도체 메모리 장치의 통상적인 외부 전원 전압하에서 상기 내부 전원 전압보다 크지 않도록 한다.
상기 내부 전원 전압과 피-모스 트랜지스터로 구성된 프리차지 회로는 프리차지 회로의 전원으로 제 2 내부 전원 전압이 인가되고, 두 개의 피-모스 트랜지스터로 구성되어 한 피-모스 트랜지스터의 소스가 상기 입출력 라인에, 드레인이 다른 피-모스 트랜지스터의 소스에 연결되고, 두 피-모스 트랜지스터의 게이트가 상기 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호의 낸드 조합에 의해 생성된 신호에 연결되어 있다.
상기 엔-모스 트랜지스터와 피-모스 트랜지스터의 일측이 연결된 입출력 라인은, 상기 엔-모스 트랜지스터의 소스 및 또 다른 엔-모스 트랜지스터의 드레인, 상기 피-모스 트랜지스터의 소스 및 또 다른 피-모스 트랜지스터의 드레인에 연결되어 있다.
상기 엔-모스 트랜지스터의 게이트에 연결된 셀 어레이 블록 선택 신호 및 상기 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호가 조합된 신호중 상기 셀 어레이 블록 선택 신호는 인버터를 거쳐 상기 엔-모스 트랜지스터의 게이트에 연결되고, 상기 입출력 라인 리드 신호는 상기 셀 어레이 블록 신호와 함께 낸드 게이트에 입력되고 그 출력이 상기 피-모스 트랜지스터의 게이트들에 연결된다.
바람직하게는, 상기 프리차지 회로에 내부전압이 인가되어, 상기 입출력 라인 리드 신호가 하이가 되면, 해당 입출력 라인의 프리차지 레벨이 내부 전원 전압으로 프리차지된다.
따라서, 본 발명에 따르면, 반도체 메모리 장치의 에스램에서 입출력 라인 프리차지 회로에 있어서, 전력 소모가 적고 비트라인의 셀 데이터가 입출력 라인의 높은 전압에 의해 기능저하되는 것을 방지하는 에스램에서의 입출력 라인 프리차지 회로를 제공할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명에 따른 입출력 라인 프리차지 회로도이다. 도면을 참조하면, 본 발명에 따른 입출력 라인 프리차지 회로는 비트라인 프리차지 전압에 연결된 엔-모스 트랜지스터(NMOS Transistor)와, 내부 전원 전압에 연결된 피-모스 트랜지스터(PMOS Transistor)(112, 113), 상기 내부 전원 전압과 피-모스 트랜지스터로 구성된 프리차지 회로(110), 상기 엔-모스 트랜지스터와 피-모스 트랜지스터의 일측이 연결된 입출력 라인, 상기 엔-모스 트랜지스터의 게이트에 연결된 셀 어레이 블록 선택 신호, 상기 피-모스 트랜지스터의 게이트에 연결된 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호로 구성되어 있다. 도면을 참조하면, 일반적으로, 에스램 리드 동작시 입출력 라인에 전류를 계속 인가하여, 칼럼 어드레스에 의하여 비트라인이 입출력 라인에 연결되는 경우에도, 입출력 라인의 전압 스윙 폭이 일정 이상으로 증가하지 않도록 억제하는 경우에 본 발명을 적용할 수 있다. 이와 같이 입출력 라인을 제어하는 대표적인 경우로는 전류 입출력 센스 앰프를 들 수 있다. 전류 입출력 센스 앰프를 사용하는 경우 입출력 라인을 제어하는 방법은 에스램의 동작 상태에 따라 크게 2가지로 나눌 수 있다.
첫 번째 입출력 라인에 비트 라인이 연결되지 않은 상태이다. 이 경우는 에스램이 아이들 상태(Idle State)에 있거나, 에스램이 액티브 상태, 즉, 해당 뱅크가 오픈(open)되어 있는 상태이지만 해당 입출력 라인으로 데이터를 읽어내지 않는 상태를 말한다. 따라서 입출력 라인은 보통 비트 라인의 프리차지 레벨로 프리차지된다. 이를 위한 프리차지 회로가 도 1 의 본 발명에 따른 입출력 라인 프리차지 회로이다. 이 회로는 입출력 라인을 프리차지하기 위한, 보통 셀 데이터 '1'의 0.5배인 전원을 소스단에 공통으로 연결한 게이트들로 구성되어 있다. 이 회로를 제어하기 위한 제어신호는 해당 입출력 라인이 속한 셀 어레이가 선택되었는지의 여부를 알려주는 셀 어레이 블록 선택 신호이다. 예를 들어 엔-모스 게이트로 구성된 경우에는 입출력 라인을 프라차지하기 위해 상기 엔-모스 게이트를 논리 '1'로 만들게 되어 입출력 라인이 해당 전위로 프라차지된다.
두 번째 입출력 라인에 비트 라인이 연결되어 메모리 셀 어레이의 데이터가 입출력 라인에 전달되는 경우가 있다. 이 경우, 특히 전류 입출력 센스 앰프의 경우에는 입출력 라인을 전원 전압으로 풀-업(Pull-up)하며, 보통 피-모스로 구성된 프리차지 회로가 동작하여 입출력 라인을 상기 전원 전압으로 프리차지한다. 따라서 이 프리차지 회로에도 상기 셀 어레이 블록 선택 신호가 입력되어야 한다. 또한 입출력 라인으로부터 리드하기 위한 것이라는 신호가 필요하므로 이를 위한 신호가 입력되어야 한다. 이 외에도 에스램의 여러 가지 동작 모드에서 사용하기 위한 프리차지 회로가 필요하다. 본 발명의 경우 상기 프리차지 회로에 인가하는 전원 전압이 내부 전원 전압임을 유의하여야 한다.
도 2는 본 발명에 따른 입출력 라인 프리차지 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 도면을 참조하면, 입출력 라인 리드 신호가 논리 '1'이 되어 해당 입출력 라인의 프리차지 레벨이 내부 전원 전압으로 프리차지되는 것을 알 수 있다. 이 타이밍도에서는 나타나 있지 않지만, 해당 입출력 라인이 속해 있는 뱅크가 아이들 상태가 되기 위해서는 블록 선택 신호가 논리 '0'이 되어 해당 입출력 라인을 비트 라인의 프리차지 전압으로 프리차지한다.
종래의 에스램의 경우에는 상기 내부 전원 전압 대신 외부 전원 전압이 사용되어 왔다. 따라서 본 발명은 칩 내의 주변 회로에 외부 전원 전압을 사용하는 에스램에 있어서 입출력 라인의 리드 동작을 위한 입출력 프리차지 회로의 전원으로서 통상적인 에스램의 외부 전원 전압보다 낮은 내부 전원 전압을 사용하는 것을 요지로 한다. 이에 의한 효과로는 에스램의 리드 동작시 입출력 라인으로 데이터를 읽어내는 경우 외부 전원 전압이 높아지더라도 전력 소모가 증가하지 않게 된다. 또한 메모리 셀 어레이에 내부 전원 전압을 사용하는 경우에도 외부 전원 전압과 내부 전원 전압과의 차이가 커지는 현상에 의해 비트 라인의 셀 데이터가 입출력 라인의 높은 전압에 의해 감소되는 것을 방지하는 효과를 얻을 수 있다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 에스램에서 입출력 라인 프리차지 회로에 있어서, 전력 소모가 적고 비트라인의 셀 데이터가 입출력 라인의 높은 전압에 의해 기능 저하되는 것을 방지하는 에스램에서의 입출력 라인 프리차지 회로를 제공할 수 있다.
Claims (7)
- 반도체 메모리 장치의 에스램에서의 입출력 라인 프리차지 회로에 있어서,비트라인 프리차지 전압에 연결된 엔-모스 트랜지스터; 내부 전원 전압에 연결된 피-모스 트랜지스터; 상기 내부 전원 전압과 피-모스 트랜지스터로 구성된 프리차지 회로; 상기 엔-모스 트랜지스터와 피-모스 트랜지스터의 일측이 연결된 입출력 라인; 상기 엔-모스 트랜지스터의 게이트에 연결된 셀 어레이 블록 선택 신호 및 상기 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호가 조합된 신호가 피-모스 트랜지스터의 게이트에 연결된 회로를 포함하여 이루어진 에스램에서의 입출력 라인 프리차지 회로.
- 제 1 항에 있어서,상기 비트 라인 프리차지 전압에 연결된 엔-모스 트랜지스터는 두 개로 구성되며, 한 트랜지스터의 드레인과 다른 트랜지스터의 소스가 상기 비트 라인 프리차지 전압에 함께 연결되고, 나머지 일측이 상기 입출력 라인에 연결되어 있는 것을 특징으로 하는 에스램에서의 입출력 라인 프리차지 회로.
- 제 1 항에 있어서,상기 비트라인 프리차지 전압은 상기 반도체 메모리 장치의 통상적인 외부 전원 전압하에서 상기 내부 전원 전압보다 크지 않음을 특징으로 하는 에스램에서의 입출력 라인 프리차지 회로.
- 제 1 항에 있어서,상기 내부 전원 전압과 피-모스 트랜지스터로 구성된 프리차지 회로는 프리차지 회로의 전원으로 제 2 내부 전원 전압이 인가되고, 두 개의 피-모스 트랜지스터로 구성되어 한 피-모스 트랜지스터의 소스가 상기 입출력 라인에, 드레인이 다른 피-모스 트랜지스터의 소스에 연결되고, 두 피-모스 트랜지스터의 게이트가 상기 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호의 낸드 조합에 의해 생성된 신호에 연결되어 있는 것을 특징으로 하는 에스램에서의 입출력 라인 프리차지 회로.
- 제 1 항에 있어서,상기 엔-모스 트랜지스터와 피-모스 트랜지스터의 일측이 연결된 입출력 라인은, 상기 엔-모스 트랜지스터의 소스 및 또 다른 엔-모스 트랜지스터의 드레인, 상기 피-모스 트랜지스터의 소스 및 또 다른 피-모스 트랜지스터의 드레인에 연결되어 있는 것을 특징으로 하는 에스램에서의 입출력 라인 프리차지 회로.
- 제 1 항에 있어서,상기 엔-모스 트랜지스터의 게이트에 연결된 셀 어레이 블록 선택 신호 및 상기 셀 어레이 블록 선택 신호와 입출력 라인 리드 신호가 조합된 신호중 상기 셀 어레이 블록 선택 신호는 인버터를 거쳐 상기 엔-모스 트랜지스터의 게이트에 연결되고, 상기 입출력 라인 리드 신호는 상기 셀 어레이 블록 신호와 함께 낸드 게이트에 입력되고 그 출력이 상기 피-모스 트랜지스터의 게이트들에 연결되어 있는 것을 특징으로 하는 에스램에서의 입출력 라인 프리차지 회로.
- 제 1 항에 있어서,상기 프리차지 회로에 내부전압이 인가되어, 상기 입출력 라인 리드 신호가 하이가 되면, 해당 입출력 라인의 프리차지 레벨이 내부 전원 전압으로 프리차지되는 것을 특징으로 하는 에스램에서의 입출력 라인 프리차지 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056775A KR19980037951A (ko) | 1996-11-22 | 1996-11-22 | 입출력 라인 프리차지 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056775A KR19980037951A (ko) | 1996-11-22 | 1996-11-22 | 입출력 라인 프리차지 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980037951A true KR19980037951A (ko) | 1998-08-05 |
Family
ID=66321226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960056775A KR19980037951A (ko) | 1996-11-22 | 1996-11-22 | 입출력 라인 프리차지 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980037951A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414414B1 (ko) * | 1999-12-28 | 2004-01-07 | 닛뽄덴끼 가부시끼가이샤 | 반도체 기억장치 |
| KR100470162B1 (ko) * | 1997-12-23 | 2006-02-28 | 주식회사 하이닉스반도체 | 전원전압에따른프리차지동작을개선한반도체장치 |
| KR100691017B1 (ko) * | 2006-03-30 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법 |
-
1996
- 1996-11-22 KR KR1019960056775A patent/KR19980037951A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470162B1 (ko) * | 1997-12-23 | 2006-02-28 | 주식회사 하이닉스반도체 | 전원전압에따른프리차지동작을개선한반도체장치 |
| KR100414414B1 (ko) * | 1999-12-28 | 2004-01-07 | 닛뽄덴끼 가부시끼가이샤 | 반도체 기억장치 |
| KR100691017B1 (ko) * | 2006-03-30 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6556471B2 (en) | VDD modulated SRAM for highly scaled, high performance cache | |
| KR100316713B1 (ko) | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 | |
| US20070297249A1 (en) | Low-power SRAM memory cell | |
| KR0167295B1 (ko) | 저전력용 센스앰프회로 | |
| US5682105A (en) | Bonding option circuit having no pass-through current | |
| US6356487B1 (en) | Memory device having data path containing dual mode flip-flop used for normal operation and for internal testing | |
| US6188639B1 (en) | Synchronous semiconductor memory | |
| US5715210A (en) | Low power semiconductor memory device | |
| US5619457A (en) | Dynamic semiconductor memory device that can control through current of input buffer circuit for external input/output control signal | |
| JPH08129891A (ja) | メモリセル回路 | |
| KR100357425B1 (ko) | 반도체기억장치 | |
| US6791354B2 (en) | Semiconductor integrated circuit | |
| EP1018745B1 (en) | Improved driver circuit | |
| KR19980037951A (ko) | 입출력 라인 프리차지 회로 | |
| US6333891B1 (en) | Circuit and method for controlling a wordline and/or stabilizing a memory cell | |
| KR0121137B1 (ko) | 센스 앰프의 구동 신호 발생 회로 | |
| US6363451B1 (en) | Data bus line control circuit | |
| KR20000025777A (ko) | 반도체메모리의 셀프 리프레시 제어회로 | |
| KR100334868B1 (ko) | 리프레쉬커맨드의제어를받는고전압발생장치 | |
| KR100427033B1 (ko) | 반도체메모리장치의워드라인구동장치및그방법 | |
| KR100247648B1 (ko) | 로오 디코더 회로 | |
| KR0167679B1 (ko) | 듀얼 커런트패스를 구비하는 로우어드레스버퍼 | |
| KR100344759B1 (ko) | 반도체 메모리 | |
| KR100311216B1 (ko) | 스탠바이 전류의 흐름을 차단시키기 위한 메모리 소자의 리페어 회로 | |
| KR100474553B1 (ko) | 이중데이타버스라인센스앰프를갖는반도체메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |