KR100474553B1

KR100474553B1 - 이중데이타버스라인센스앰프를갖는반도체메모리장치

Info

Publication number: KR100474553B1
Application number: KR1019970018121A
Authority: KR
Inventors: 김관언
Original assignee: 주식회사 하이닉스반도체
Priority date: 1997-05-10
Filing date: 1997-05-10
Publication date: 2005-06-27
Also published as: KR19980083002A

Abstract

본 발명은 이중 데이타 버스라인 센스 앰프를 갖는 반도체 메모리 장치에 관한 것으로, 특히 글로벌 데이타 버스라인을 반으로 나누어 그 양측에 데이타 버스라인 센스 앰프를 각각 배치시키고, 상기 양측으로 나누어 배치된 데이타 버스라인 센스 앰프를 선택적으로 인에이블시키기 위한 제1, 제2 데이타 버스라인 센스 앰프 인에이블 회로를 각각 구비함으로써, 반도체 메모리칩의 동작 속도를 향상시킨 이중 데이타 버스라인 센스 앰프를 갖는 반도체 메모리 장치에 관한 것이다.

Description

이중 데이타 버스라인 센스 앰프를 갖는 반도체 메모리 장치

본 발명은 이중 데이타 버스라인 센스 앰프를 갖는 반도체 메모리 장치에 관한 것으로, 특히 글로벌 데이타 버스라인을 반으로 나누고 데이타 버스라인 센스 앰프도 똑같이 그 양쪽으로 나누어 넣어 동작시킴으로써, 반도체 메모리칩의 동작 속도를 향상시킨 이중 데이타 버스 센스 앰프를 갖는 반도체 메모리 소자에 관한 것이다.

본 발명은 반도체 메모리 장치의 데이타 버스라인에 관한 배치 및 그 설계기술에 관한 것으로, 특히 디램(DRAM)소자에 적용하여 사용할 수 있다.

일반적으로, 디램(DRAM)소자를 동작시키는 주 신호인 라스바(/RAS)신호가 엑티브(active)상태 즉, '로우(LOW)' 로 변하면 로오 어드레스 버퍼(Row Address Buffer)로 입력되는 어드레스 신호를 받아들이고, 이때 받아들인 로오 어드레스(xadd) 신호들을 디코딩하여 셀 어레이 블럭의 워드라인 중에서 하나를 선택하는 로오 디코딩(Row Decoding)동작이 이루어진다. 그런 다음 선택된 워드라인(word line)에 연결되어 있는 셀들이 저장하고 있던 데이타가 비트라인(bit line)으로 실리게 되면, 비트라인 센스 앰프의 동작 시점을 알리는 신호가 인에이블되어 로오 어드레스(xadd)에 의하여 선택된 셀 어레이 블럭의 비트라인 센스 앰프를 구동하게 되고 비트라인 센스 앰프에 의해 증폭된 신호는 비트라인으로부터 컬럼 선택에 의해 데이타 버스라인으로 전달 되도록 구성되었다.

그런데, 상기 구성을 갖는 반도체 메모리 소자는 칩이 점점 고집적화 됨으로써 셀의 서브블럭(sub-block)의 수가 증가되어 한 데이타 버스라인의 길이도 그만큼 증가하게 된다. 따라서 한 데이타 버스라인의 길이가 길어짐에 따라 이에 연결된 전송트랜지스터(YI tr.)의 수도 증가하게 되어 데이타 전송을 고속으로 하기가 매우 어려웠으며, 그로 인해 칩의 동작 속도도 저하되는 문제가 있었다.

그러면, 종래의 데이타 버스라인 및 데이타 버스라인 센스 앰프(DB S/A)에 대해 도면을 참조하여 더 상세히 설명하기로 한다.

도 1 은 종래와 데이타 버스라인 센스 앰프의 배치를 도시한 메모리의 블럭 구성도로, 이와같이 구성된 종래의 데이타 버스라인 센스 앰프(DB S/A)는 그것에 연결된 글로벌 데이타 버스라인(global data bus line)이 일반적으로 비트라인 센스 앰프에서 전개된 셀의 데이타가 전송 트랜지스터인 YI tr.(비트라인의 데이타를 데이타 버스라인으로 전달하는 트랜지스터)를 통해 데이타 버스라인에 전달되는데, 이때 칩이 점점 고집적화 됨으로써 셀의 서브 블럭(sub-block)의 수가 증가하게 되고 따라서 한 데이타 버스라인의 길이도 증가해서 그 데이타 버스라인에 연결된 YI 트랜지스터의 수도 더불어 증가하게 된다.

그래서, 상기 YI 트랜지스터가 턴-온된 후 진위 데이타 버스라인(DB라인)과 보수 데이타 버스라인(/DB라인)이 잡음 마진(noise margin)과 안정된 동작 마진을 포함하여 충분한 전위차를 보이며 벌어지게 되는데 걸리는 시간이 증가하게 되어 칩 전체의 동작 속도를 저하시킨다는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이타 버스라인을 반으로 나누어 그 양측에 각각 센스 앰프를 연결해 동작시킴으로써, 데이타 버스라인 센스 앰프(DB S/A)의 인에이블 시간을 앞당겨 전체적인 칩의 동작 속도를 향상시킬 수 있는 이중 데이타 버스라인 센스 앰프를 갖는 반도체 메모리 장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 이중 데이타 버스라인 센스 앰프를 갖는 반도체 메모리 장치는, 데이타 버스 라인을 통해 전송할 데이타를 저장하는 다수개의 서브 셀 블록; 다수개의 서브 셀 블럭 중 블럭선택 신호에 의해 하나의 서브 셀 블럭이 선택되면 그 서브 셀 블럭의 데이타를 감지하여 증폭하는 다수개의 비트라인 센스 앰프; 다수개의 비트라인 센스 앰프를 통해 증폭된 다수개의 데이타를 전송하는 다수개의 글로벌 데이타 버스라인; 다수개의 글로벌 데이타 버스라인을 반으로 나누어 다수개의 서브 셀 블록을 기준으로 그 양측에 각각 배치되는 다수개의 데이타 버스라인 센스 앰프; 및 비트라인 센스 앰프를 인에이블 시키기 위한 제1, 제2 블럭 선택신호와 데이타 버스라인 센스 앰프 스트로브 신호의 논리조합 결과에 따라 어느 한쪽의 서브 셀이 선택되면 다수개의 데이타 버스라인 센스 앰프들 중에서 선택된 서브 셀이 속한 쪽의 데이타 버스라인 센스 앰프들만이 인에이블되고, 반대쪽의 데이타 버스라인 센스 앰프들은 동작하지 않도록 제어하는 제1, 제2 데이타 버스라인 센스 앰프 인에이블 회로를 구비하는 것을 특징으로 한다.

상기 구성에 의해, 하나의 데이타 버스라인과 그 라인에 전송된 신호를 센싱해 증폭하는 데이타 버스라인 센스 앰프(DB S/A)가 할당받게 되는 서브 셀 블럭(sub cell block)의 수가 반으로 줄어서 비트라인 센스 앰프(BL S/A)에서 전개된 서브 셀이 저장하고 있는 데이터를 전송 트랜지스터인 YI tr.에 의해 데이타 버스 라인으로 전달하는 시간을 반으로 줄일 수 있는 것이다.

또한 도 3 의 양쪽으로 나누어 배치된 데이타 버스라인 센스 앰프(DB S/A)의 제1, 제2 인에이블 신호로는 각각 그 DB S/A에 연결된 비트라인 센스 앰프(BL S/A)를 인에이블 시킬 수 있는 어드레스 (서브 셀 블럭 선택신호인 제1, 제2 block select)와 기존의 인에이블 신호인 데이타 버스라인 센스 앰프 스트로브(dbsastb)신호를 사용하며 그 두 신호를 논리조합하여 데이타 버스라인 센스 앰프 인에이블 신호를 출력하며, 상기 동작에 의해 어느 한쪽의 비트라인 센스 앰프(BL S/A)가 인에이블되면 그 쪽에 해당되는 데이타 버스라인 센스 앰프(DB S/A)들만 인에이블이 가능하도록 하고 반대쪽에 배치된 데이타 버스라인 센스 앰프들은 오프(OFF)시켜서 동작을 제어함에 의해 불필요한 전류소모도 줄일 수 있다는 것을 특징으로 한다.

그리고, 도 2 과 도 4 는 각각 종래와 본 발명에 의한 데이타 버스라인 센스 앰프를 인에이블시키기 위한 회로도를 도시한 것으로, 도 4 의 회로를 보며 본 발명의 일실시예에 의한 이중 데이타 버스라인 센스 앰프를 인에이블시키는 동작을 살펴보기로 한다.

센스 앰프 제어신호인 입력신호 ctl신호를 ' 하이(HIGH) ' 로 인가해 주어 센스 앰프(S/A)를 동작모드로 만들어 주면 인버터 I1에 의해 반전된 신호 ' 로우(LOW) ' 가 노드 Nl을 통해 흐르게 되고 상기 노드 Nl의 ' 로우 ' 전위가 인가된 엔모스 트랜지스터 MN4, MN6는 턴-오프된다.

노드 Nl의 ' 로우 ' 전위가 다시 한번 인버터 I2에 의해 반전된 노드 N2는 ' 하이 ' 레벨 전위가 흐르게 되어 그 전위가 인가되는 엔모스 트랜지스터MN1, MN2는 턴-온되어 ' 하이 ' 레벨의 전위가 흐르게 되지만 턴-오프된 엔모스 트랜지스터 MN4에 의해 전류가 흐르지 않게 되어 데이타 버스 라인부의 노드N3(DBb라인)에는 ' 로우 ' 전위가 걸리게 된다. 그리고, 데이타 버스 라인부의 노드 N4(DB라인)에는 그대로 ' 하이 ' 레벨의 전위가 흐르게 된다.

데이타 버스 라인(DB Line)부의 노드 N3의 ' 로우 ' 전위와 노드 N4의 '하이 ' 전위가 엔모스 MN8과 MN7에 인가되므로 MN8은 턴-오프되고, MN7은 턴-온된다. 이때, 데이타 버스 센스 앰프 스트로부(dbsastb)신호와 블럭 셀랙트(block select)신호에 ' 하이 ' 전위를 인가해 줌으로써 데이타 버스 센스 앰프 인에이블 회로를 동작시키면 두 신호가 앤드(AND)되어 ' 하이 ' 전위를 노드 N5에 흐르게 되어 피모스 MP2, MP5, MP6는 턴-오프되고 전원 전압(Vcc)로 인해 피모스 MP3, MP4와 엔모스 MN9, MN10는 턴-온된다. 그런데, 트랜지스터 MP3, MN9, MN7, MNl2가 모두 턴-온되어 있기 때문에 전원전압 Vcc는 접지(GND)되어 노드 N6에는 ' 로우 ' 전위가 걸리고, 트랜지스터 MN8이 턴-온되었기 때문에 노드 N7에는 ' 하이 ' 가 걸리게 된다.

각각의 노드 N6, N7의 전위는 각각의 인버터 I5, I6에 의해 반전되어 출력

단자 OUT1에는 ' 하이 ' 레벨 전위가 OUT2에는 ' 로우' 레벨 전위가 각각출력 된다.

그 반대의 경우로 입력 신호 ctl신호에 ' 로우(LOW) ' 를 인가해 주어 대기모드(stand by mode)로 만들어 주면, 노드 N2는 ' 로우 ' 전위가 흘러 엔모스 트랜지스터 MNl, MN2는 턴-오프된다. 그리고 노드 N1은 ' 하이 '가 되어 프리차지(Precharge) 회로를 구성하는 엔모스 트랜지스터 MN4, MN5, MN6모두 턴-온되어서 데이타 버스라인부의 노드 N3, N4 를 비트라인 프리차지 전압 Vblp로 만든다. 그리고, 입력신호가 ' 로우(low) ' 인 대기모드시에는 센스 앰프 인에이블 신호 출력이 ' 로우 ' 가 되어 엔모스 트랜지스터 MN12를 턴-오프 시키고 피모스 트랜지스터 MP2, MP5, MP6 이 턴-온되어 전원전위(Vcc)를 노드 N6, N7로 각각 공급하지만 출력단자 OUT1과 OUT2는 모두 ' 로우 ' 가 출력되어 센스 앰프의 동작을 제어하게 된다.

그리고, 도 5 는 종래에 사용하던 데이타 버스라인 센스 앰프의 인에이블 타이밍을 도시한 것이고, 도 6 은 본 발명에 의한 이중 데이타 버스라인 센스 앰프의 인에이블 타이밍을 도시한 것으로서, 그 결과 그래프를 통해 데이타 버스라인(DB, /DB)이 일정 전위차(여기서는 0.4V로 정했다.)를 보이며 충분히 벌어지는데 걸리는 시간이 종래의 2.35nS(도 5 에 도시됨)에서 1.15nS(도 6에 도시됨)로 대폭 감소했음을 알 수 있다.

앞에서 설명한 바와 같이 본 발명에 의한 이중 데이타 버스라인 센스 앰프에 의하면, 데이타 버스라인을 반으로 나누고 각각 양측에 센스 앰프를 연결해서 동작시킴에 의해 데이타 버스라인 센스 앰프 하나가 감지 증폭해야 하는 데이타 수를 반으로 줄일 수 있고, 그리고 상기와 같이 반으로 나주어진 데이타 버스 라인에는 그에 연결된 부하의 수도 종래에 비해 반밖에 되지 않아서 데이타 버스 라인의 두 라인 (DB line 과 /DB line)이 일정 전위차를 내며 벌어지는데 소비되는 시간을 줄일 수 있어서 그로 인한 데이타 버스라인 센스 앰프의 인에이블 타이밍을 줄일 수 있고 칩전체의 동작 속도를 향상시킬 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

도 1 은 종래의 데이타 버스라인 센스 앰프의 배치를 도시한 메모리의 블럭 구성도.

도 2 는 도 l에 도시된 데이타 버스라인 센스 앰프를 동작시키기 위한 회로 구성도.

도 3 은 본 발명의 일실시예에 의한 데이타 버스라인 센스 앰프의 배치를 도시한 메모리의 블럭 구성도.

도 4 는 도 3 에 도시된 데이타 버스라인 센스 앰프를 동작시키기 위한 회로 구성도.

도 5 는 도 1 에 도시된 데이타 버스라인 센스 앰프의 인에이블 시간을 나타낸 결과 그래프.

도 6 은 도 3 에 도시된 데이타 버스라인 센스 앰프의 인에이블 시간을 나타낸 결과 그래프.

〈 도면의 주요 부분에 대한 부호의 설명 〉

10 : 컬럼 선택 트랜지스터 및 프리차지 회로부

20 : 데이타 버스 라인

30 : 데이타 버스라인 센스 앰프의 인에이블신호 입력 회로부

Claims

데이타 버스 라인을 통해 전송할 데이타를 저장하는 다수개의 서브 셀 블록;

상기 다수개의 서브 셀 블럭 중 블럭선택 신호에 의해 하나의 서브 셀 블럭이 선택되면 그 서브 셀 블럭의 데이타를 감지하여 증폭하는 다수개의 비트라인 센스 앰프;

상기 다수개의 비트라인 센스 앰프를 통해 증폭된 다수개의 데이타를 전송하는 다수개의 글로벌 데이타 버스라인;

상기 다수개의 글로벌 데이타 버스라인을 반으로 나누어 상기 다수개의 서브 셀 블록을 기준으로 그 양측에 각각 배치되는 다수개의 데이타 버스라인 센스 앰프, 및

비트라인 센스 앰프를 인에이블 시키기 위한 제1, 제2 블럭 선택신호와 데이타 버스라인 센스 앰프 스트로브 신호의 논리조합 결과에 따라 어느 한쪽의 서브 셀이 선택되면 상기 다수개의 데이터 버스라인 센스 앰프들 중에서 선택된 서브 셀이 속한 쪽의 데이타 버스라인 센스 앰프들만이 인에이블되고, 반대쪽의 데이타 버스라인 센스 앰프들은 동작하지 않도록 제어하는 제1, 제2 데이타 버스라인 센스 앰프 인에이블 회로를 구비하는 것을 특징으로 하는 이중 데이타 버스라인을 갖는 반도체 메모리 장치.