KR100272918B1 - 센스앰프와 그것을 이용한 스택이틱 랜덤 억세스 메모리와 마이크로프로세서 - Google Patents

센스앰프와 그것을 이용한 스택이틱 랜덤 억세스 메모리와 마이크로프로세서 Download PDF

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야스히코 사사키
고이치 세키
다쓰지 마쓰우라
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가나이 쓰도무
가부시키이샤 히다치 세이사꾸쇼
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Abstract

SRAM의 센스앰프에 있어서, 소비전력이 적고, 고속동작이 가능한 센스앰프를 실현하는 것이다.
소스에 비트선(BL)이 접속된 제1의 pMOS와 소스에 비트(/BL)이 접속된 제2의 pMOS와, 드레인이 제1의 pMOS의 드레인에 접속되어 게이트가 제2의 pMOS의 드레인 및 제1의 pMOS의 게이트에 접속된 제1의 nMOS와, 드레인이 제2의 pMOS의 드레인에 접속되고, 게이트가 제1의 pMOS의 드레인 및 제2의 pMOS의 게이트에 접속되며, 소스가 제1의 nMOS의 소스에 접속된 제2의 nMOS와 OUT와 VCC와의 도통/비도통을 제어하는 제3의 pMOS와 /OUT와 VCC와의 도통/비도통을 제어하는 제4의 pMOS와 노드(N1)과 GND와의 도통/비도통을 제어하는 제3의 nMOS들을 구비한다.

Description

센스앰프와 그것을 이용한 스택이틱 랜덤 억세스 메모리와 마이크로 프로세서
제1(a)도 및 1(b)도는 본 발명의 일실시예를 나타내는 센스앰프의 구성도 및 전압파형도.
제2도는 종래의 랫치형 센스앰프의 구성도.
제3도는 종래의 커런트미러형 센스앰프의 구성도.
제4(a)도 및 4(b)도는 종래의 비트선 출력형 센스앰프의 구성도 및 전압파형도.
제5(a)도 및 5(b)도는 종래 및 본 발명에서 비트선과 그것에 부수하는 회로도 및 메모리셀의 구성도.
제6(a)도 및 6(b)도는 본 발명의 다른 실시예를 나타내는 센스앰프의 구성도 및 전압 파형도.
제7도는 본 발명의 또 다른 실시예를 나타내는 센스앰프의 구성도.
제8도는 종래 및 본 발명의 센스앰프의 특성도.
제9도는 본 발명에서 데이터 버스가 저진폭화된 2계층 구성의 센스계의 구성도.
제10(a)도 및 10(b)도는 본 발명에서 블럭 셀렉터에 내장된 저진폭화 회로의 구성도.
제11도는 제9도에서 2계층 구성 센스계의 특성도.
제12(a)도와 12(b)도 및 12(c)도는 본 발명의 센스앰프로 사용되는 제어신호의 생성회로의 파형도 및 구성도.
제13(a)도 내지 13(e)도는 제11도에서 제어신호 생성회로의 동작 설명도.
제14도는 본 발명의 센스앰프를 탑재한 SRAM을 내장하는 마이크로 프로세서의 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
MP1∼30 : p채널 MOSFET MN1∼29 : n채널 MOSFET
I1∼6 : CMOS 인버터 Q10 : PNP 트랜지스터
VCC : 전원전위 GND : 접지전위
BL,/BL : 비트선 OUT,/OUT : 출력단자
øSA/øSA, SAC : 제어신호단자 MC1, MC2, ∼MCn : 메모리셀
WL1, WL2, ∼WLn : 워드선 DB, /DB : 데이터버스
N2, N3, N6, N7 : 입력단자 N4, N5, N8, N9 : 출력단자
N4, N5, N8, N9 : 출력단자 Vbias : 전원
Ai : 어드레스신호 C1, C2 : 기생용량
11 : 마이크로 프로세서 12 : SRAM
13 : 연산·제어부 14 : 버스인터페이스
15 : 내부버스 16 : 외부버스
본 발명은 소비전력이 적고, 고속으로 센스동작이 가능한 센스앰프와 그 센스앰프를 이용한 SRAM(Static Random Access Memory)과 이를 내장한 마이크로 프로세서에 관한 것이다.
SRAM에서는 복수의 비트선(BL, /BL)에 복수개의 메모리셀이 접속되어 있고 각 메모리셀을 상기 비트선과 직각으로 배열된 복수개의 워드선(WL)으로 각각 접속되어 있다. 디코더회로에 의해 선택된 1개의 워드선만을 하이레벨로하여 다른 워드선을 전부 로레벨로 보지하는 것에 의해 메모리셀이 선택되어서 그의 메모리셀이 보지되어 있는 2치정보에 따라서 비트선(BL, /BL)중의 한쪽에 전원전압, 다른 쪽에 전원전압보다도 약간 낮은 전압이 나타난다. 이와 같이 디코더회로에 의해 선택된 메모리셀의 데이터(1 또는 0)가 그 메모리셀이 접속되어 있는 한 쌍의 비트선간에 미소한 전압차로해서 나타난다. 이 전압차는 통상은 수10mV에서 100mV 정도이고, 메모리셀의 데이터가 1로 있으면 BL이 /BL보다도 고전위, 0으로 있으면 BL이 /BL보다도 저전위로 된다. 이 신호를 차동증폭해서 얻어지는 회로가 센스앰프이다.
제2도, 제3도 및 제4도는 각각 종래예의 SRAM으로 이용되고 있는 센스앰프의 회로도이다.
제2도의 센스앰프는 랫치형으로 불리우는 것으로 예를 들면, 케이, 사사키(K, Sasaki)등의“A 9-ns 1M비트 CMOS SRAM”의 아이이이이 저널 오프 솔리드-스테이트회로(IEEE JOURNAL OF SOLID-STATECIRCUITS), 볼륨 24, NO5, 1989, 10월호 1219∼1224 페이지에 개시되어 있다.
제2도의 회로에서, 비트선(BL, /BL) 사이에 생긴 근소한 전압차는 nMOS 트랜지스터(MN4, MN5)를 통해서 출력노드쌍(OUT, /OUT)에 전달된다. 지금, BL이 하이레베라 /BL이 로레벨인 것으로 하면, 종국적으로는 MN4가 온, MN5가 오프가 되어 MN5의 VCC측 노드에는 하이레벨전압, MN4의 VCC측 노드에는 로레벨전압이 얻어지기 때문에, 이전위차가 랫치를 구성하는 2개의 pMOS 트랜지스터(MP5, MP6)로 서로 정규환을 거는 것에 의해 증폭되어서, 상보신호가 OUT 및 /OUT로 출력된다. 센스앰프가 상호신호를 출력하고 있는 사이는 트랜지스터(MN6)의 게이트입력(SAC)에는 전원전압(VCC)과 같은 전압이 공급되어 있어 MN6이 온상태로 된다.
제3도의 센스앰프는 커런트 미러형으로 불리우는 것으로서 예를 들면 에스, 야마모토등의“가변임피던스 부하를 가진 256K CMOS SRAM”아이에스에스씨씨 다이제스트 오프 테크니컬 페이퍼스(ISSCC DEGEST OF TECNICAL PAPERS')의 1985년 2월호 58∼59페이지에 기재되어 있다.
제3도의 회로에서, 비트선(BL, /BL)사이에 생긴 근소한 전위차는 제2도의 센스앰프와 유사한 동작에 의해 증폭되고, 상보신호가 출력노드쌍(OUT, /OUT)으로 출력된다. 즉, 지금 BL이 하이레벨, /BL이 로레벨인 것으로 하면, 종국적으로 MN7이 온, MN10이 오프로되고, MN10의 VCC측 노드에는 하이레벨전압, MN7의 VCC측 노드에는 로레벨전압이 얻어져, 미러효과에 의해 MN8, MP8, MP7, 이 오프, MN9, MP9, MP10이 온으로 되어 출력된 상보신호가 OUT, /OUT로 얻어진다. 여기에서는 MN11이 제2도에서 MN6과 같은 역할을 완수하고 있다.
제4도의 센스앰프는 예를 들면, 에이 시키야마 등의, “A 1-V 오퍼레이팅 256-Kb 풀(full) CMOS SRAM”, 이 아이이이이 저널 오프 솔리드-스테이트회로, (IEEE JOURNAL OF SOLID-STATECIRCUITS), 볼륨 27, 5호, 1992, 5월호 776∼782 페이지에 기재되어 있다.
제4(a)도는 그 회로 구성도이고, 제4(b)도는 신호의 시간변화의 개략을 나타내는 도면이다.
센스앰프의 활성화신호(øSA, /øSA)가 하이레벨 및 로레벨로 각각 변화하면(제4(b)도의 전압파형참조), MN14, MP13이 모두 온으로 되고, MP11, MP12, MN12, MN13으로 되는 랫치회로가 활성화되고, 비트선(BL, /BL)의 전위차 자체가 증폭되어서 비트선(BL, /BL)으로 출력된다. 측, 지금 제4(b)도의 최초의 부분의 BL, /BL과 같이, BL이 하이레벨, /BL이 로레벨인 것으로 하면 종국적으로 제4(b)도의 최종의 부분에 나타난 바와 같이 MN13, MP11가 온, MP12, MN12가 오프로 되고 MN13의 /BL측 노드는 GND레젤전압, MN12의 BL측 노드는 VCC레벨 전압으로 되고 BL, /BL을 통해서 이차전위가 출력된다.
통상, SRAM의 센스앰프는 동작을 고속화하는 목적으로 복수단 접속해서 이용된다. 그 경우, 제9도에 나타난 바와 같이, 로컬센스앰프 및 메인센스앰프로되는 2계층 구성이 일반적으로 이용된다. 제9도에 나타난 바와 같이, 디코더회로에 의해 메모리셀이 선택되면, 대응하는 블럭의 로컬센스앰프로 증폭된 신호가 디코더회로에 의해 제어되는 블럭셀럭터를 통해서 데이터버스(DB, /DB)로 전달된다. 또한, 이것을 메인센스앰프로 차동증폭을 행한다. 이와 같은 2계층 구성에 관해서는 예를 들면, 티, 오오타니등의“PMOS 박막 트랜지스터의 부하셀을 가진 A 4-Mb CMOS SRAM”아이이이이 저널오프 솔리드-스테이트회로(IEEE JOURNAL OF SOLID-STATE CIRCUITS), 볼륨 25, 5호 1990, 10월, 1082∼1092 페이지에 기재되어 있다.
종래의 각종 센스앰프에서는 저소비전력성과 고속성을 양립시키는 것이 곤란하다. 즉, 전술의 제2도의 랫치형 센스앰프와 제3도의 커런트미러형 센스앰프는 고속이나, 소비전류가 크게되고, 제4도의 센스앰프는 저소비전력이나, 저속동작인 것이 문제이다.
즉, 제2도 및 제3도의 센스앰프에서는 상보신호(OUT, /OUT)를 출력되어 있는 기간 중, 직류전류가 계속 흐르기 때문에 소비전류가 크게된다. 예를 들면 제2도의 센스앰프의 비트선(BL, /BL)은 최초의 거의 동전위이므로 MN4와 MN5는 모두 온상태로 되고 또 출력노드쌍(OUT, /OUT)의 어느 한쪽은 로레벨이 출력되기 때문에 MP5와 MP6의 어느쪽은 온상태로되고 또 센스앰프 동작시에는 MN6은 상시 온 상태로 있다. 따라서 경로(A) 또는 경로(B)의 모두 정상전류가 흐르게 된다.
제3도의 센스앰프에 있어서도 BL, /BL이 거의 동전위이기 때문에, MN7과 MN10은 모두 온 상태로 되고, 또 OUT 또는 /OUT에 하이레벨이 출력될 때에 MP10 또는 MP7가 온상태로 된다. 또한, 센스앰프동작시에는 MN11은 상시 온상태이다. 따라서, 경로(D) 또는 경로(C)에는 정상 전류가 흐르게 된다.
다음에, 제4도의 센스앰프는 출력이 확정하면 전류는 흐르지 않게 되므로서, 소비전력은 비교적 적다. 예를 들면, 비트선(BL)이 하이레벨(VCC)로 /BL이 로레벨(GND)로 된 경우, MP12와 MN12는 오프로되기 때문에 정상전류가 흐르는 경로는 존재하지 않게 된다. 그러나, 이 센스앰프가 동작시에 비트선(BL, /BL)을 구동하지는 않기 때문에 센스동작이 저속으로 되어 버린다. 일반적으로, 비트선(BL, /BL)에는 극히 많은 메모리셀이 접속되어 있고(제5도 참조), 센스앰프가 대단히 큰 부하용량(메모리셀의 기생용량이 제4도의 C1, C2로 나타나 있다)을 구동하는 것으로 되기 때문이다.
이와 같이 제2도, 제3도의 센스앰프에서는 소비전력이 크고, 제4도의 센스앰프에서는 동작이 저속이기 때문에, 종래의 센스앰프에서는 저소비전력성과 고속성을 양립시키기에는 곤란하다.
제9도에 나타난 바와 같이, 센스앰프를 로컬과 메인의 2계층 구성으로 하는 경우에는 데이터버스(DB, /DB)는 블럭 1∼N가 배열되는 방향으로 대단히 긴거리에 걸쳐서 배선되기 때문에 큰 배선용량을 수반한다. 따라서, 데이터버스의 충방전때에는 대전류(I1)가 흐르게 되기 때문에 소비전류가 증대하는 원인이 된다. 충방전전류(I1)를 저감하는 대책으로해서, 블럭 셀렉터에 데이터버스의 전압진폭을 제한하기 위한 회로를 부가해서, 데이터버스의 전압진폭을 저진폭화하는 것이 고려된다. 그 회로로해서는 제10(a)도에 나타나는 Vbias에 의한 저진폭화와 제10(b)도에 나타나는 MOS의 트레스홀드치에 의한 저진폭화가 있다. 그러나, 이 경우에 메인셈스앰프로해서 제2도 또는 제3도의 센스앰프를 사용하게 되면, 메인센스앰프에 정상전류(I2)가 흐르게된다. 즉, 상술과 같이, 이들의 센스앰프에서는 서로 전위차가 적은 상보신호가 입력되면, 정상전류가 흐르기 때문이다. 결국, 러컬센스앰프에서, 데이터버스의 저진폭화를 도모해서 충방전전류(I1)를 저감해서도 메인셈스앰프의 정상전류(I2)가 증대하므로서, 2단계의 센스앰프 전체로 해서의 효과적인 소비전력 저감은 불가능하다.
또, 제4도의 센스앰프를 메인센스앰프로해서 사용한 경우에는 출력확정시에는 데이터버스(DB, /DB)가 풀 스윙(full swing)한 상태로 되기 때문에 데이터버스의 저진폭화를 행하는 것이 원리적으로 불가능하다.
이와 같이, 종래의 센스앰프를 메인센스앰프(제2도 및 제3h의 센스앰프)로 해서 사용한 경우, 로켈센스앰프로 데이터버스의 저진폭화를 행하여도 효과적으로 소비전력을 저감하는 것이 불가능하다. 또, 제4도의 센스앰프를 메인센스앰프로해서 사용한 경우에는 데이터버스의 저진폭화 자체가 도모되지 않는다 하는 문제가 있다.
본 발명의 목적은 이들 종래의 과제를 해결하여, 소비전력이 적고 고속인 센스동작이 가능한 센스앰프를 제공하는 것이다.
또 본 발명의 목적은 로컬센스앰프와 메인센스앰프를 접속한 데이터버스의 전압진폭을 저진폭화할 때 메인센스앰프로 정상전류가 흐르지 않으므로, 센스계 전체로해서의 효과적인 소비전력저감이 가능한 SRAM을 제공하는 것이다.
또, 본 발명의 목적은 소비전력이 적으며 고속으로 센스동작이 가능한 센스앰프를 구비한 SRAM을 가진 아미크로프로세서를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 센스앰프는 소스단자에 제1의 입력신호선이 접속된 제1의 p채널 MOSFET와 소스단자에 제2의 입력신호선이 접속된 제2의 p채널 MOSFET와, 드레인단자가 제1의 p채널 MOSFET의 드레인단자에 접속되어, 게이트단자가 제2의 p채널 MOSFET의 드레인단자 및 제1의 p채널 MOSFET의 게이트단자에 접속된 제1의 n채널 MOSFET와 드레인단자가 제2의 p채널 MOSFET의 드레인단자에 접속되어 게이트단자가 제1의 p채널 MOSFET의 드레인단자 및 제2의 p채널 MOSFET의 게이트단자에 접속되어, 소스단자가 제1의 n채널 MOSFET의 소스단자에 접속된 제2의 n채널 MOSFET와, 제1의 전원과 제1의 n채널 MOSFET의 소스단자와의 사이의 도통/비도통을 제어하는 제1의 스위칭회로와, 제2의 전원과 상기 제1의 p채널 MOSFET의 드레인단자와의 사이의 도통/비도통을 제어하는 제2의 스위칭회로와, 제2의 전원과 제2의 p채널 MOSFET의 드레인단자와의 사이의 도통/비도통을 제어하는 제3의 스위칭회로들을 구비하는 것을 특징으로 하고 있다. 또 제1의 스위칭회로는 드레인단자가 제1의 n채널 MOSFET의 소스단자에 접속되어, 소스단자가 제1의 전원에 접속된 제3의 n채널 MOSFET로 되고 제2의 스위칭회로는 드레인단자가 제1의 p채널 MOSFET의 드레인단자에 접속되어 소스단자가 제2의 전원에 접속된 제3의 p채널 MOSFET로되고, 제3의 스위칭회로는 드레인단자가 제2의 p채널 MOSFET의 드레인단자에 접속되고 소스단자가 제2의 전원에 접속된 제4의 p채널 MOSFET로되고, 제3의 n채널 MOSFET의 게이트단자, 제3의 p채널 MOSFET의 게이트단자 및 제4의 p채널 MOSFET의 게이트단자는 센스앰프를 활성화시키는 제1의 제어신호에 응답해서 작용하는 것을 특징으로 하고 있다.
또, 소스단자에 제1의 입력신호선이 접속된 제1의 n채널 MOSFET와 소스단자에 제2의 입력신호선이 접속된 제2의 n채널 MOSFET와, 드레인단자가 제1의 n채널 MOSFET의 드레인단자에 접속되어, 게이트단자가 제2의 n채널 MOSFET의 드레인단자 및 제1의 n채널 MOSFET의 게이트단자에 접속된 제1의 p채널 MOSFET와, 드레인단자가 제2의 n채널 MOSFET의 드레인단자에 접속되어, 게이트단자가 제1의 n채널 MOSFET의 드레인단자 및 제2의 n채널 MOSFET의 게이트단자에 접속되고, 소스단자가 제1의 p채널 MOSFET의 소스단자에 접속된 제2의 p채널 MOSFET와 제2의 전원과 제1의 p채널 MOSFET의 소스단자와의 사이의 도통/비도통을 제어하는 제1의 스위칭회로와 제1의 전원과 제1의 n채널 MOSFET의 드레인단자와의 사이의 도통/비도통을 제어하는 제2의 스위칭회로와, 제1의 전원과 제2의 n채널 MOSFET의 드레인단자와의 사이의 도통/비도통을 제어하는 제3의 스위칭회로들을 구비하는 것을 특징으로 하고 있다.
또 제1의 스위칭회로는 드레인단자가 제1의 p채널 MOSFET의 소스단자에 접속되고, 소스단자가 제2의 전원에 접속된 제3의 p채널 MOSFET로 되고, 제2의 스위칭회로는 드레인단자가 제1의 n채널 MOSFET의 드레인단자에 접속되고, 소스단자가 제1의 전원에 접속된 제3의 n채널 MOSFET로 되고, 제3의 스위칭회로는 드레인단자가 제2의 n채널 MOSFET의 드레인단자에 접속되고, 소스단자가 제1의 전원에 접속된 제4의 n채널 MOSFET로 되고, 제3의 p채널 MOSFET의 게이트단자, 제3의 n채널 MOSFET의 게이트단자 및 제4의 n채널 MOSFET의 게이트단자는 센스앰프를 활성화시키는 제1의 제어신호에 응답해서 동작하는 것도 특징으로 하고 있다.
또, 본 발명의 SRAM의 센스앰프의 제1의 입력신호선은 복수개의 메모리셀을 접속하여 제5의 p채널 MOSFET(또는 n채널 MOSFET)의 드레인·소스경로를 통해서 제2의 전원에 접속되고 같은 제2의 입력신호선은 복수개의 메모리셀을 접속하고, 제6의 p채널 MOSFET(또는 n채널 MOSFET)의 드레인·소스경로를 통해서 제2의 전원에 접속되어 있는 것을 특징으로 하고 있다.
또, 로컬센스앰프와 메인센스앰프로 된 2계층 구성의 센스계를 가지고, 디코더회로에 의해 메모리셀이 선택되면, 대응하는 블럭의 로컬센스앰프에서 증폭된 신호가 디코더회로에 의해 제어된 블럭셀렉터를 통해서 데이터버스에 전달되도록 한 SRAM에서 블럭세렉터에 의해 데이터버스의 전압진폭을 저진폭화하는 로컬센스앰프와 데이터버스를 통해서 본발명의 센스앰프를 접속해서 로컬센스앰프가 출력하는 상보신호쌍에 입력단자쌍이 응답하도록 한 메인센스앰프회로들을 구비하는 것도 특징으로 하고 있다.
또 본 발명의 마이크로 프로세서는 센스앰프를 구비한 SRAM을 동일 칩내로 내장하는 것을 특징으로 하고 있다.
본 발명의 센스앰프에서는 출력이 확정되면, p채널 MOSFET(MP1)와 n채널 MOSFET(MN2), 또는 p채널 MOSFET(MP2)와 n채널 MOSFET(MN1)가 오프로 되고, 정상전류가 흐르는 경로가 없게되기 때문에, 출력전압이 확정할 때에 정상전류가 흐르지 않는다. 그 결과, 센스앰프로 소비된 전력은 비교적 적다.
또한, 본 발명의 센스앰프에서는 센스앰프가 비트선쌍(BL, /BL)을 구동하지 않기 때문에 다수의 메모리셀이 비트선에 접속되어 있어도 고속센스동작이 가능하게 된다. 센스앰프가 비트선쌍을 구동하지 않는 이유는, 이하와 같다. 즉, 제1도에 나타난 바와 같이, 상보출력신호단자(OUT, /OUT) 중 로레벨 GND가 출력되는 쪽은 p채널 MOSFET(MP1 또는 MP2)의 드레인·소스경로를 통한 비트선(BL) 또는 (/BL)과의 접속이 차단된다. 예를 들면, /OUT에 로레벨이 출력될 때 MP2는 게이트에 하이레벨신호가 인가되도록 오프되므로서 비트선에는 출력신호천이에 의한 전위변동이 일어나지 않는다. 또, 상보출력신호단자(OUT, /OUT) 중 하이레벨 VCC가 출력되는 쪽은, p채널 MOSFET(MP1 또는 MP2)의 드레인·소스경로를 통해서 비트선(BL, /BL)과 접속되나, 비트선에는 원래 전원전압의 레벨(VCC)가 나타나 있다. 예를 들면, OUT에 하이레벨이 출력되어 있을 때 MP1이 온으로 되고, BL과 도통하지만, 원래 BL을 하이레벨의 VCC전위로 되어 있으므로, 역시 비트선에는 출력신호천이에 의한 전위변동이 생기지 않는다. 이것에 의해, 소비전력이 적고 또 고속인 센스앰프동작이 가능한 센스앰프가 실현된다. 또, 로컬센스앰프와 메인센스앰프로되는 2계층의 센스앰프에서는 메인센스앰프에 제1도의 센스앰프를 적용한다. 이 경우, 데이터버스(DB, /DB)의 신호를 블럭셀렉터에서 저진폭화하여도, 메인센스앰프에서 정상전류가 흐르지 않으므로, 데이터버스의 저진폭화에 의한 메인센스앰프에서 소비되는 전류(I2)를 증가시키지 않고, 데이터버스의 충방전전류(I1)를 저감할 수 있고, 센스계 전체에서의 효과적인 저소비전력화를 도모하는 것이 가능하게 된다.
이하, 본 발명의 실시예를 도면에 의해 상세하게 설명한다.
제1(a)도는 본 발명의 일실시예에 나타내는 센스앰프의 구성도이고, 제1(b)도는 그 전압 파형도이다.
제1(a)도에 있어서, BL, /BL은 센스앰프의 입력으로 되는 비트선쌍, OUT, /OUT는 상보출력신호, øSA는 센스앰프의 활성/비활성을 제어하는 제어신호이다. 제어신호(øSA)가 로레벨(GND)의 때, p채널 MOSFET(MP3, MP4)가 온으로 되어, 상보출력신호(OUT, /OUT)는 하이레벨(VCC)에 보지된다(제1(b)도의 OUT, /OUT참조). 따라서, p채널 MOSFET(MP1, MP2)는 오프이다. 이 때, n채널 MOSFET(MN3)는 오프이기 때문에, 노드(N1)는 전원전압(VCC)보다도 n채널 MOSFET(MN1, MN2)의 트레스홀드치분만큼 낮은 전위에서 끌어올려진 상태로 n채널 MOSFET(MN1, MN2)도 오프로 되어 있다.
제5도는 본 발명이 적용된 SRAM의 비트선 구성도와 비트선에 접속된 메모리셀의 구성도이다.
제5(a)도에 나타난 바와 같이, 비트선(BL, /BL)에는 다수개(n)의 메모리(MC1-MCn)가 접속되어 있다. n개의 워드선(WL1-WL1n) 중 1개의 WLi만을 하이레벨로하여, 다른 워드선을 로레벨 GND로 보지하는 것에 의해 메모리셀(MCi)가 선택되어서 그 메모리(MCi)가 가지고 있는 2치 정보에 따라서 BL, /BL 중 한쪽에 전원전압(VCC), 다른 쪽에 전원전압보다 약간 낮은 전위가 나타난다(제1(b)도의 BL, /BL 참조).
여기에서, 제어신호(øSA)를 하이레벨(VCC)로 변화시키면(제1(b)도의 øSA참조), n채널 MOSFET(MN1, MN2)는 온으로 되고, 출력단자쌍(OUT, /OUT)의 전위는 저하를 시작한다. 이것에 의해, p채널 MOSFET(MP1, MP2)도 온으로 되기 시작한다. 그러나, 여기에서 비트선쌍(BL, /BL)중의 어느 한쪽은 다른쪽 보다도 전위가 높으므로, MP1, MP2의 온상태의 강도에는 언발란스가 생기고 그것이 MN1, MN2의 온상태의 강도에도 언발라스를 야기한다. 예를 들면, 제1(b)도에 나타난 바와 같이, BL이 /BL 보다 약간 고전위인 것으로 하면 p채널 MOSFET(MP1)는 상대적으로 온, p채널 MOSFET(MP2)는 상대적으로 오프로 된다. 이것은 n채널 MOSFET(MN2)를 상대적으로 온, n채널 MOSFET(MN1)를 상대적으로 오프로 각각 천이시킨다. 이것에 의해 p채널 MOSFET(MP1)는 더 강한 온상태로 p채널 MOSFET(MP2)는 더 강한 오프상태로 천이한다. 이와 같이해서, p채널 MOSFET(MP1, MP2)와 n채널 MOSFET(MN1, MN2)의 사이에서 정귀환이 걸리고, 최종적으로는 p채널 MOSFET(MP1)와 n채널 MOSFET(MN1)가 완전하게 오프로되고 상보신호의 한쪽 (OUT)에는 하이레벨(VCC)이 다른쪽 (/OUT)에는 로레벨(GND)이 출력된다.(제1(b)도의 OUT, /OUT를 참조). 또한, /BL이 BL보다 고전위일때에는 상술의 상태와 역으로 되는 것은 당연하다.
이와 같이 제1(a)도의 센스앰프에서는 출력전압이 확정되면 정상전류는 흐르지 않는다. 그 이유는 상술한 바와 같이 출력이 확정되면, p채널 MOSFET(MP1)와 n채널 MOSFET(MN2), 또는 p채널 MOSFET(MP2)와 n채널 MOSFET(MN1)가 오프로 되어서 정상전류가 흐르는 경로가 없게 되기 때문이다. 그 결과, 본 발명의 센스앰프에서는 전류가 스위칭시에 순간적으로 흐르기만 할 뿐이기 때문에 소비전력은 비교적 적다.
또한, 제1(a)도의 센스앰프에서는 센스앰프가 비트선쌍(BL, /BL)을 구동하지 않으므로서, 다수의 메모리셀이 비트선에 접속되어 있어도, 고속센스동작을 행하는 것이 가능하다. 그 이유는, 우선 상보출력신호단자(OUT, /OUT)중의 로레벨(GND)이 출력되는 쪽은 p채널 MOSFET(MP1 또는 MP2)의 드레인·소스경로를 통해서 비트선(BL, /BL)과의 접속이 차단되므로서 비트선에는 출력신호천이에 의한 전위변동이 일어나지 않는다. 또, 상보출력신호단자(OUT, /OUT) 중의 하이레벨(VCC)이 출력되는 쪽은 p채널 MOSFET(MP1 또는 MP2)의 드레인·소스경로를 통해서 비트선(BL, /BL)과의 접속되어 있으나, 비트선에는 원래 전원전압의 레벨(VCC)이 나타나 았으므로서 역시 비트선에는 출력신호천이에 의한 전위변동이 생기지 않는다.
그 결과, 제1도의 센스앰프에서는 소비전력이 적고, 고속센스동작이 가능한 센스앰프를 실현할 수 있다.
또한, 제1(a)도의 센스앰프에 있어서, n채널 MOSFET 및 p채널 MOSFET를 npn형 바이폴라 트랜지스터 및 pnp형 바이폴라 트랜지스터에 각각 바꾸어 넣어도 같은 동작을 행한다.
제8도는 종래 및 본 발명에서 센스앰프의 비교특성도이다. 본 발명의 센스앰프와 종래에 있어서 제2도, 제3도 및 제4도의 센스앰프에 대해서, 센스지연시간(센스동작에 요하는 시간)과 1사이클당 센스앰프에서 소비되는 전류를 실험에 의해 구해지면, 제8도에 나타난 바와 같이 된다. 제2도, 제3도의 센스앰프에서의 지연시간이 적으나, 소비전류가 크다. 또, 제4도의 센스앰프에서는 소비전류가 적으나, 지연시간이 크다. 이것에 대해 본 발명의 센스앰프에서는 소비전류도 지연시간도 양쪽 모두 적게 할 수 있는 것이 명확하다.
제6도는 본 발명의 다른 실시예를 나타내는 센스앰프의 구성도 및 그 전압파형도이다.
제6(a)도의 센스앰프는 제1(a)도의 센스앰프에 대해서 MOSFET 및 전원의 극성을 전부 역으로 배치한 것이다. 따라서, 제6(b)도에 나타난 바와 같이, 각 신호의 극성은 전부 제1(b)도의 경우와 역방향으로 된다. 제6(a),(b)도의 센스앰프의 구성 및 동작은 제1(a),(b)도의 설명에서 용이하게 유추할 수 있으므로서 설명을 생략한다.
제7도는 본 발명의 또 다른 실시예를 나타내는 센스앰프의 구성도이다.
본 실시예에서는 제1(a)도에 나타난 센스앰프의 상보출력(OUT, /OUT)에 각각 2단의 CMOS 인버터(I1, I2, I3, I4)를 접속한 것이다. 센스앰프의 출력에는 제5도에 나타난 바와 같이, 다수의 메모리셀 즉, 큰 부하용량이 접속되어 있으나, 이와 같은 경우에는 CMOS 인버터를 접속하는 것에 의해 강력하게 부하를 구동하는 것이 가능하다.
또한, 접속된 CMOS 인버터의 단수는 2단으로 한정되지 않고, 4단 또는 6단 이어도 관계 없다. 상보출력(OUT, /OUT)에서의 신호선을 바꾸면 1단에도 3단에도 관계 없다.
상술한 바와 같이 제9도에 나타난 2계층 구성의 센스앰프로 된 센스계에서는 메인센스앰프에 본 발명을 적용하는 것에 의해 데이터버스(DB, /DB)의 저진폭화에 의한 효과적인 저소비 전력화를 도모하는 것이 가능하다. 즉, 제9도의 블럭셀렉터에 데이터버스의 전압진폭을 저진폭화하기 위한 회로, 예를 들면 제10(a),(b)도에 나타난 바와 같이 회로를 부가하는 것에 의해 데이터버스의 충전 또는 방전시에 흐르는 전류(I1)를 전압진폭(VS)에 비례해서 저감할 수 있다. 그리고, 본 발명의 센스앰프를 적용한 메인센스앰프에서는 정상전류가 흐르는 것이 아니므로, 메인센스앰프에서 소비되는 전류(I2)는 전압진폭에 의존하지 않고 적은 값으로 보지된다. 따라서, 데이터버스(DB, /DB)를 저진폭화하는 것에 의해 센스계 전체의 효과적인 소비전력의 저감화가 가능하게 된다.
제11도는 본 발명에서 데이터버스가 저진폭화된 2계층 구성의 센스계의 특성도이다.
제11도의 상측의 특성도에서는 데이터버스의 전압진폭(VS)을 0∼VCC 사이에서 구동하면 그 전압치에 비례해서 데이터버스의 충전 또는 방전에 요하는 전류치(I1)도 크게 되는 것을 나타내고 있다. 이 특성은 본 발명도 종래 예도 같다.
제11도의 하측의 특성도에서는 데이터버스의 전압진폭(VS)을 0∼VCC 사이에서 구동하면, 종래의 제2도의 센스앰프를 이용한 메인센스앰프에서는 소비전류(I2)는 전압치를 올리는데 따라서 저하해가는데에 대해서, 본 발명의 제1도의 센스앰프를 이용한 메인센스앰프에서는 데이터버스의 전압진폭에 관계 없이, 일정의 저소비전류를 보지하는 것을 알 수 있다.
제10(a)도 및 10(b)도의 회로에 대해서 설명한다.
제10(a)도에서는 칩내부 또는 외부에서 발생한 전원 Vbias(OV＜Vbias＜VCC)를 이용하고 있다. 로컬센스앰프 i(i=1∼n)에 의해 출력되어 노드(N2, N3)에 의해 입력된 상보신호(진폭=VCC)는 p채널 MOSFET(MP25)와 n채널 MOSFET(MN26) 및 p채널 MOSFET(MP26)와 n채널 MOSFET(MN27)의 2개의 CMOS 인버터에 의해 저진폭화 된다. 즉, 0∼VCC의 전압진폭이 Vbias∼Vcc의 전압진폭으로 변환되어서, 진폭=VCC∼Vbias, 로레벨=Vbias, 하이레벨=VCC로 된다. 블럭(i)의 선택신호가 하이레벨(VCC)로 되면, 이들의 CMOS 인버터의 출력신호는 n채널 MOSFET(MN28, MN29) 및 p채널 MOSFET(MP27, MP28)의 드레인·소스경로를 통해서 노드(N4) 및 노드(N5)에서 데이터버스로 출력된다.
제10(b)도에서는 p채널 MOSFET(MP29, MP30)의 트레스홀드치를 이용해서, 보다 간단하게 진폭화를 행하고 있다. 즉, 노드(N6) 및 노드(N7)에서 입력된 상보신호(진폭=VCC)는 블럭(i)의 선택신호가 하이레벨(VCC)로 되면, p채널 MOSFET(MP29, MP30)의 소스·드레인 경로를 통해서 노드(N8) 및 노드(N9)에서 데이터버스로 출력된다. 이 때 노드(N6) 또는 노드(N7)의 전위가 OV(GND)로 저하해도, 노드(N8) 또는 노드(N9)의 전위는 p채널 MOSFET(MP29, MP30)의 트레스홀드치전압(Vth)까지 밖에 저하하지 않는다. 즉, MP29, MP30의 트레스홀드치=-Vth, Vth＞0이기 때문에, 진폭=VCC-Vth, 로레벨=Vth, 하이레벨=VCC로 되어서, 데이터버스에의 출력신호가 저진폭화된다.
제12도는 본 발명의 센스앰프로 사용되는 제어신호(øSA)를, SRAM 내부에서 생성하는 방법을 나타내는 도면이다.
제12(a)도는 신호의 시간변화를 나타내는 도면, 제12(b)도는 전제로 되는 øAi를 생성하는 øAi 생성회로의 구성도, 제12(c)도는 제어신호(øSA)를 생성하기 위한 øSA 생성회로의 구성도이다.
제12(a)도의 Ai(i=l∼k)는 어드레스신호이고, øAi는 각각의 어드레스신호(Ai)가 변화한 직후에서 일정시간내(td1)만 로레벨(GND)로 되는 신호이다. 이 øAi 신호를 이용해서, 일정시간(td2)만 하이레벨로 되는 제어신호 øSA가 생성된다.
즉, 어드레스신호(Ai)가 확정된 시점에서 일정시간(td2 보다도 약간 긴 시간)경과한 후에서 센스앰프를 활성화하고, 또 일정시간(td2) 경과 후에 불활성화하는 제어신호(øSA)를 전체의 øAi 신호에 의거해서 생성한다.
우선 제12(b)도의 øAi 생성회로는, EXNOR 회로의 한쪽의 어드레스신호(Ai)를 다른 쪽의 입력에 2m＋1 단의 인버터를 접속한 지연회로를 통한 어드레스신호(Ai)를 각각 입력한다. 지연시간에 의한 지연시간은 td1로 되도록 m이 결정된다.
다음에, 제12(c)도의 øSA 생성회로는 NOR 회로의 한쪽의 입력에 인버터를 통해서 øAi, øA2,.....øAi,.....øAk의 논리적 신호를 다른 쪽의 입력으로 2N＋1단의 인버터를 접속한 지연회로를 통해서 상기와 같은 논리적 신호를 각각 입력한다. 지연회로에 의한 지연시간은 td2로 되도록 n가 결정된다.
제13(a)∼(e)도는 제12(b)(c)도의 회로동작의 설명도이다.
제12(b)도에서 EXNOR 회로의 입력과 출력의 논리관계치는 제13(a)도에 나타난 바와 같은 값으로 된다. 즉, 제12(b)도의 EXNOR 회로의 한쪽의 입력으로 되는 어드레스신호(Ai)는 제13(b)도에 나타나는 파형으로 나타내고, 다른쪽의 입력으로 되는 지연회로의 신호(Ai′)는 제13(c)도에 나타난 바와 같이 Ai의 상승에서 td1만큼 늦어져 하강한다. EXNOR 회로의 출력 OUT, 결국 øAi 신호는 양입력(Ai, Ai′)이 0, 0 도는 1, 1 때만 1로 된다(제13(d)도 참조). 다음에, 제12(c)도의 NOR 회로의 한쪽의 입력으로 되는 논리적신호는 제13(d)도의 파형으로 인버터에 의해 약간 지연된 신호이고, 다른쪽의 입력으로 되는 지연회로의 신호는 그것으로 td2만큼 지연된 신호이다.
따라서, 출력신호(øSA)는 제13(e)도에 나타난 것과 같은 파형으로 된다.
제10도는 본 발명의 일실시예를 나타내는 마이크로 프로세서의 구성도이다.
이 마이크로 프로세서(11)는 본 발명의 센스앰프를 탑재한 SRAM(12)를 내장하고 있다.
마이크로프로세서(11)는 일반적으로 연산제어부(13), 메모리(12), 버스인터페이스(14)를 구비해 있고, 그들의 기능블럭상호간은 내부버스(15)를 통해서 접속되어 있다.
예를 들면, 아이에스에스씨씨 다이제스트 오프 테크니컬 페이퍼스(ISSCC DIGEST OF TECHNICAL PAPERS) 1992년 2월호 106∼107 페이지에 기재된 바와 같이, 근년 마이크로프로세서의 고성능화가 진행됨에 따라서, 32비트 내지 64비트 등의 넓은 내부버스를 가지는 마이크로프로세서가 나타나 있다. 통상, 메모리(12)에서 내부버스(15)에의 데이터의 판독은 전비트 병렬로 행해지기 때문에 메모리(12)에는 내부버스(15)의 비트수와 동일개수의 센스앰프가 필요로 된다. 따라서, 마이크로프로세서(11)의 내부버스(15)가 확장됨에 따라서 다수의 센스앰프를 구비한 SRAM(12)이 필요로 된다. 본 발명의 센스앰프는 전술한 바와 같이, 저소비전력이고 고속동작이 가능하기 때문에 이와 같은 용도에 대해서도 그 정도 소비전력은 증대하지 않고, 또 고속메모리의 판독이 가능하다. 그 결과, 마이크로프로세서(11)의 저소비전력화 및 고속화에 극히 유효하다.
이상 설명한 바와 같이, 본 발명에 의하면 소비전력이 적고, 고속동작이 가능한 센스앰프 및 그것을 이용한 SRAM을 실현할 수 있다. 또, 이 센서앰프를 탑재한 SRAM을 마이크로프로세서에 내장시키는 것에 의해 저소비전력화와 고속화가 가능한 마이크로프로세서를 실현할 수 있다.
또, 로컬센스앰프와 메인센스앰프에서의 2계층으로 구성된 센스계에 있어서는 이들의 접속하는 데이터버스의 전압진폭을 저진폭화한 경우, 메인센스앰프에서 정상전류가 흐르지 않기 때문에, 센스계 전체로해서 소비전력의 저감이 가능하게 되어, 효율적인 센스계를 실현할 수 있다.

Claims (15)

  1. SRAM의 센스앰프에 있어서, 소스단자에 제1의 입력신호선이 접속된 제1의 p채널 MOSFET와, 소스단자에 제2의 입력신호선이 접속된 제2의 p채널 MOSFET와, 드레인단자가 상기 제1의 p채널 MOSFET의 드레인단자에 접속되고, 게이트단자가 상기 제2의 p채널 MOSFET의 드레인단자 및 상기 제1의 p채널 MOSFET의 게이트단자에 접속된 제1의 n채널 MOSFET와, 드레인단자가 상기 제2의 p채널 MOSFET의 상기 드레인단자에 접속되고, 게이트단자가 상기 제1의 p채널 MOSFET의 상기 드레인단자 및 상기 제2의 p채널 MOSFET의 게이트단자에 접속되며, 소스단자가 상기 제1의 n채널 MOSFET의 소스단자에 접속된 제2의 n채널 MOSFET와, 제1의 전원과 상기 제1의 n채널 MOSFET의 소스단자와의 사이의 도통/비도통을 제어하는 제1의 스위칭회로와, 제2의 전원과 상기 제1의 p채널 MOSFET의 상기 드레인단자와의 사이의 도통/비도통을 제어하는 제2의 스위칭회로와, 상기 제2의 전원과 상기 제2의 p채널 MOSFET의 상기 드레인단자와의 사이의 도통/비도통을 제어하는 제3의 스위칭회로들을 구비하는 것을 특징으로 하는 센스앰프.
  2. 제1항에 있어서, 상기 제1의 스위칭회로는 드레인단자가 상기 제1의 n채널 MOSFET의 상기 소스단자에 접속되고, 소스단자가 상기 제1의 전원에 접속된 제3의 n채널 MOSFET을 포함하고, 상기 제2의 스위칭회로는 드레인단자가 상기 제1의 p채널 MOSFET의 상기 드레인단자에 접속되고, 소스단자가 상기 제2의 전원에 접속된 제3의 p채널 MOSFET을 포함하고, 상기 제3의 스위칭회로는 드레인단자가 상기 제2의 p채널 MOSFET의 상기 드레인단자에 접속되고, 소스단자가 상기 제2의 전원에 접속된 제4의 p채널 MOSFET을 포함하고, 상기 제3의 n채널 MOSFET, 상기 제3의 p채널 MOSFET 및 상기 제4의 p채널 MOSFET은 상기 센스앰프를 활성화시키는 제1의 제어신호에 응답해서 동작하고, 상기 제1의 제어신호는 상기 제3의 n채널 및 p채널 MOSFET와 상기 제4의 p채널 MOSFET의 게이트단자에 입력되는 것을 특징으로 하는 센스앰프.
  3. SRAM의 센스앰프에 있어서, 소스단자에 제1의 입력신호선이 접속된 제1의 n채널 MOSFET와, 소스단자에 제2의 입력신호선이 접속된 제2의 n채널 MOSFET와, 드레인단자가 상기 제1의 n채널 MOSFET의 드레인단자에 접속되고, 게이트단자가 상기 제2의 n채널 MOSFET의 드레인단자 및 상기 제1의 n채널 MOSFET의 게이트단자에 접속된 제1의 p채널 MOSFET와, 드레인단자가 상기 제2의 n채널 MOSFET의 상기 드레인단자에 접속되고, 게이트단자가 상기 제1의 n채널 MOSFET의 상기 드레인단자 및 상기 제2의 n채널 MOSFET의 게이트단자에 접속되며, 소스단자가 상기 제1의 p채널 MOSFET의 소스단자에 접속된 제2의 p채널 MOSFET와, 제2의 전원과 상기 제1의 p채널 MOSFET의 상기 소스단자와의 사이의 도통/비도통을 제어하는 제1의 스위칭회로와, 제1의 전원과 상기 제1의 n채널 MOSFET의 상기 드레인단자와의 사이의 도통/비도통을 제어하는 제2의 스위칭회로와, 상기 제1의 전원과 상기 제2의 n채널 MOSFET의 상기 드레인단자와의 사이의 도통/비도통을 제어하는 제3의 스위칭회로들을 구비하는 것을 특징으로 하는 센스앰프.
  4. 제3항에 있어서, 상기 제1의 스위칭회로는 드레인단자가 상기 제1의 p채널 MOSFET의 상기 소스단자에 접속되고, 소스단자가 상기 제2의 전원에 접속된 제3의 p채널 MOSFET을 포함하고, 상기 제2의 스위칭회로는 드레인단자가 상기 제1의 n채널 MOSFET의 상기 드레인단자에 접속되고, 소스단자가 상기 제1의 전원에 접속된 제3의 n채널 MOSFET을 포함하고, 상기 제3의 스위칭회로는 드레인단자가 상기 제2의 n채널 MOSFET의 상기 드레인단자에 접속되고, 소스단자가 상기 제1의 전원에 접속된 제4의 n채널 MOSFET을 포함하고, 상기 제3의 p채널 MOSFET, 상기 제3의 n채널 MOSFET 및 상기 제4의 n채널 MOSFET은 상기 센스앰프를 활성화시키는 제1의 제어신호에 응답해서 동작하고, 상기 제1의 제어신호는 상기 제3의 p채널 및 n채널 MOSFET와 상기 제4의 n채널 MOSFET의 게이트단자에 입력되는 것을 특징으로 하는 센스앰프.
  5. 제1항에 있어서, 상기 제1의 입력신호선은 복수개의 메모리셀에 접속되고, 제5의 p채널 MOSFET 중 하나의 드레인-소스경로를 통해서 상기 제2의 전원에 접속되며, 상기 제2의 입력신호선은 상기 복수개의 메모리셀에 접속되고, 제6의 p채널 MOSFET 중 하나의 드레인-소스경로를 통해서 상기 제2의 전원에 접속되어 있는 것을 특징으로 하는 센스앰프.
  6. 제1항에 있어서, 상기 제1의 입력신호선은 제1의 데이터버스에 접속되며, 상기 제2의 입력신호선은 제2의 데이터버스에 접속되고, 상기 제1 및 제2의 데이터버스들은 제2의 센스앰프의 출력에 전기적으로 접속되며, 상기 제1의 입력신호선은 상기 제1의 데이터버스를 통해 상기 제2의 센스앰프의 출력신호를 공급받으며, 상기 제2의 입력신호선은 상기 제2의 데이터버스를 통해 상기 제2의 센스앰프의 출력신호를 공급받는 것을 특징으로 하는 센스앰프.
  7. 제3항에 있어서, 상기 제1의 입력신호선은 제1의 데이터버스에 접속되며, 상기 제2의 입력신호선은 제2의 데이터버스에 접속되고, 상기 제1 및 제2의 데이터버스들은 제2의 센스앰프의 출력에 전기적으로 접속되며, 상기 제1의 입력신호선은 상기 제1의 데이터버스를 통해 상기 제2의 센스앰프의 출력신호를 공급받으며, 상기 제2의 입력신호선은 상기 제2의 데이터버스를 통해 상기 제2의 센스앰프의 출력신호를 공급받는 것을 특징으로 하는 센스앰프.
  8. 반도체 집적회로에 있어서, 연산·제어부와, 상기 연산·제어부에 접속된 SRAM과 상기 SRAM용 센스앰프를 구비하고, 상기 센스앰프는, 소스단자에 제1의 입력신호선이 접속된 제1의 p채널 MOSFET와, 소스단자에 제2의 입력신호선이 접속된 제2의 p채널 MOSFET와, 드레인단자가 상기 제1의 p채널 MOSFET의 드레인단자에 접속되고, 게이트단자가 상기 제2의 p채널 MOSFET의 드레인단자 및 상기 제1의 p채널 MOSFET의 게이트단자에 접속된 제1의 n채널 MOSFET와, 드레인단자가 상기 제2의 p채널 MOSFET의 상기 드레인단자에 접속되고, 게이트단자가 상기 제1의 p채널 MOSFET의 상기 드레인단자 및 상기 제2의 p채널 MOSFET의 게이트단자에 접속되며, 소스단자가 상기 제1의 n채널 MOSFET의 소스단자에 접속된 제2의 n채널 MOSFET와, 제1의 전원과 상기 제1의 n채널 MOSFET의 상기 소스단자와의 사이의 도통/비도통을 제어하는 제1의 스위칭회로와, 제2의 전원과 상기 제1의 p채널 MOSFET의 상기 드레인단자와의 사이의 도통/비도통을 제어하는 제2의 스위칭회로와, 상기 제2의 전원과 상기 제1의 p채널 MOSFET의 상기 드레인단자와의 사이의 도통/비도통을 제어하는 제3의 스위칭회로들을 구비하는 것을 특징으로 하는 반도체 집적회로.
  9. 제1항에 있어서, 상기 제1의 전원은 상기 제2의 전원보다 저전위 레벨을 가지며, 상기 제2 및 제3의 스위칭회로는 상기 제1의 스위칭회로가 도통 상태인 경우 비도통 상태로 되고, 상기 제2 및 제3의 스위칭회로는 상기 제1의 스위칭회로가 비도통 상태인 경우 도통 상태로 되도록 되어있는 것을 특징으로 하는 센스앰프.
  10. 제3항에 있어서, 상기 제1의 전원은 상기 제2의 전원보다 저전위 레벨을 가지며, 상기 제2 및 제3의 스위칭회로는 상기 제1의 스위칭회로가 도통 상태인 경우 비도통 상태로 되고, 상기 제2 및 제3의 스위칭회로는 상기 제1의 스위칭회로가 비도통 상태인 경우 도통 상태로 되도록 되어있는 것을 특징으로 하는 센스앰프.
  11. 센스앰프에 있어서, 각각 제1의 도전형 채널(conductivity type channel)을 갖는 제1의 MOSFET 및 제2의 MOSFET와, 각각 제2의 도전형 채널을 갖는 제3의 MOSFET 및 제4의 MOSFET와, 제1의 입력신호선 및 제2의 입력신호선과, 상기 제3의 MOSFET의 소스단자에 접속되어 상기 센스앰프의 인에이블/디스에이블을 제어하는 제1의 스위칭회로와, 전원과 상기 제3의 MOSFET의 드레인단자와의 사이의 도통/비도통을 제어하는 제2의 스위칭회로와, 상기 전원과 상기 제4의 MOSFET의 드레인단자와의 사이의 도통/비도통을 제어하는 제3의 스위칭회로를 구비하고, 상기 제3의 MOSFET의 상기 소스단자는 상기 제4의 MOSFET의 소스단자에 접속되고, 상기 제3의 MOSFET의 상기 드레인단자는 상기 제2의 MOSFET의 게이트단자 및 상기 제4의 MOSFET의 게이트단자에 접속되고, 상기 제4의 MOSFET의 상기 드레인단자는 상기 제1의 MOSFET 게이트단자 및 상기 제3의 MOSFET의 게이트 단자에 접속되고, 상기 제1의 MOSFET의 소스-드레인 경로는 상기 제1의 입력신호선과 상기 제3의 MOSFET의 상기 드레인단자 사이에 접속되고, 상기 제1의 MOSFET의 드레인단자는 상기 제3의 MOSFET의 상기 드레인 단자에 접속되고, 상기 제2의 MOSFET의 드레인단자는 상기 제4의 MOSFET의 상기 드레인단자에 접속되고, 상기 제2의 MOSFET의 소스-드레인 경로는 상기 제2의 입력신호선과 상기 제4의 MOSFET의 상기 드레인단자 사이에 접속되는 것을 특징으로 하는 센스앰프.
  12. 제11항에 있어서, 제2의 전원을 더 구비하고, 상기 제1의 스위칭회로는 상기 제2의 전원과 상기 제3의 MOSFET의 상기 소스단자와의 사이의 도통/비도통을 제어하는 것을 특징으로 하는 센스앰프.
  13. 제11항에 있어서, 상기 제1의 스위칭회로는 드레인단자가 상기 제3의 MOSFET의 상기 소스단자에 접속되고, 소스단자가 상기 제2의 전원에 접속된 제5의 MOSFET을 포함하고, 상기 제2의 스위칭회로는 드레인단자가 상기 제3의 MOSFET의 상기 드레인단자에 접속되고, 소스단자가 상기 전원에 접속된 제6의 MOSFET을 포함하고, 상기 제3의 스위칭회로는 드레인단자가 상기 제4의 MOSFET의 상기 드레인단자에 접속되고, 소스단자가 상기 전원에 접속된 제7의 MOSFET을 포함하고, 상기 제5의 MOSFET, 상기 제6의 MOSFET 및 상기 제7의 MOSFET은 상기 센스앰프를 활성화시키는 제1의 제어신호에 응답해서 동작하고, 상기 제1의 제어신호는 상기 제5의 MOSFET, 상기 제6의 MOSFET 및 상기 제7의 MOSFET의 게이트단자들에 입력되는 것을 특징으로 하는 센스앰프.
  14. 제12에 있어서, 상기 전원의 전위는 상기 제2의 전원의 전위보다 높은 것을 특징으로 하는 센스앰프.
  15. 제13에 있어서, 상기 전원의 전위는 상기 제2의 전원의 전위보다 높은 것을 특징으로 하는 센스앰프.
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