JPH09171697A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】 【課題】容易な回路構成で、高速かつ低消費電流を両立
する集積化上有利なセンスアンプ回路を得ること。 【解決手段】データ線電圧クランプ回路を介してデータ
線につながるＰＭＯＳトランジスタＰ２と、これとミラ
ー接続したＰＭＯＳトランジスタＰ３とのゲート部にデ
ータ線プリチャージ用ＰＭＯＳトランジスタＰ１を設
け、ＰＭＯＳトランジスタＰ３のドレインに接続してセ
ンスデータの０／１判定を行うＮＭＯＳトランジスタＮ
３のゲートを入力端子ＤＩ０に接続した。 【効果】プリチャージ用ＰＭＯＳトランジスタＰ１を設
けたことにより短時間でのプリチャージが可能となり、
またプリチャージ後のセンス動作においてＰＭＯＳトラ
ンジスタＰ３とＮＭＯＳトランジスタＮ３とが排他的動
作によって出力レベルを確定するため貫通電流を抑制で
き、よって高速かつ低消費電流のセンスアンプ回路が得
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
に用いられる電流センス型のセンスアンプ回路に関す
る。

【０００２】

【従来の技術】読み出し専用半導体メモリ（ＲＯＭまた
はＥＰＲＯＭ）等のメモリデータ読み出し回路には高速
なデータ読み出しが要求され、メモリセルに流れる微小
な電流を検出する電流センス型のセンスアンプ回路等が
用いられる。特開平1−165095号公報等にも示されてい
る従来のこの種のセンスアンプ回路を図７に示す。

【０００３】図７の従来例は、電流センス型のセンスア
ンプ回路Ｓ０とこれにメモリセルＭ０の“１”，“０”
を判定するための基準電圧ＶＲＥＦを与える基準電圧出
力回路（リファレンスアンプ回路）ＳＲとから構成され
ている。

【０００４】図７において、ソースを共に電源ＶＣＣに
接続し、またゲートを共通接続してカレントミラーを構
成するＰＭＯＳトランジスタＰ２，Ｐ３と、そのゲー
ト，ドレインを短絡したＰＭＯＳトランジスタＰ２側の
ドレインと入力端子ＤＩ０とにそれぞれドレイン，ソー
スを接続したＮＭＯＳトランジスタＮ１と、一方の入力
端子を入力端子ＤＩ０に、もう一方の入力端子をセンス
アンプ起動制御端子SANに、出力端子をＮＭＯＳトラン
ジスタＮ１のゲートに、それぞれ接続したＮＯＲゲート
Ｇ５と、ＰＭＯＳトランジスタＰ３のドレイン及び基準
電位（ＧＮＤ）にそれぞれドレイン，ソースを接続した
ＮＭＯＳトランジスタＮ３と、ＰＭＯＳトランジスタＰ
３のドレインとＮＭＯＳトランジスタＮ３のドレインと
の接続ノードＡに入力を、センスアンプ出力端子ＳＯＵ
Ｔに出力をそれぞれ接続したインバータＧ１と、によっ
てセンスアンプ回路Ｓ０が構成されている。メモリセル
Ｍ０はそのメモリモジュールに与えられたアドレス信号
をデコードしてワード線Ｗ０，データ線Ｄ０を選択する
ことにより選択される。センスアンプ回路Ｓ０の入力端
子ＤＩ０とデータ線Ｄ０との間に直列接続したＮＭＯＳ
トランジスタからなるデータ線選択スイッチＹ１，Ｙ２
はアドレス信号に応じてデータ線を選択的にセンスアン
プ回路Ｓ０につなぐための選択スイッチである。リファ
レンスアンプ回路ＳＲ側もセンスアンプ回路Ｓ０側と全
く同様の構成であるが、センスアンプ回路Ｓ０内ＮＭＯ
ＳトランジスタＮ３に相当するＮＭＯＳトランジスタは
Ｎ６，Ｎ７の２個で構成されている。ＮＭＯＳトランジ
スタＮ６，Ｎ７はいずれもNMOSトランジスタＮ３と同一
サイズで、各ゲート，ドレインを短絡して基準電圧VREF
とし、ＮＭＯＳトランジスタＮ３のゲートに接続してＮ
ＭＯＳトランジスタＮ３とカレントミラーを構成してい
る。なおセンスアンプ回路Ｓ０，リファレンスアンプ回
路ＳＲ内のその他の各ＭＯＳトランジスタＰ２とＰ８，
Ｐ３とＰ９，Ｎ１とＮ８はそれぞれ同一サイズである。

【０００５】なおメモリセルにはイオン注入型や浮遊ゲ
ート型などがあるが、プロセス上での或いは電気的な書
き込み，非書き込み操作によるメモリセルのしきい値電
圧Ｖｔｈの大小によって“１”，“０”のデータ判別が
行われる。

【０００６】以下、図７におけるセンス動作を説明す
る。

【０００７】図７において、リファレンスアンプ回路Ｓ
Ｒ側に接続するメモリセルＭＲは非書き込み、すなわ
ち、しきい値電圧Ｖｔｈが低い状態にあり、またそのゲ
ートが接続するワード線は選択状態にありメモリセルＭ
Ｒは常にＯＮしている。またデータ線選択スイッチＹ１
Ｒ，Ｙ２Ｒも常にＯＮ状態に維持されている。よってセ
ンスアンプ起動制御端子ＳＡＮにＬｏｗレベルのセンス
起動信号が与えられると入力端子ＤＩＲは当初Ｌｏｗレ
ベルにあるからＮＯＲゲートＧ６出力はＨｉｇｈとなり
ＮＭＯＳトランジスタＮ８がＯＮし、ＰＭＯＳトランジ
スタＰ８からメモリセルＭＲに向かって電流が流れる。
この電流はカレントミラー構成によってＰＭＯＳトラン
ジスタＰ９側へ伝達され、仮にミラー比が１であればメ
モリセルＭＲの電流と同程度の電流がＰＭＯＳトランジ
スタＰ９のドレイン電流となりＮＭＯＳトランジスタＮ
６，Ｎ７に流れる。さらにＮＭＯＳトランジスタＮ６，
Ｎ７はセンスアンプ回路Ｓ０内ＮＭＯＳトランジスタＮ
３とカレントミラーを構成しているためＮＭＯＳトラン
ジスタＮ３側にも上記電流が伝達されるが、ミラー比が
１／２となっているためＮＭＯＳトランジスタＮ３の電
流はＰＭＯＳトランジスタＰ９のドレイン電流の１／２
になる。なおＮＯＲゲートＧ６およびNMOSトランジスタ
Ｎ８はデータ線電位上昇を抑制する電圧クランプ回路を
構成し、データ線電位をＮＯＲゲートＧ６の論理スレッ
ショルド電圧ＶＬＴ程度にクランプするために設けられ
ている。すなわち、ＮＭＯＳトランジスタＮ８がＯＮす
るとＰＭＯＳトランジスタＰ８によって配線容量やメモ
リセルの拡散容量によるデータ線浮遊容量ＣＲが充電さ
れデータ線電位が上昇するが、データ線電位がＮＯＲゲ
ートＧ６の論理スレッショルド電圧ＶＬＴに達するとＮ
ＯＲゲートＧ６出力はＬｏｗとなりＮＭＯＳトランジス
タＮ８の電流を絞ってそれ以上の電位上昇を抑止する。
センスアンプ回路Ｓ０内ＮＯＲゲートＧ５，ＮＭＯＳト
ランジスタＮ１も同様である。

【０００８】まずメモリセルＭ０が非書き込み、すなわ
ち、しきい値電圧Ｖｔｈが低いものとすると、ワード線
Ｗ０の選択（ワード線Ｗ０にＨｉｇｈレベル印加）によ
りメモリセルＭ０はＯＮ状態となる。ＮＭＯＳトランジ
スタからなるデータ線選択スイッチＹ１，Ｙ２によりデ
ータ線Ｄ０が選択され、上記リファレンスアンプ回路Ｓ
Ｒ側同様センスアンプ起動制御端子ＳＡＮにＬｏｗレベ
ルのセンス起動信号が与えられるとＮＭＯＳトランジス
タＮ１がＯＮしてＰＭＯＳトランジスタＰ２からメモリ
セルＭ０に向かってセンス電流が流れる。この電流はカ
レントミラー構成によってＰＭＯＳトランジスタＰ３側
へ伝達し、メモリセルＭ０，ＭＲに特性ばらつきが無け
ればリファレンスアンプ回路ＳＲ内ＰＭＯＳトランジス
タＰ８と同じドレイン電流となる。一方ＮＭＯＳトラン
ジスタＮ３は上記の如くＰＭＯＳトランジスタＰ３ドレ
イン電流の１／２の電流設定となっているから、図７内
のノードＡの動作点はＶＣＣ電源電圧に近い電圧すなわ
ちＨｉｇｈレベルとなりインバータＧ１を介してセンス
アンプ出力端子ＳＯＵＴに“０”出力が得られる。次に
メモリセルＭ０が書き込み、すなわち、しきい値電圧Ｖ
ｔｈが高い場合は、ワード線Ｗ０が選択されてもメモリ
セルＭ０はＯＦＦ状態にある。この場合ＮＭＯＳトラン
ジスタＮ１がＯＮすると、まずＰＭＯＳトランジスタＰ
２によってデータ線の浮遊容量Ｃ０が充電されデータ線
電位が上昇する。そのデータ線電位上昇によりＮＭＯＳ
トランジスタＮ１がＯＦＦ状態へ移行するのに伴いPMOS
トランジスタＰ２もＯＦＦ状態となり、ＰＭＯＳトラン
ジスタＰ３のドレイン電流も０となる。ＮＭＯＳトラン
ジスタＮ３はＯＮ状態にあるからノードＡの動作点はＬ
ｏｗレベルとなりインバータＧ１を介してセンスアンプ
出力端子ＳＯＵＴに“１”出力が得られる。

【０００９】

【発明が解決しようとする課題】上記従来例では、メモ
リセルＭ０の“１”，“０”データを判別するため、リ
ファレンスアンプ回路ＳＲによりダミーメモリセルＭＲ
を用いて基準電圧VREFを生成している。ダミーメモリセ
ルＭＲは上述の様にＯＮ状態にあるからリファレンスア
ンプ回路ＳＲ内ＰＭＯＳトランジスタＰ８，Ｐ９には常
時電流が流れ、本来のセンス動作に関わらないリファレ
ンスアンプ回路ＳＲ側で無効な電流を消費している。メ
モリセル特性の製造ばらつきを吸収するためダミーメモ
リセルおよびリファレンスアンプ回路を半導体メモリ装
置内に複数設ければ消費電流への影響はなお大きくな
る。またダミーメモリセルおよびリファレンスアンプ回
路を設けることは、半導体メモリ装置内に無効なレイア
ウト領域を有することにもなりチップ面積上も不利とな
る。

【００１０】またセンスアンプ回路Ｓ０側においてもデ
ータ線の立上りを高速化する必要上、またダミーメモリ
セルＭＲとの電流比較を行う上でＰＭＯＳトランジスタ
Ｐ２，Ｐ８間の特性ばらつきの影響を小さくするために
もＰＭＯＳトランジスタＰ２（およびＰ８）の電流駆動
能力を確保せねばならず、よって非書き込み（Ｖｔｈ
小）メモリセルの読み出し時にはメモリセル側から決ま
るセンス電流がＰＭＯＳトランジスタＰ２，メモリセル
Ｍ０間に流れることになる。通常センスアンプ回路Ｓ０
はその半導体メモリ装置につながる外部データバス本数
に応じた回路数が設けられる。例えばデータバス本数を
１６本とした場合、各データバスにセンスデータを同時
に出力しようとすれば１６個のセンスアンプ回路が必要
となる。よって上記センス電流も１６回路分となり消費
電流への影響が大きい。

【００１１】本発明の目的は、上記ダミーメモリセル，
リファレンスアンプ回路等による基準電圧源を用いるこ
となく“１”，“０”データ判別を可能とすることで容
易な回路構成で集積化上有利な電流センス型センスアン
プを提供すること、及び消費電流を低減しつつ高速なデ
ータ読み出しを可能とする電流センス型センスアンプを
提供することにある。

【００１２】

【課題を解決するための手段】リファレンスアンプ回路
を排除し、従来基準電圧ＶＲＥＦに接続してセンスデー
タの“１”，“０”判定レベルを決めていたＮＭＯＳト
ランジスタＮ３のゲートをデータ線側（入力端子ＤＩ
０）に接続した。またセンスアンプ回路の起動と同時に
所定の期間ＯＮしてデータ線のプリチャージを行うＰＭ
ＯＳトランジスタＰ１をカレントミラーを構成するＰＭ
ＯＳトランジスタＰ２，Ｐ３ゲート部に設けるととも
に、データ線の電圧上昇を抑止するＮＭＯＳトランジス
タＮ１のゲートを常時ＯＮ状態にあるＰＭＯＳトランジ
スタＰ５とゲートを入力端子ＤＩ０に接続したＮＭＯＳ
トランジスタＮ２とからなる負荷ＭＯＳ型インバータ出
力によって制御するようにした。

【００１３】リファレンス側との電流比較が不要とな
り、またプリチャージ用ＰＭＯＳトランジスタＰ１を独
立して設けたことによりセンス電流を供給するＰＭＯＳ
トランジスタＰ２の電流能力を確保する必要が無くな
り、センス動作時メモリセル側へ流れるセンス電流をＰ
ＭＯＳトランジスタＰ２によって制限することができ
る。またプリチャージ後のデータ線電位はメモリセルが
書き込みの場合はメモリセルがＯＦＦしているためデー
タ線の充電電荷は保持されＨｉｇｈ(クランプ電圧)レベ
ルを維持、非書き込みの場合はメモリセルがＯＮしてデ
ータ線の充電電荷を引き抜きＬｏｗレベルとなる。よっ
てデータ線にゲートがつながるＮＭＯＳトランジスタＮ
３は書き込みメモリセル読み出し時はＯＮ、非書き込み
メモリセル読み出し時はＯＦＦとなる。但し、非書き込
みメモリセルによるデータ線の充電電荷引き抜きにはあ
る有限な時間が必要でその間ＮＭＯＳトランジスタＮ３
はＯＮ状態を維持し得るが、データ線電位は上記負荷Ｍ
ＯＳ型インバータの論理スレッショルド電圧ＶＬＴ程度
から低下するためそのゲート，ソース間電圧ＶＧＳは小
さくドレイン電流は抑制される。一方ＮＭＯＳトランジ
スタＮ３の負荷となるＰＭＯＳトランジスタＰ３は、書
き込みメモリセル読み出し時はＰＭＯＳトランジスタＰ
５とゲートを入力端子ＤＩ０に接続したＮＭＯＳトラン
ジスタＮ２とからなる負荷ＭＯＳ型インバータ出力がＬ
ｏｗとなってＮＭＯＳトランジスタＮ１がＯＦＦしてい
るためＰＭＯＳトランジスタＰ２のセンス電流は流れず
よってこれとカレントミラーを構成するＰＭＯＳトラン
ジスタＰ３にも電流は流れずOFF状態となっている。こ
のとき上記の如くＮＭＯＳトランジスタＮ３はＯＮ状態
にあるからＰＭＯＳトランジスタＰ３とＮＭＯＳトラン
ジスタＮ３との動作点はプリチャージ期間中にＬｏｗと
なりプリチャージ終了と同時に書き込みメモリセルの読
み出しが完了することになる。非書き込みメモリセル読
み出し時は逆に上記インバータ出力はＨｉｇｈとなって
ＮＭＯＳトランジスタＮ１がＯＮしＰＭＯＳトランジス
タＰ２にセンス電流が流れ、これによりＰＭＯＳトラン
ジスタＰ３側もＯＮする。このときＮＭＯＳトランジス
タＮ３は逆にＯＦＦ状態（若しくはＯＦＦに近い状態）
にあるからＰＭＯＳトランジスタＰ３とＮＭＯＳトラン
ジスタＮ３との動作点は急速にＨｉｇｈとなり非書き込
みメモリセルの読み出しを完了する。

【００１４】以上の様にセンスデータ判定出力部のＰＭ
ＯＳトランジスタＰ３，ＮＭＯＳトランジスタＮ３が排
他的動作により判定出力レベルを確定するため、ＰＭＯ
ＳトランジスタＰ３，ＮＭＯＳトランジスタＮ３間の貫
通電流は僅かであり、よって低消費電流でかつ高速な判
定出力が得られる。

【００１５】またデータ線の電圧上昇を抑止するＮＭＯ
ＳトランジスタＮ１のゲートを常時ＯＮ状態にあるＰＭ
ＯＳトランジスタＰ５とゲートを入力端子ＤＩ０に接続
したＮＭＯＳトランジスタＮ２とからなる負荷ＭＯＳ型
インバータ出力によって制御するようにしたことによ
り、ＮＭＯＳトランジスタＮ１がＯＮ状態からプリチャ
ージを開始できるためプリチャージ電流の立上りを早め
プリチャージ期間の短縮ひいては読み出し時間短縮を図
ることができる。

【００１６】

【発明の実施の形態】本発明の第１の実施例を図１によ
り説明する。

【００１７】図１において、カレントミラーを構成する
ＰＭＯＳトランジスタＰ２，Ｐ３と、ゲート，ドレイン
を短絡したＰＭＯＳトランジスタＰ２側のソースおよび
VCC電源にそれぞれドレイン，ソースを接続し、センス
アンプ起動制御端子ＳＡＮにゲートを接続するＰＭＯＳ
トランジスタＰ４と、ＰＭＯＳトランジスタＰ２のドレ
イン，入力端子ＤＩ０にそれぞれドレイン，ソースを接
続するＮＭＯＳトランジスタＮ１と、ＮＭＯＳトランジ
スタＮ１のゲート，基準電位（以下ＧＮＤと記す）にそ
れぞれドレイン，ソースを接続し、入力端子ＤＩ０にゲ
ートを接続するＮＭＯＳトランジスタＮ２と、ＮＭＯＳ
トランジスタＮ１のゲート，ＶＣＣ電源にそれぞれドレ
イン，ソースを接続し、ＧＮＤにゲートを接続するＰＭ
ＯＳトランジスタＰ５と、ＰＭＯＳトランジスタＰ３の
ドレイン，ＧＮＤにそれぞれドレイン，ソースを接続
し、入力端子ＤＩ０にゲートを接続するＮＭＯＳトラン
ジスタＮ３と、入力端子ＤＩ０，ＧＮＤにそれぞれドレ
イン，ソースを接続し、センスアンプ起動制御端子ＳＡ
Ｎにゲートを接続するＮＭＯＳトランジスタＮ４と、Ｐ
ＭＯＳトランジスタＰ２，Ｐ３のゲート，ＶＣＣ電源に
それぞれドレイン，ソースを接続し、プリチャージ制御
端子ＰＲＥＮにゲートを接続するＰＭＯＳトランジスタ
Ｐ１と、ＰＭＯＳトランジスタＰ３のドレインに入力
を、センスアンプ出力端子ＳＯＵＴに出力を接続したイ
ンバータＧ１と、によってセンスアンプ回路Ｓ０が構成
されている。センスアンプ回路Ｓ０の入力端子ＤＩ０に
つながるメモリセルＭ０選択回路（Ｙ１，Ｙ２）等の構
成は前記図７の従来例と同様である。

【００１８】次に、本実施例におけるセンス動作を図２
を用いて説明する。

【００１９】図２は、本発明のセンスアンプ回路の基本
的な駆動タイミングチャートを示したものである。まず
センスアンプ起響制御端子ＳＡＮおよびプリチャージ制
御端子ＰＲＥＮが共にＨｉｇｈレベルのときセンスアン
プ回路Ｓ０は待機状態にある。このときセンスアンプ回
路Ｓ０内ＮＭＯＳトランジスタＮ４がＯＮ状態となって
いるため入力端子ＤＩ０はＧＮＤレベルにあり、ＮＭＯ
Ｓトランジスタからなるデータ線選択スイッチＹ１，Ｙ
２によってデータ線Ｄ０が選択されていればデータ線Ｄ
０もＧＮＤレベルとなる。また入力端子ＤＩ０にゲート
を接続しているＮＭＯＳトランジスタＮ２およびＮ３は
ＯＦＦ状態となり、またＰＭＯＳトランジスタＰ５が常
にＯＮ状態にあるからＮＭＯＳトランジスタＮ１のゲー
トはVCC電源電圧にバイアスされ、ＮＭＯＳトランジス
タＮ１はＯＮ状態となっている。またＰＭＯＳトランジ
スタＰ１，Ｐ４はともにＯＦＦ状態で、ＰＭＯＳトラン
ジスタＰ２，Ｐ３のゲート接続ノードＰＧはＮＭＯＳト
ランジスタＮ１によりGNDレベルにバイアスされてい
る。よってＰＭＯＳトランジスタＰ３はＯＮ状態とな
り、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ
Ｎ３の各ドレイン接続ノードＡはＶＣＣ電源電圧にバイ
アスされセンスアンプ出力端子ＳＯＵＴは“０”出力と
なる。この待機状態において、ＶＣＣ電源−ＧＮＤ間に
直流的な電流パスはなく消費電流は０である。

【００２０】次いでセンスアンプ起動制御端子ＳＡＮを
Ｌｏｗレベルにすると同時にプリチャージ制御端子ＰＲ
ＥＮに所定の期間のみＬｏｗレベルとなるワンショット
パルスを入力することによりデータ線のプリチャージを
行う。センスアンプ起動制御端子ＳＡＮがＬｏｗレベル
になるとＮＭＯＳトランジスタＮ４はＯＦＦ、PMOSトラ
ンジスタＰ４はＯＮとなりセンスアンプ回路Ｓ０は起動
状態となるが、PMOSトランジスタＰ１が同時にＯＮする
ためノードＰＧはＶＣＣ電源電圧にバイアスされＰＭＯ
ＳトランジスタＰ２，Ｐ３はプリチャージ制御端子ＰＲ
ＥＮがＬｏｗレベルの期間中ＯＦＦ状態にある。一方Ｎ
ＭＯＳトランジスタＮ１は上記待機状態からＯＮ状態に
あるからＰＭＯＳトランジスタＰ１のＯＮにより、ＰＭ
ＯＳトランジスタＰ２のゲート，ドレイン，ＮＭＯＳト
ランジスタＮ１、を介してＶＣＣ電源からデータ線Ｄ０
へ電流が流れデータ線Ｄ０のプリチャージが行われる。
プリチャージによりデータ線Ｄ０の電位は上昇するがＮ
ＭＯＳトランジスタＮ２のしきい値電圧Ｖｔｈに到達す
るとＮＭＯＳトランジスタＮ２がＯＮし、データ線Ｄ０
の電位上昇に伴ってＮＭＯＳトランジスタＮ１のゲート
電圧を引下げてNMOSトランジスタＮ１の電流を絞る。こ
れによってデータ線Ｄ０の電位上昇は抑制され、結局Ｐ
ＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ２と
からなるインバータの論理スレッショルド電圧ＶＬＴ近
傍にデータ線Ｄ０の電位は保持されることになる。この
ときＮＭＯＳトランジスタＮ３もＯＮしているからノー
ドＡはＬｏｗレベルとなり、プリチャージ制御端子ＰＲ
ＥＮがＬｏｗレベルのプリチャージ期間におけるセンス
アンプ出力端子ＳＯＵＴは“１”出力となる。

【００２１】なおプリチャージ制御端子ＰＲＥＮのＬｏ
ｗ期間すなわち、プリチャージ期間の設定はデータ線容
量Ｃ０とプリチャージ用ＰＭＯＳトランジスタＰ１の電
流設定などからプリチャージ期間内にプリチャージ動作
が完了するように、すなわちＰＭＯＳトランジスタＰ５
とＮＭＯＳトランジスタＮ２とからなるインバータが作
動開始するのに必要十分な時間を設定する。例えばデー
タ線容量Ｃ０を２ｐＦ，ＰＭＯＳトランジスタＰ１の電
流を１ｍＡ，上記インバータＶＬＴを１.５Ｖとすると
プリチャージ期間ｔＷＰＲＥは（２ｐＦ／１ｍＡ）×
１.５Ｖ＝３ｎｓ以上の設定とすればよいことになる。
このようにプリチャージ期間は比較的短い時間で良いか
ら、図３の如くセンスアンプ起動制御端子ＳＡＮ信号か
らゲート遅延を用いて生成することも可能である。図３
において、Ｄ１，Ｄ２，…は奇数段の遅延用インバータ
であり、センスアンプ起動制御端子ＳＡＮ信号の立ち下
がり側で上記インバータの遅延量に応じたワンショット
パルスを得ることができる。プリチャージ制御端子ＰＲ
ＥＮがＨｉｇｈレベルに復帰するとプリチャージ用ＰＭ
ＯＳトランジスタＰ１がＯＦＦとなり、プリチャージ動
作が終了すると同時にセンス動作を開始する。まずメモ
リセルＭ０が非書き込みの場合は、メモリセルＭ０がＯ
Ｎ状態にあるから上記プリチャージによって充電された
データ線容量Ｃ０から電荷を引き抜き、データ線Ｄ０及
び入力端子ＤＩ０電位を低下させる。データ線Ｄ０の電
位は上記プリチャージ期間中にＰＭＯＳトランジスタＰ
５とＮＭＯＳトランジスタＮ２とからなるインバータの
論理スレッショルド電圧VLT近傍にバイアスされている
から僅かなデータ線Ｄ０の電位低下でそのインバータ出
力すなわち、ＮＭＯＳトランジスタＮ１のゲート電位は
反転，上昇することになる。これに伴ってＮＭＯＳトラ
ンジスタＮ１はＯＮ状態へ移行し、ノードＰＧの電位を
低下させる。ノードＰＧ部の浮遊容量はＰＭＯＳトラン
ジスタＰ２，Ｐ３のゲート容量等によるものでデータ線
容量Ｃ０に比べかなり小さいものであるため、ノードＰ
Ｇの電位は急速にデータ線Ｄ０の電位に向かって低下す
ることになる。そしてノードＰＧの電位がＶＣＣ電源電
圧からＰＭＯＳトランジスタＰ２のしきい値電圧Ｖｔｈ
ｐ分、低下した時点でＰＭＯＳトランジスタＰ２がＯＮ
し、これと同時にＰＭＯＳトランジスタＰ２とカレント
ミラー回路を構成するＰＭＯＳトランジスタＰ３もＯＮ
する。この時ＮＭＯＳトランジスタＮ３はゲート電圧す
なわち、入力端子ＤＩ０の電位が低下しているためＮＭ
ＯＳトランジスタＮ４同様ほとんどＯＦＦ状態にあり、
よってＰＭＯＳトランジスタＰ３のＯＮによりノードＡ
の電位は急速に上昇することができ高速なセンス出力動
作を得ることができる。

【００２２】一方メモリセルＭ０が書き込みの場合は、
メモリセルＭ０がＯＦＦ状態にあるから上記プリチャー
ジによって充電されたデータ線の電位はそのまま維持さ
れることになる。そのためＮＭＯＳトランジスタＮ１は
ＯＦＦ状態を維持し、よってノードＰＧの電位も低下せ
ずＰＭＯＳトランジスタＰ２，Ｐ３もＯＦＦ状態を維持
する。またＮＭＯＳトランジスタＮ３はデータ線電位の
低下がないからＯＮ状態を続け、ノードＡ電位はプリチ
ャージ期間同様Ｌｏｗレベルを維持する。よってプリチ
ャージ終了と同時にメモリデータ読み出しが完了してい
ることになる。本実施例において、ＰＭＯＳトランジス
タＰ２はデータ線のプリチャージには関与せずセンス動
作時にメモリセルＭ０への電流バイアス源となっている
のみである。また図７に示した従来例の如くリファレン
ス側との電流比較をする必要もないため、ＰＭＯＳトラ
ンジスタＰ２側でメモリセルＭ０へのバイアス電流設定
をすることができる。すなわちセンス動作時のメモリセ
ルＭ０へのバイアス電流を規制し、これによる消費電流
を低減することが可能である。

【００２３】またＰＭＯＳトランジスタＰ３側について
も、従来例の如く常時ＯＮ状態にあるＮＭＯＳトランジ
スタＮ３との動作点(ノードＡ電位)によって“０”／
“１”判定を行うのではなく、ＰＭＯＳトランジスタＰ
３，ＮＭＯＳトランジスタＮ３の排他的動作によってノ
ードＡ電位を決めるため、ＰＭＯＳトランジスタＰ３，
ＮＭＯＳトランジスタＮ３間の貫通電流を極めて小さい
ものとすることができ、また電位確定も高速に行うこと
ができる。よってＰＭＯＳトランジスタＰ２，Ｐ３のミ
ラー比によってＰＭＯＳトランジスタＰ３側の電流設定
を大きくすることにより、消費電流への影響なしに更な
る高速化を図ることもできる。

【００２４】以上の如く本実施例によれば低消費電流で
かつ高速なデータ読み出しを可能とするセンスアンプ回
路を得ることができる。また従来例におけるリファレン
スアンプ回路が不要であり、回路構成を簡略化できるた
め集積化上も有利なセンスアンプ回路を得ることができ
る。

【００２５】本発明の第２の実施例を図４に示す。本実
施例は上記図１の第１の実施例において、ノードＡとＧ
ＮＤとの間にＮＭＯＳトランジスタＮ５を、またＰＭＯ
ＳトランジスタＰ３とノードＡとの間にＰＭＯＳトラン
ジスタＰ６を、それぞれ追加した構成となっている。Ｎ
ＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ６の
各ゲートにはプリチャージ制御端子ＰＲＥＮの反転信号
ＰＲＥが入力される。図４の実施例は特にＶＣＣ電源電
圧がＭＯＳトランジスタのしきい値電圧Ｖthの２倍以下
程度の低電圧域でも正常なデータ読み出しをなし得るよ
うにしたものである。すなわち、ＰＭＯＳトランジスタ
Ｐ１によるプリチャージ電流はNMOSトランジスタＮ１を
介してデータ線に供給されるため、データ線電位はＶＣ
Ｃ電源電圧からＮＭＯＳトランジスタＮ１のＶｔｈ分、
低下した電圧を越えることはない。よってＶｔｈの２倍
以下程度のＶＣＣ電源電圧下においてはプリチャージ後
のデータ線電位Ｖｄは、Ｖｄ＝ＶＣＣ−Ｖｔｈとなり、
かつＶｄ＜ＶｔｈとなるためＮＭＯＳトランジスタＮ
２，Ｎ３はＯＮできなくなりノードＡ電位をＬｏｗレベ
ルに初期設定することができなくなる。これは書き込み
側メモリセルＭ０の読み出しができないことを意味す
る。そこでノードＡに接続したＮＭＯＳトランジスタＮ
５をプリチャージ期間中にＯＮさせることにより強制的
にノードＡ電位をＬｏｗレベルとし上記の対策を行って
いる。またＰＭＯＳトランジスタＰ６は、プリチャージ
期間中ＯＦＦしてプリチャージ開始時のＰＭＯＳトラン
ジスタＰ３とＮＭＯＳトランジスタＮ５間の貫通電流を
防止するために設けられている。ＰＭＯＳトランジスタ
Ｐ１がＯＮし、プリチャージを開始するとノードＰＧの
電位はデータ線Ｄ０の充電に伴って上昇する。言いかえ
ればノードＰＧの電位はある傾きをもって上昇すること
になり、よってプリチャージ開始直後はＰＭＯＳトラン
ジスタＰ３がＯＮ状態となっている期間があり、ＰＭＯ
ＳトランジスタＰ６が無ければＮＭＯＳトランジスタＮ
５側に貫通電流が流れることになる。

【００２６】本実施例によれば、前記第１の実施例の効
果に加えＶＣＣ電源の低電圧化にも好適なセンスアンプ
回路を得ることができる。

【００２７】本発明の第３の実施例を図５に示す。本実
施例は図１の実施例において、NMOSトランジスタＮ２の
ソースとＧＮＤとの間に並列接続したＮＭＯＳトランジ
スタＮ２１，Ｎ２２を挿入し、プリチャージ制御端子Ｐ
ＲＥＮに入力を、ＮＭＯＳトランジスタＮ２１のゲート
に出力を、それぞれ接続したインバータＧ３と、インバ
ータＧ３の出力に入力を、ＮＭＯＳトランジスタＮ２２
のゲートに出力を、それぞれ接続したインバータＧ４と
を設けた構成となっている。

【００２８】図５において、プリチャージ制御端子ＰＲ
ＥＮにＬｏｗレベルのプリチャージ起動信号が印加され
るとまずＮＭＯＳトランジスタＮ２１側がＯＮする。こ
のとき、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジ
スタＮ２とからなるインバータの論理スレッショルド電
圧ＶＬＴは図１の実施例の場合に比べＮＭＯＳトランジ
スタＮ２１によりＮＭＯＳトランジスタＮ２のソース電
位が浮く分高くなる。次いでプリチャージ制御端子ＰＲ
ＥＮがＨｉｇｈとなり、センス動作モードになると今度
はＮＭＯＳトランジスタＮ２２側がＯＮする。ここでＮ
ＭＯＳトランジスタＮ２１に対してＮＭＯＳトランジス
タＮ２２のＷ／Ｌ寸法を大きく設定しておけば、ＮＭＯ
ＳトランジスタＮ２２側がＯＮしたときのＮＭＯＳトラ
ンジスタＮ２のソース電位浮き上がりは小さくなり、よ
ってＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタ
Ｎ２とからなるインバータの論理スレッショルド電圧VL
TもＮＭＯＳトランジスタＮ２１側のＯＮ時よりも低く
なる。すなわち、ＮＭＯＳトランジスタＮ２１，Ｎ２２
によりプリチャージ終了前後の上記ＶＬＴに差を持たせ
ることができる。図１の実施例では書き込み側のメモリ
セルＭ０の読み出しを行おうとしたとき、プリチャージ
終了後のデータ線Ｄ０電位は前述の様にPMOSトランジス
タＰ５とＮＭＯＳトランジスタＮ２とからなるインバー
タの論理スレッショルド電圧ＶＬＴ近傍に保持されてい
るわけであるが、ノイズ等によりデータ線電位が僅かで
も低下するとＮＭＯＳトランジスタＮ１がＯＮ復帰しＰ
ＭＯＳトランジスタＰ２，Ｐ３のミラー回路が誤動作し
て誤ったデータ読み出しとなってしまう可能性がある。
一方、本実施例ではプリチャージ期間中の上記ＶＬＴを
プリチャージ終了後のＶＬＴよりも高く設定することに
より、プリチャージ終了時のデータ線電位をセンス動作
モード時の上記ＶＬＴより高目に設定することができる
ため、上記ノイズ等によるデータ線電位低下に対しＮＭ
ＯＳトランジスタＮ１の誤動作ひいてはＰＭＯＳトラン
ジスタＰ２，Ｐ３のミラー回路の誤動作を防止すること
ができる。

【００２９】以上の如く本実施例によれば、前記第１の
実施例の効果に加え耐ノイズ性を改善し得るセンスアン
プ回路を得ることができる。

【００３０】本発明の第４の実施例を図６に示す。本実
施例は図１の実施例において、PMOSトランジスタＰ５に
並列接続したＰＭＯＳトランジスタＰ７を設けたもので
ある。

【００３１】図６において、ＰＭＯＳトランジスタＰ７
のゲートはプリチャージ制御端子ＰＲＥＮに接続しプリ
チャージ期間中のみＯＮする構成となっている。ＰＭＯ
ＳトランジスタＰ７がＯＮするとＰＭＯＳトランジスタ
Ｐ５と並列接続されていることから見かけ上プリチャー
ジ期間中のＰＭＯＳトランジスタＰ５の電流能力が増大
したことになり、ＰＭＯＳトランジスタＰ５とＮＭＯＳ
トランジスタＮ２とからなるインバータの論理スレッシ
ョルド電圧ＶＬＴは高目にシフトする。次いでプリチャ
ージ期間が終了すると同時にＰＭＯＳトランジスタＰ７
はＯＦＦし、電流能力が低下するから上記ＶＬＴは低下
する。これは上記第３の実施例と同様の動作が得られて
いることになり、よって本実施例によれば上記第３の実
施例同様の効果を得ることができる。

【００３２】なお上記第３，第４の実施例に第２の実施
例特有の構成を併用することは当然可能であり、その場
合、第２の実施例の効果を兼ね備えることができる。

【００３３】

【発明の効果】以上説明した様に、本発明によれば容易
な回路構成で高速かつ、低消費電流という集積化上極め
て有利なセンスアンプ回路を得ることができる。また、
さらに耐ノイズ性を向上させたセンスアンプ回路を得る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す回路図。

【図２】本発明における入力信号タイミングチャート。

【図３】プリチャージ制御信号発生回路構成例を示す回
路図。

【図４】本発明の第２の実施例の構成を示す回路図。

【図５】本発明の第３の実施例の構成を示す回路図。

【図６】本発明の第４の実施例の構成を示す回路図。

【図７】従来のセンスアンプ回路構成例を示す回路図。

【符号の説明】

Ｐ１〜Ｐ９…ＰＭＯＳトランジスタ、Ｎ１〜Ｎ７，Ｎ２
１，Ｎ２２…ＮＭＯＳトランジスタ、Ｙ１，Ｙ２…デー
タ線選択スイッチ、Ｍ０…メモリセル、Ｇ１…インバー
タ、ＳＡＮ…センスアンプ起動制御端子、ＰＲＥＮ…プ
リチャージ制御端子、ＤＩ０…入力端子、ＳＯＵＴ…セ
ンスアンプ出力端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 謙一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 照二 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内

Claims (4)

【特許請求の範囲】
1. 【請求項１】ゲート，ドレインを短絡した第１導電型の
   第１のトランジスタと、ゲートを第１のトランジスタの
   ゲートに接続し、第１のトランジスタとカレントミラー
   回路を構成する第１導電型の第２のトランジスタと、第
   １のトランジスタと選択データ線を接続する入力端子と
   の間に介在するデータ線電圧抑制手段と、第２のトラン
   ジスタのドレイン側に接続するセンスデータ判定手段
   と、を備えた電流センス型センスアンプ回路において、 第１，第２のトランジスタのゲートと電源との間に第１
   導電型の第３のトランジスタを設け、 第１のトランジスタのソースと電源との間に第１導電型
   の第４のトランジスタを設け、 入力端子と基準電位との間に第２導電型の第５のトラン
   ジスタを設け、 第１のトランジスタのドレインと入力端子との間に接続
   した第２導電型の第６のトランジスタと、電源と第６の
   トランジスタのゲートとの間に接続し、そのゲートを基
   準電位に接続した第１導電型の第７のトランジスタと、
   第６のトランジスタのゲートと基準電位との間に接続
   し、そのゲートを入力端子に接続した第２導電型の第８
   のトランジスタと、によってデータ線電圧抑制手段を構
   成し、 第２のトランジスタのドレインと基準電位との間に接続
   し、そのゲートを入力端子に接続した第２導電型の第９
   のトランジスタによってセンスデータ判定手段を構成
   し、 第３のトランジスタのゲートを、第４，第５のトランジ
   スタのゲートに印加するセンスアンプ回路制御信号に同
   期したワンショットパルスにて制御することを特徴とす
   るセンスアンプ回路。
2. 【請求項２】ゲート，ドレインを短絡した第１導電型の
   第１のトランジスタと、ゲートを第１のトランジスタの
   ゲートに接続し、第１のトランジスタとカレントミラー
   回路を構成する第１導電型の第２のトランジスタと、第
   １のトランジスタと選択データ線を接続する入力端子と
   の間に介在するデータ線電圧抑制手段と、第２のトラン
   ジスタのドレイン側に接続するセンスデータ判定手段
   と、を備えた電流センス型センスアンプ回路において、 第１，第２のトランジスタのゲートと電源との間に第１
   導電型の第３のトランジスタを設け、 第１のトランジスタのソースと電源との間に第１導電型
   の第４のトランジスタを設け、 入力端子と基準電位との間に第２導電型の第５のトラン
   ジスタを設け、 第１のトランジスタのドレインと入力端子との間に接続
   した第２導電型の第６のトランジスタと、電源と第６の
   トランジスタのゲートとの間に接続し、そのゲートを基
   準電位に接続した第１導電型の第７のトランジスタと、
   第６のトランジスタのゲートと基準電位との間に接続
   し、そのゲートを入力端子に接続した第２導電型の第８
   のトランジスタと、によってデータ線電圧抑制手段を構
   成し、 ゲート，ソースをそれぞれ入力端子，基準電位に接続し
   た第２導電型の第９のトランジスタと、第２のトランジ
   スタと第９のトランジスタとの各ドレイン間に接続した
   第１導電型の第１０のトランジスタと、第９のトランジ
   スタと第１０のトランジスタの接続点にドレインを、基
   準電位にソースをそれぞれ接続した第２導電型の第１１
   のトランジスタと、によってセンスデータ判定手段を構
   成し、 第３のトランジスタのゲートを、第４，第５のトランジ
   スタのゲートに印加するセンスアンプ回路制御信号に同
   期したワンショットパルスにて制御し、第１０のトラン
   ジスタと第１１のトランジスタのゲートをそのワンショ
   ットパルスの反転信号で制御することを特徴とするセン
   スアンプ回路。
3. 【請求項３】ゲート，ドレインを短絡した第１導電型の
   第１のトランジスタと、ゲートを第１のトランジスタの
   ゲートに接続し、第１のトランジスタとカレントミラー
   回路を構成する第１導電型の第２のトランジスタと、第
   １のトランジスタと選択データ線を接続する入力端子と
   の間に介在するデータ線電圧抑制手段と、第２のトラン
   ジスタのドレイン側に接続するセンスデータ判定手段
   と、を備えた電流センス型センスアンプ回路において、 第１，第２のトランジスタのゲートと電源との間に第１
   導電型の第３のトランジスタを設け、 第１のトランジスタのソースと電源との間に第１導電型
   の第４のトランジスタを設け、 入力端子と基準電位との間に第２導電型の第５のトラン
   ジスタを設け、 第１のトランジスタのドレインと入力端子との間に接続
   した第２導電型の第６のトランジスタと、電源と第６の
   トランジスタのゲートとの間に接続し、そのゲートを基
   準電位に接続した第１導電型の第７のトランジスタと、
   一端を基準電位に接続し互いに並列接続した第２導電型
   の第８，第９のトランジスタと、第６のトランジスタの
   ゲートと第８，第９のトランジスタとの間に接続し、そ
   のゲートを入力端子に接続した第２導電型の第１０のト
   ランジスタと、によってデータ線電圧抑制手段を構成
   し、 第２のトランジスタのドレインと基準電位との間に接続
   し、そのゲートを入力端子に接続した第２導電型の第１
   １のトランジスタによってセンスデータ判定手段を構成
   し、 第３のトランジスタのゲートを、第４，第５のトランジ
   スタのゲートに印加するセンスアンプ回路制御信号に同
   期したワンショットパルスにて制御し、 データ線電圧抑制手段内の第８，第９のトランジスタの
   各ゲートをそれぞれ第３のトランジスタのゲート信号と
   同相，逆相のワンショットパルスにて制御し、また第
   ８，第９のトランジスタの電流駆動能力に差を持たせた
   ことを特徴とするセンスアンプ回路。
4. 【請求項４】ゲート，ドレインを短絡した第１導電型の
   第１のトランジスタと、ゲートを第１のトランジスタの
   ゲートに接続し、第１のトランジスタとカレントミラー
   回路を構成する第１導電型の第２のトランジスタと、第
   １のトランジスタと選択データ線を接続する入力端子と
   の間に介在するデータ線電圧抑制手段と、第２のトラン
   ジスタのドレイン側に接続するセンスデータ判定手段
   と、を備えた電流センス型センスアンプ回路において、 第１，第２のトランジスタのゲートと電源との間に第１
   導電型の第３のトランジスタを設け、 第１のトランジスタのソースと電源との間に第１導電型
   の第４のトランジスタを設け、 入力端子と基準電位との間に第２導電型の第５のトラン
   ジスタを設け、 第１のトランジスタのドレインと入力端子との間に接続
   した第２導電型の第６のトランジスタと、電源と第６の
   トランジスタのゲートとの間に接続し、そのゲートを基
   準電位に接続した第１導電型の第７のトランジスタと、
   第６のトランジスタのゲートと基準電位との間に接続
   し、そのゲートを入力端子に接続した第２導電型の第８
   のトランジスタと、電源と第６のトランジスタのゲート
   との間に接続し、そのゲートを第３のトランジスタのゲ
   ートに共通接続した第１導電型の第９のトランジスタと
   によってデータ線電圧抑制手段を構成し、 第２のトランジスタのドレインと基準電位との間に接続
   し、そのゲートを入力端子に接続した第２導電型の第１
   ０のトランジスタによってセンスデータ判定手段を構成
   し、 第３のトランジスタのゲートを、第４，第５のトランジ
   スタのゲートに印加するセンスアンプ回路制御信号に同
   期したワンショットパルスにて制御することを特徴とす
   るセンスアンプ回路。