KR100618066B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 비트선쌍상의 전위의 교란이나 감지 동작의 노이즈를 억제하고, 데이터의 기록 동작시의 소비 전류를 감소시킬 수 있는 반도체 기억 장치를 간단한 구성에 의해 실현하는 것을 목적으로 한다.
기록 전역 데이터 버스(12, 13)의 프리차지 전위로서 주변 회로용 전원 전압(Vii)보다 트랜지스터의 임계값 전압(Vth)만큼 작은 전위를 이용함으로써, 비트선쌍(18, 19)상의 전위가 프리차지 동작에 의해 교란을 받는 것을 억제하는 동시에, 주변 회로용 전원 전압(Vii)보다 임계값 전압(Vth)만큼 낮은 전압까지 프리차지하면 되도록 하여 그 만큼 소비 전류를 적게 할 수 있다. 또한, 감지 증폭기용 코어용 전원 전압(Viic)을 이용하지 않고 프리차지 전위를 생성함으로써, 감지 동작에 의한 악영향도 피할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 실시예에 따른 반도체 기억 장치의 일부인 감지 증폭기의 구성예를 나타낸 도면.
도 2는 도 1에 도시된 증폭부의 상세한 구성을 나타낸 도면.
도 3은 본 실시예에 따른 반도체 기억 장치의 구체적인 회로 구성예를 나타낸 도면.
도 4는 DRAM의 일부 구성을 나타낸 도면.
도 5는 기록 전역 데이터 버스 및 비트선쌍의 전위 변화의 예를 나타낸 도면.
도 6은 기록 전역 데이터 버스 및 비트선쌍의 전위 변화의 다른 예를 나타낸 도면.
도 7은 기록 전역 데이터 버스의 프리차지 전위에 코어용 전원 전압을 이용한 종래의 예를 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 감지 증폭기
11 : 증폭부
12, 13 : 기록 전역 데이터 버스
14 : 기록 칼럼선
15 : 칼럼선
16 : 기록 칼럼 선택 트랜지스터
17 : 칼럼 선택 트랜지스터
18, 19 : 비트선쌍
20 : 기록 증폭기
41 : P 채널 트랜지스터
43 : P 채널 트랜지스터의 백 게이트
57 : N 채널 트랜지스터
본 발명은 반도체 기억 장치에 관한 것으로서, 예컨대 DRAM 등의 메모리에 이용하기 적합한 반도체 기억 장치에 관한 것이다.
최근, DRAM 등으로 대표되는 메모리 등의 반도체 기억 장치에서는 저소비 전력을 기초로 고속으로 동작하는 것이 요구되고 있다. 반도체 기억 장치에 관해서 저소비 전력화를 실현하기 위해서는 예컨대, 데이터의 기록 동작시의 소비 전류를 감소시키는 것 등이 고려된다.
도 4에 DRAM의 일부 구성을 나타낸다. DRAM은 칩상에 수많은 메모리 셀 어레이가 매트릭스형으로 구비되어 있고, 각 메모리 셀 어레이에 대응하여 복수의 감 지 증폭기가 각각 구비되어 있다. 도 4는 몇 개의 감지 증폭기와 그것에 대응하는 기록 증폭기를 대표로 하여 도시한 것이다. 도 4에 도시된 바와 같이, 감지 증폭기(10)와 기록 증폭기(20)는 서로 상보 관계에 있는 기록 전역 데이터 버스(wgdb, /wgdb : 12, 13)를 통해 접속되어 있다(/ 기호는 반전 신호임을 나타낸다).
상기 감지 증폭기(10)는 서로 상보 관계에 있는 비트선쌍(bl, /bl : 18, 19)에 접속된 증폭부(11)와, 어드레스에 따라 해당하는 칼럼선(CL : 15)을 선택하기 위한 칼럼 선택 트랜지스터(17)와, 어드레스에 따라 해당하는 기록 칼럼선(WriteCL : 14)을 선택하기 위한 기록 칼럼 선택 트랜지스터(16)를 갖는다. 상기 기록 칼럼선(14) 및 칼럼선(15)은 칼럼 방향으로 일렬로 배치된 복수의 감지 증폭기(10) 내의 각 트랜지스터(16, 17)의 게이트에 공통으로 접속되어 있다.
상기 구성에서, 도시되지 않은 메모리 셀에 데이터의 기록을 행하는 경우, 어드레스 신호에 기초하여 기록 칼럼 선택 트랜지스터(16)와 칼럼 선택 트랜지스터(17)의 게이트에 "H" 레벨의 데이터가 부여됨으로써 양 트랜지스터(16, 17)가 온이 된다. 이것에 의해, 기록 증폭기(20)에서 증폭된 기록 데이터가 기록 전역 데이터 버스(12, 13)를 통해 감지 증폭기(10)에 입력되고, 각 트랜지스터(16, 17)를 통해 비트선쌍(18, 19) 상에 전달된다. 그리고, 이 비트선쌍(18, 19)과 상기 어드레스 신호에 기초하여 선택된 도시되지 않은 워드선과의 교점에 맞닿은 메모리 셀에 데이터가 기록된다.
여기서, 상기 비트선쌍(18, 19)에 출력되는 "H" 레벨 데이터의 전위에는 코어용(감지 증폭기용) 전원 전압(Viic)이 이용되고 있다. 또한, 기록 칼럼 선택 트 랜지스터(16) 및 칼럼 선택 트랜지스터(17)를 온으로 하기 위한 전위 및 기록 전역 데이터 버스(12, 13)의 프리차지 전위에는 상기 코어용 전원 전압(Viic)에 비하여 충분히 큰 주변 회로용 전원 전압(Vii)이 이용되고 있다.
상기와 같은 구성에서, 기록 동작시의 소비 전류를 감소시키기 위한 방법으로서, 도 5의 (a)에 도시된 바와 같이 기록 전역 데이터 버스(wgdb, /wgdb : 12, 13)의 프리차지 전위를 주변 회로용 전원 전압(Vii)의 1/2값으로 설정하는 것이 고려된다.
이와 같이 하면, 기록 동작 후에 기록 전역 데이터 버스(12, 13)를 프리차지 상태로 복귀시킬 때에는 기록 전역 데이터 버스(12, 13)를 단순히 쇼트시키면, 서로의 전하가 상쇄되어 1/2 Vii 레벨로 자연스럽게 프리차지된다. 따라서, 이 경우에 주로 사용하는 전력은 프리차지 상태로부터 기록 동작으로 옮길 때에, 프리차지 전위(1/2 Vii)를 기록 동작용 구동 전위(Vii)까지 끌어 올리기 위한 전력만으로 끝난다.
그런데, 기록 증폭기(20)에서 데이터의 마스크 동작을 시키는 경우, 즉 데이터의 기록을 금지하는 행(row)의 기록 증폭기(20)를 비활성 상태로 하도록 동작시키는 경우에는 다음과 같은 문제가 발생한다. 즉, 칼럼 방향으로 배열된 복수의 감지 증폭기(10)내의 각 기록 칼럼 선택 트랜지스터(16) 및 칼럼 선택 트랜지스터(17)는 1조의 기록 칼럼선(14) 및 칼럼선(15)에 의해 게이트에 공통으로 접속되어 있기 때문에, 그 게이트에 부여되는 신호가 "H" 레벨일 때에는 몇 개의 감지 증폭기(10)라도 각 트랜지스터(16, 17)는 온 상태가 된다.
따라서, 어떤 감지 증폭기(10)내의 기록 칼럼 선택 트랜지스터(16) 및 칼럼 선택 트랜지스터(17)는 온임에도 불구하고, 대응하는 기록 증폭기(20)가 비활성이 되는 상태가 발생할 수 있다. 이와 같은 경우에 기록 전역 데이터 버스(12, 13)가 프리차지 상태가 되면, 도 5의 (b)에 도시된 바와 같이 비트선쌍(18, 19)상에 코어용 전원 전압(Viic)에 기초하여 원래부터 발생했던 전위(21, 22)가 비활성 상태의 기록 증폭기(20)의 영향을 받아 쌍방 모두 비트선의 프리차지 전위(23)로 당겨져 변동해 버린다. 이 영향이 큰 경우에는 각각의 전위(21, 22)가 역회전하여 데이터값이 반전되는 경우도 있다.
이 때문에 종래에는 이와 같은 비트선쌍(18, 19)의 전위에 대한 교란의 영향을 작게 하기 위해서, 도 6의 (a)에 도시된 바와 같이 기록 전역 데이터 버스(wgdb, /wgdb: 12, 13)의 프리차지 전위를 주변 회로용 전원 전압(Vii)으로 설정하고 있었다. 이와 같이 하면, 도 6의 (b)에 도시된 바와 같이 비트선쌍(18, 19) 전위(31, 32)의 교란은 한쪽 비트선밖에 발생하지 않고, 데이터값이 반전되는 일도 없어진다. 그러나, 이 경우는 기록 전역 데이터 버스(12, 13)를 고전위의 주변 회로용 전원 전압(Vii)까지 프리차지할 필요가 있기 때문에 소비 전류가 커지게 된다.
그래서, 비트선쌍(18, 19)의 전위의 교란을 작게 하고, 또한 소비 전류를 감소시키는 방법으로서 도 7에 도시된 바와 같이, DRAM 내에서 주변 회로용 전원 전압(Vii) 이외에 사용되고 있는 전원인 코어용 전원 전압(Viic)을 기록 전역 데이터 버스(12, 13)의 프리차지 전위로서 사용하는 것이 고려된다. 이 코어용 전원 전압(Viic)은 주변 회로용 전원 전압(Vii)보다 충분히 작고, 1/2 Vii보다 큰 전압값이다.
이와 같이 하면, 도 5에 도시된 1/2 Vii보다 큰 전압값을 기록 전역 데이터 버스(12, 13)의 프리차지 전위로서 이용하고 있기 때문에, 비트선쌍(18, 19)의 전위의 교란을 작게 할 수 있고, 또한 주변 회로용 전원 전압(Vii)보다 충분히 작은 코어용 전원 전압(Viic)까지 프리차지하면 되기 때문에 그 만큼 소비 전류를 감소시킬 수 있다.
그러나, 코어용 전원 전압(Viic)을 프리차지 전위로서 이용한 경우, 주변 회로용 전원 전압(Vii)에 비하여 여력이 없는 코어용 전원 전압(Viic)의 전위 레벨이 프리차지 동작에 의해 변동을 받고, 이 전원을 공유하고 있는 감지 증폭기(10)의 감지 동작 등에 노이즈 등의 악영향을 미치게 하는 경우가 있다. 한편, 이 노이즈 대책을 위해 코어용 전원 전압(Viic)의 증강을 행하면, 전원 회로의 면적이 증대하여 칩 사이즈가 커지게 되는 문제가 생긴다.
본 발명은 이와 같은 문제를 해결하기 위해서 이루어진 것으로서, 비트선쌍상 전위의 교란이나 감지 증폭기의 감지 동작의 노이즈 등을 억제하고, 데이터의 기록 동작시의 소비 전류를 감소시킬 수 있는 반도체 기억 장치를 간단한 구성으로 실현하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는 기록 전역 데이터 버스의 프리차지 전위로서 코어용 전원 전압보다 크고 주변 회로용 전원 전압보다 작은 전위를 이용한다. 이것에 의해, 감지 증폭기에 접속된 비트선쌍상 전위의 교란을 억제시키는 것이 가능함과 동시에 주변 회로용 전원 전압까지 프리차지 전위를 높이는 경우에 비하여 적은 소비 전류로 프리차지를 행할 수 있게 된다.
또한, 상기 기록 전역 데이터 버스의 프리차지 전위로서, 상기 주변 회로용 전원 전압보다 트랜지스터의 임계값 전압의 크기만큼 낮은 전위를 이용함으로써 여력이 적은 코어용 전원 전압을 이용하지 않고, 주변 회로용 전원 전압으로부터 그 프리차지 전위를 생성할 수 있게 된다. 또한, 이와 같은 프리차지 전위를 1개의 트랜지스터로 용이하게 생성할 수 있게 된다.
본 발명의 다른 실시예에서는, 감지 증폭기의 증폭부를 구성하는 트랜지스터의 백 게이트의 전위로서 기록 전역 데이터 버스의 프리차지 전위보다 큰 전위를 이용한다. 이것에 의해, 기록 전역 데이터 버스의 프리차지 동작시에 감지 증폭기에 접속된 비트선쌍에 나타나는 전위보다 백 게이트의 전위쪽이 저전위가 되는 일이 없게 되고, 백 게이트를 통해 반도체 기판으로 전류가 흐르게 되는 일이 없게 된다.
이하, 본 발명의 일실시예를 도면에 기초하여 설명한다.
도 1은 본 실시예에 의한 반도체 기억 장치의 일부인 감지 증폭기(10)의 구성을 나타낸 도면이고, 도 4에 도시된 구성 요소와 동일한 요소에는 동일 부호를 붙이고 있다. 도 1에 도시된 바와 같이, 본 실시예에서는 기록 전역 데이터 버스(12, 13)의 프리차지 전위로서, 주변 회로용 전원 전압(Vii)보다 트랜지스터의 임계값 전압(Vth)분만큼 낮은 전압(Vii-Vth)을 이용한다.
도 1에서, 기록 칼럼 선택 트랜지스터(16) 및 칼럼 선택 트랜지스터(17) 양쪽 모두 온이 될 때에는 이들 각 트랜지스터(16, 17)의 게이트에 접속되어 있는 기록 칼럼선(14) 및 칼럼선(15)의 전위는 Vii이기 때문에 비트선쌍(18, 19)에 나타나는 전위는 (Vii-Vth)가 된다. 이는 종래와 같이 기록 전역 데이터 버스(12, 13)의 프리차지 전위로서 주변 회로용 전원 전압(Vii)을 이용해도 마찬가지이다.
즉, 기록 전역 데이터 버스(12, 13)의 프리차지 전위를 종래의 Vii로부터 본 실시예의 (Vii-Vth)로 낮추어도 비트선쌍(18, 19)에 나타나는 전위는 (Vii-Vth)로 변하지 않는다. 이 때문에, 프리차지 전위를 (Vii-Vth)로 하여도 기록 전역 데이터 버스(12, 13)의 프리차지 속도가 저하하는 일은 없게 된다.
본 실시예에서는 이에 착안하여 기록 전역 데이터 버스(12, 13)의 프리차지 전위를 주변 회로용 전원 전압(Vii)보다 트랜지스터의 임계값 전압(Vth: 소스 또는 드레인과 게이트와의 전위차)분만큼 낮은 전위로 설정하고 있다. 이에 의해, 주변 회로용 전원 전압(Vii)보다 트랜지스터의 임계값 전압(Vth)만큼 낮은 전압까지 프리차지하면 되기 때문에 그 만큼 소비 전류를 작게 할 수 있다. 또한, 프리차지 전위(Vii-Vth)의 값이 적어도 코어용 전원 전압(Viic)보다 커지도록 임계값 전압(Vth)을 설정하면, 비트선쌍(18, 19)상의 전위의 교란도 억제할 수 있다.
또한, 본 실시예의 프리차지 전위(Vii-Vth)는 주변 회로용 전원 전압(Vii)으로부터 트랜지스터 1단에서 발생 가능한 전위이다. 또한, 주변 회로용 전원 전압(Vii)은 주변 회로용 전원으로서 원래부터 존재하는 여력이 있는 전원 전압으 로서, 코어용 전원 전압(Viic)을 사용하는 경우와 달리 감지 증폭기용 전원 전압을 증강시키거나 또는 새로운 전원 전압을 준비할 필요가 없다. 따라서, 회로 면적을 증대시키지 않고 전술한 소비 전류의 감소를 실현할 수 있다. 또한, 본 실시예에서는 기록 전역 데이터 버스(12, 13)의 프리차지 전위로서 감지 증폭기(10)용 코어용 전원 전압(Viic)을 사용하지 않기 때문에 감지 동작에의 악영향도 피할 수 있다.
도 2는 상기 도 1에 도시되는 증폭부(11)의 상세한 구성을 나타낸 도면이다. 도 2에 도시된 바와 같이, 증폭부(11)는 2개의 P 채널 트랜지스터(41)에 의해 구성되는 인버터와 2개의 N 채널 트랜지스터(42)에 의해 구성되는 인버터의 플립플롭 구성으로 되어 있다. P 채널 트랜지스터(41)의 백 게이트(43)는 반도체 기판(웰)에 접속되어 있다.
이와 같은 구성에 있어서, P 채널 트랜지스터(41)의 백 게이트(43)의 전압이 코어용 전원 전압(Viic)으로 되어 있으면, 기록 전역 데이터 버스(12, 13)의 프리차지시에 비트선쌍(18, 19)의 전위는 (Vii-Vth)가 되고, 백 게이트(43) 쪽이 저전위가 된다. 이 경우, P 채널 트랜지스터(41)의 p-n 접합이 순방향이 되기 때문에 반도체 기판에 전류가 유입되어 버리는 일이 발생할 수 있다.
따라서, 본 실시예에서는 P 채널 트랜지스터(41)의 백 게이트(43) 전위를 기록 전역 데이터 버스(12, 13)의 프리차지시에 비트선쌍(18, 19)에 나타나는 전위 (Vii-Vth)보다 큰 주변 회로용 전원 전압(Vii)으로 설정한다. 이와 같이 하면, P 채널 트랜지스터(41)의 p-n 접합이 순방향이 되는 일은 없고, 기판에 전류가 흐르 게 되는 문제점을 피할 수 있다.
도 3은 이상에 기술한 본 실시예의 내용을 실현하는 구체적인 회로 구성의 예를 나타내는 도면이다. 도 3에서, 도 1 및 도 2에 도시된 구성 요소와 동일한 요소에는 동일 부호를 붙이고 있다. 도 3에서는 특히 기록 증폭기(20)의 상세한 구성을 나타내고 있다.
도 3에 도시된 바와 같이, 기록 증폭기(20)는 복수의 P 채널 트랜지스터 및 복수의 N 채널 트랜지스터에 의해 구성되는 증폭부(51) 및 상기 증폭부(51)를 통과한 데이터를 프리차지 동작시와 기록 동작시에 스위칭하는 스위치부(52)를 포함하고 있다. 또한, 단자(59)는 외부 데이터(wdb)를 도시되지 않은 기록 데이터 버스로부터 기록 증폭기(20)로 입력하는 단자이고, 또 하나의 단자(60)는 프리차지 제어 신호(/wep)를 입력하는 단자이다.
상기 증폭부(51)는 프리차지 제어 신호(/wep)에 따라 온/오프하는 P 채널 트랜지스터(53) 및 N 채널 트랜지스터(54)를 구비하고 있다. 기록 동작시에서는 프리차지 제어 신호(/wep)가 "H"가 됨으로써 P 채널 트랜지스터(53)가 오프되는 동시에 N 채널 트랜지스터(54)가 온이 된다. 이에 의해 증폭부(51)는 단자(59)로부터 입력되는 외부 데이터(wdb)를 증폭하여 다음 단의 스위치부(52)로 공급한다.
한편, 프리차지 동작시에서는 프리차지 제어 신호(/wep)가 "L"이 됨으로써 P 채널 트랜지스터(53)가 온이 되는 동시에 N 채널 트랜지스터(54)가 오프된다. 이에 의해, 외부 데이터(wdb)의 증폭은 행해지지 않고, 다음 단의 스위치부(52)에는 주변 회로용 전원 전압(Vii) 레벨의 "H" 데이터가 강제적으로 보내진다.
또한, 상기 스위치부(52)는 NAND 게이트(55) 및 인버터(56) 및 이들 출력을 각각 게이트에서 받는 2개의 N 채널 트랜지스터(57, 58)로 이루어지는 구성을 상보 관계에 있는 2개의 기록 전역 데이터 버스(12, 13) 용으로 2조 구비하고 있다.
본 실시예에서는 상기 N 채널 트랜지스터(57)의 소스 또는 드레인을 기록 전역 데이터 버스(12, 13)에 접속하고 있다. 여기서, N 채널 트랜지스터(57)의 게이트 및 상기 소스 또는 드레인 사이의 임계값 전압(Vth)은 칼럼 선택 트랜지스터(17)의 임계값 전압(Vth')과 동일한 값으로 설정하는 것이 바람직하다. 단, 반드시 일치시킬 필요는 없다.
예컨대, 기록 전역 데이터 버스(12, 13)의 프리차지 전위(Vii-Vth)가 Viic＜(Vii-Vth)＜Vii가 되는 관계를 충족시키면, N 채널 트랜지스터(57)의 임계값 전압(Vth)은 칼럼 선택 트랜지스터(17)의 임계값 전압(Vth')과 반드시 일치할 필요는 없다. 또, 이 경우에도, Vth＞Vth'가 되도록 하는 것이 바람직하다.
상기 증폭부(51)로부터 공급되는 데이터는 NAND 게이트(55)의 한쪽 입력 단자에 입력되는 동시에 인버터(56)를 통해 N 채널 트랜지스터(58)의 게이트에 입력된다. 또한, 상기 NAND 게이트(55)의 다른쪽 입력 단자에는 상기 프리차지 제어 신호(/wep)가 입력된다. 이에 의해, 프리차지 제어 신호(/wep)가 "L"이 되어 기록 전역 데이터 버스(12, 13)의 프리차지가 행해질 때에는 NAND 게이트(55)의 출력은 반드시 "H"[주변 회로용 전원 전압(Vii) 레벨]가 된다.
이 때, NAND 게이트(55)의 출력을 게이트에서 받는 N 채널 트랜지스터(57)의 소스 또는 드레인은 기록 전역 데이터 버스(12, 13)에 접속되어 있기 때문에, 기록 전역 데이터 버스(12, 13)는 주변 회로용 전원 전압(Vii)보다 N 채널 트랜지스터(57)의 임계값 전압(Vth)분만큼 낮은 전위(Vii-Vth)에 프리차지된다.
또, 기록 칼럼 선택 트랜지스터(16) 및 칼럼 선택 트랜지스터(17)의 게이트가 "H" 레벨, 즉 주변 회로용 전원 전압(Vii) 레벨일 때, 이들 각 트랜지스터(16, 17)는 온이 되지만, 비트선쌍(18, 19)에는 (Vii-Vth)의 전위가 그대로 나타난다.
또한, 감지 증폭기(10)내의 증폭부(11)에 관해서는 상기 도 2에 도시된 바와 동일하게, P 채널 트랜지스터(41)의 백 게이트(43)의 전위를 상기 프리차지 전위(Vii-Vth)보다 큰 주변 회로용 전원 전압(Vii)으로 설정하고 있기 때문에, 기록 전역 데이터 버스(12, 13)의 프리차지시에 비트선쌍(18, 19)의 전위가 (Vii-Vth)가 되어도 P 채널 트랜지스터(41)의 p-n 접합이 순방향이 되는 일은 없고, 기판에 전류가 흐르는 것을 방지할 수 있다.
또, 상기에 나타낸 실시예는 본 발명을 실시하는 데 있어서 구체화의 일례를 나타낸 것에 불과하고, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 정신 또는 그 주요한 특징으로부터 벗어나지 않고, 다양한 형태로 실시할 수 있다.
예컨대, 상기 실시예에서는 주변 회로용 전원 전압(Vii)보다 트랜지스터의 임계값 전압(Vth)분만큼 낮은 전압을 프리차지 전위로서 설정했지만, Viic＜V＜Vii인 관계를 충족시키는 전압(V)이라면 반드시 트랜지스터의 임계값 전압(Vth)을 이용하여 프리차지 전위를 생성할 필요는 없다. 또한, 그 프리차지 전위를 반드시 주변 회로용 전원 전압(Vii)으로 만들 필요도 없고, 예컨대 반도체 기억 장치의 외 부 전원 전압이나 반도체 기억 장치가 통상 구비하는 승압 회로로 승압된 전압을 이용하여도 좋다.
또한, 상기 실시예에서는 감지 증폭기(10)내의 P 채널 트랜지스터(41)의 백 게이트(43)의 전위에 주변 회로용 전원 전압(Vii)을 이용하고 있지만, (Vii-Vth)보다 큰 전압이라면 반드시 이 주변 회로용 전원 전압(Vii)을 이용할 필요는 없다. 단, 주변 회로용 전원 전압(Vii)은 주변 회로용 전원으로서 원래부터 존재하는 전원 전압이기 때문에 이것을 이용한 경우에는 (Vii-Vth)보다 큰 전압을 특별히 만들어 낼 필요가 없어 회로 구성이 간단하다.
본 발명은 상술한 바와 같이, 기록 전역 데이터 버스의 프리차지 전위로서 코어용 전원 전압보다 크고 주변 회로용 전원 전압보다 작은 전위를 이용함으로써, 감지 증폭기에 접속된 비트선쌍상의 전위의 교란을 억제할 수 있는 동시에, 주변 회로용 전원 전압보다 낮은 전압까지 프리차지하면 좋고, 그 만큼 소비 전류를 적게 할 수 있다.
또한, 본 발명에서는 기록 전역 데이터 버스의 프리차지 전위로서 주변 회로용 전원 전압보다 트랜지스터의 임계값 전압분만큼 낮은 전위를 이용하도록 하였기 때문에, 감지 증폭기용의 여력이 적은 코어용 전원 전압을 이용하지 않고, 여력이 있는 주변 회로용 전원 전압으로부터 그 프리차지 전위를 생성할 수 있으며, 감지 동작에 의한 악영향도 피할 수 있다.
또한, 이와 같은 프리차지 전위를 원래부터 존재하는 주변 회로용 전원 전압 과 1개의 트랜지스터를 이용하여 생성할 수 있기 때문에, 감지 증폭기용 전원 전압을 증강시키거나 또는 새로운 전원 전압을 준비할 필요가 없고, 회로 면적을 증대시키지 않고 소비 전류의 저감을 실현할 수 있다.
본 발명의 다른 실시예에서는 감지 증폭기의 증폭부를 구성하는 트랜지스터의 백 게이트의 전위에 기록 전역 데이터 버스의 프리차지 전위보다 큰 전위를 이용하도록 하였기 때문에, 기록 전역 데이터 버스의 프리차지 동작시에 백 게이트를 통해 반도체 기판으로 전류가 흐르게 되는 문제점을 방지할 수 있다.

Claims (5)

  1. 감지 증폭기와 기록 증폭기가 기록 전역 데이터 버스를 통해 접속된 반도체 기억 장치에 있어서,
    상기 기록 전역 데이터 버스의 프리차지 전위로서 코어용 전원 전압보다 크고 주변 회로용 전원 전압보다 작은 전위를 이용하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 기록 전역 데이터 버스의 프리차지 전위로서 상기 주변 회로용 전원 전압보다 상기 기록 증폭기 내에 구비된 N 채널 트랜지스터의 임계값 전압의 크기만큼 작은 전위를 이용하는 것인 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 감지 증폭기의 증폭부를 구성하는 트랜지스터의 백 게이트의 전위로서 상기 기록 전역 데이터 버스의 프리차지 전위보다 큰 전위를 이용하는 것인 반도체 기억 장치.
  4. 제3항에 있어서, 상기 감지 증폭기의 증폭부를 구성하는 트랜지스터의 백 게이트의 전위로서 상기 주변 회로용 전원 전압을 이용하는 것인 반도체 기억 장치.
  5. 감지 증폭기와 기록 증폭기가 기록 전역 데이터 버스를 통해 접속된 반도체 기억 장치에 있어서,
    상기 기록 전역 데이터 버스의 프리차지 동작시에, 주변 회로용 전원 전압보다도 자체 임계값 전압의 크기만큼 작은 전위를 상기 기록 전역 데이터 버스로 출력하는 N 채널 트랜지스터를 상기 기록 증폭기 내에 구비하는 것을 특징으로 하는 반도체 기억 장치.
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