JP2000311489A - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
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- H01R13/658—High frequency shielding arrangements, e.g. against EMI [Electro-Magnetic Interference] or EMP [Electro-Magnetic Pulse]
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- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
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- Microelectronics & Electronic Packaging (AREA)
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- Databases & Information Systems (AREA)
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Abstract
(57)【要約】
【課題】 ビット線対上の電位のディスターブやセンス
動作のノイズを抑制し、かつデータのライト動作時にお
ける消費電流を低減できる半導体記憶装置を簡単な構成
により実現できるようにする。 【解決手段】 ライトグローバルデータバス１２，１３
のプリチャージ電位として、周辺回路用電源電圧Ｖiiよ
りトランジスタのしきい値電圧Ｖｔｈ分だけ小さい電位
を用いることにより、ビット線対１８，１９上の電位が
プリチャージ動作によってディスターブを受けるのを抑
制するとともに、周辺回路用電源電圧Ｖiiよりしきい値
電圧Ｖｔｈだけ低い電圧までプリチャージすれば済むよ
うにして、その分だけ消費電流を少なくすることができ
るようにする。さらに、センスアンプ用のコア用電源電
圧Ｖiic を用いることなくプリチャージ電位を生成する
ことにより、センス動作への悪影響も回避できるように
する。
動作のノイズを抑制し、かつデータのライト動作時にお
ける消費電流を低減できる半導体記憶装置を簡単な構成
により実現できるようにする。 【解決手段】 ライトグローバルデータバス１２，１３
のプリチャージ電位として、周辺回路用電源電圧Ｖiiよ
りトランジスタのしきい値電圧Ｖｔｈ分だけ小さい電位
を用いることにより、ビット線対１８，１９上の電位が
プリチャージ動作によってディスターブを受けるのを抑
制するとともに、周辺回路用電源電圧Ｖiiよりしきい値
電圧Ｖｔｈだけ低い電圧までプリチャージすれば済むよ
うにして、その分だけ消費電流を少なくすることができ
るようにする。さらに、センスアンプ用のコア用電源電
圧Ｖiic を用いることなくプリチャージ電位を生成する
ことにより、センス動作への悪影響も回避できるように
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、例えば、ＤＲＡＭ等のメモリに用いて好適なもので
ある。
し、例えば、ＤＲＡＭ等のメモリに用いて好適なもので
ある。
【０００２】
【従来の技術】近年、ＤＲＡＭなどに代表されるメモリ
等の半導体記憶装置では、低消費電力のもとで高速に動
作することが要求されている。半導体記憶装置に関して
低消費電力化を実現するためには、例えばデータのライ
ト動作時における消費電流を低減することなどが考えら
れる。
等の半導体記憶装置では、低消費電力のもとで高速に動
作することが要求されている。半導体記憶装置に関して
低消費電力化を実現するためには、例えばデータのライ
ト動作時における消費電流を低減することなどが考えら
れる。
【０００３】図４にＤＲＡＭの一部構成を示す。ＤＲＡ
Ｍは、チップ上に数多くのメモリセルアレイがマトリク
ス状に備えられており、各メモリセルアレイに対応して
複数のセンスアンプが夫々備えられている。図４は、幾
つかのセンスアンプとそれに対応するライトアンプとを
代表として示したものである。図４に示すように、セン
スアンプ１０とライトアンプ２０は、互いに相補関係に
あるライトグローバルデータバス（ｗｇｄｂ，／ｗｇｄ
ｂ）１２，１３を介して接続されている（／の記号は反
転信号であることを表している）。
Ｍは、チップ上に数多くのメモリセルアレイがマトリク
ス状に備えられており、各メモリセルアレイに対応して
複数のセンスアンプが夫々備えられている。図４は、幾
つかのセンスアンプとそれに対応するライトアンプとを
代表として示したものである。図４に示すように、セン
スアンプ１０とライトアンプ２０は、互いに相補関係に
あるライトグローバルデータバス（ｗｇｄｂ，／ｗｇｄ
ｂ）１２，１３を介して接続されている（／の記号は反
転信号であることを表している）。
【０００４】上記センスアンプ１０は、互いに相補関係
にあるビット線対（ｂｌ，／ｂｌ）１８，１９に接続さ
れた増幅部１１と、アドレスに応じて該当するコラム線
（ＣＬ）１５を選択するためのコラム選択トランジスタ
１７と、アドレスに応じて該当するライトコラム線（Ｗ
riteＣＬ）１４を選択するためのライトコラム選択トラ
ンジスタ１６とを有する。上記ライトコラム線１４およ
びコラム線１５は、コラム方向に並べて配置された複数
のセンスアンプ１０内の各トランジスタ１６，１７のゲ
ートに共通に接続されている。
にあるビット線対（ｂｌ，／ｂｌ）１８，１９に接続さ
れた増幅部１１と、アドレスに応じて該当するコラム線
（ＣＬ）１５を選択するためのコラム選択トランジスタ
１７と、アドレスに応じて該当するライトコラム線（Ｗ
riteＣＬ）１４を選択するためのライトコラム選択トラ
ンジスタ１６とを有する。上記ライトコラム線１４およ
びコラム線１５は、コラム方向に並べて配置された複数
のセンスアンプ１０内の各トランジスタ１６，１７のゲ
ートに共通に接続されている。
【０００５】上記構成において、図示しないメモリセル
にデータの書き込みを行う場合、アドレス信号に基づい
てライトコラム選択トランジスタ１６とコラム選択トラ
ンジスタ１７のゲートに“Ｈ”レベルのデータが与えら
れることで、両トランジスタ１６，１７がＯＮとなる。
これにより、ライトアンプ２０で増幅された書き込みデ
ータがライトグローバルデータバス１２，１３を介して
センスアンプ１０に入力され、各トランジスタ１６，１
７を通してビット線対１８，１９上に伝達される。そし
て、このビット線対１８，１９と、上記アドレス信号に
基づき選択された図示しないワード線との交点に当たる
メモリセルにデータが書き込まれる。
にデータの書き込みを行う場合、アドレス信号に基づい
てライトコラム選択トランジスタ１６とコラム選択トラ
ンジスタ１７のゲートに“Ｈ”レベルのデータが与えら
れることで、両トランジスタ１６，１７がＯＮとなる。
これにより、ライトアンプ２０で増幅された書き込みデ
ータがライトグローバルデータバス１２，１３を介して
センスアンプ１０に入力され、各トランジスタ１６，１
７を通してビット線対１８，１９上に伝達される。そし
て、このビット線対１８，１９と、上記アドレス信号に
基づき選択された図示しないワード線との交点に当たる
メモリセルにデータが書き込まれる。
【０００６】ここで、上記ビット線対１８，１９に出力
される“Ｈ”レベルのデータの電位には、コア用（セン
スアンプ用）電源電圧Ｖiic が用いられている。また、
ライトコラム選択トランジスタ１６およびコラム選択ト
ランジスタ１７をＯＮにするための電位、およびライト
グローバルデータバス１２，１３のプリチャージ電位に
は、上記コア用電源電圧Ｖiic に比べて十分に大きい周
辺回路用電源電圧Ｖiiが用いられている。
される“Ｈ”レベルのデータの電位には、コア用（セン
スアンプ用）電源電圧Ｖiic が用いられている。また、
ライトコラム選択トランジスタ１６およびコラム選択ト
ランジスタ１７をＯＮにするための電位、およびライト
グローバルデータバス１２，１３のプリチャージ電位に
は、上記コア用電源電圧Ｖiic に比べて十分に大きい周
辺回路用電源電圧Ｖiiが用いられている。
【０００７】
【発明が解決しようとする課題】上記のような構成にお
いて、ライト動作時における消費電流を低減するための
手法として、図５（ａ）に示すようにライトグローバル
データバス（ｗｇｄｂ，／ｗｇｄｂ）１２，１３のプリ
チャージ電位を周辺回路用電源電圧Ｖiiの１／２の値に
設定することが考えられる。
いて、ライト動作時における消費電流を低減するための
手法として、図５（ａ）に示すようにライトグローバル
データバス（ｗｇｄｂ，／ｗｇｄｂ）１２，１３のプリ
チャージ電位を周辺回路用電源電圧Ｖiiの１／２の値に
設定することが考えられる。
【０００８】このようにすれば、ライト動作後にライト
グローバルデータバス１２，１３をプリチャージ状態に
戻す際には、ライトグローバルデータバス１２，１３を
単にショートさせれば、互いの電荷が打ち消しあって１
／２Ｖiiレベルに自然にプリチャージされる。よって、
この場合に主に使う電力は、プリチャージ状態からライ
ト動作に移るときに、プリチャージ電位（１／２Ｖii）
をライト動作用の駆動電位Ｖiiまで引き上げるための電
力だけで済む。
グローバルデータバス１２，１３をプリチャージ状態に
戻す際には、ライトグローバルデータバス１２，１３を
単にショートさせれば、互いの電荷が打ち消しあって１
／２Ｖiiレベルに自然にプリチャージされる。よって、
この場合に主に使う電力は、プリチャージ状態からライ
ト動作に移るときに、プリチャージ電位（１／２Ｖii）
をライト動作用の駆動電位Ｖiiまで引き上げるための電
力だけで済む。
【０００９】ところが、ライトアンプ２０においてデー
タのマスク動作を行わせる場合、つまり、データの書き
込みを禁止する行（ロウ）のライトアンプ２０を非活性
状態にするように動作させる場合には、以下のような問
題が発生する。すなわち、コラム方向に並べられた複数
のセンスアンプ１０内の各ライトコラム選択トランジス
タ１６およびコラム選択トランジスタ１７は、１組のラ
イトコラム線１４およびコラム線１５によってゲート共
通に接続されているので、そのゲートに与えられる信号
が“Ｈ”レベルのときは、何れのセンスアンプ１０でも
各トランジスタ１６，１７はＯＮの状態となる。
タのマスク動作を行わせる場合、つまり、データの書き
込みを禁止する行（ロウ）のライトアンプ２０を非活性
状態にするように動作させる場合には、以下のような問
題が発生する。すなわち、コラム方向に並べられた複数
のセンスアンプ１０内の各ライトコラム選択トランジス
タ１６およびコラム選択トランジスタ１７は、１組のラ
イトコラム線１４およびコラム線１５によってゲート共
通に接続されているので、そのゲートに与えられる信号
が“Ｈ”レベルのときは、何れのセンスアンプ１０でも
各トランジスタ１６，１７はＯＮの状態となる。
【００１０】よって、あるセンスアンプ１０内のライト
コラム選択トランジスタ１６およびコラム選択トランジ
スタ１７はＯＮであるにも関わらず、対応するライトア
ンプ２０が非活性となる状態が発生し得る。このような
場合にライトグローバルデータバス１２，１３がプリチ
ャージ状態になると、図５（ｂ）に示すように、ビット
線対１８，１９上にコア用電源電圧Ｖiic に基づき元々
生じていた電位２１，２２が非活性状態のライトアンプ
２０の影響を受けて、双方ともビット線のプリチャージ
電位２３に引かれて変動してしまう。この影響が大きい
場合には、それぞれの電位２１，２２が逆転してデータ
値が反転してしまうこともある。
コラム選択トランジスタ１６およびコラム選択トランジ
スタ１７はＯＮであるにも関わらず、対応するライトア
ンプ２０が非活性となる状態が発生し得る。このような
場合にライトグローバルデータバス１２，１３がプリチ
ャージ状態になると、図５（ｂ）に示すように、ビット
線対１８，１９上にコア用電源電圧Ｖiic に基づき元々
生じていた電位２１，２２が非活性状態のライトアンプ
２０の影響を受けて、双方ともビット線のプリチャージ
電位２３に引かれて変動してしまう。この影響が大きい
場合には、それぞれの電位２１，２２が逆転してデータ
値が反転してしまうこともある。
【００１１】そのために従来は、このようなビット線対
１８，１９の電位に対するディスターブの影響を小さく
するために、図６（ａ）に示すように、ライトグローバ
ルデータバス（ｗｇｄｂ，／ｗｇｄｂ）１２，１３のプ
リチャージ電位を周辺回路用電源電圧Ｖiiに設定してい
た。このようにすれば、図６（ｂ）に示すように、ビッ
ト線対１８，１９の電位３１，３２のディスターブは、
片方のビット線にしか発生せず、データ値が反転してし
まうこともなくなる。しかし、この場合はライトグロー
バルデータバス１２，１３を高電位の周辺回路用電源電
圧Ｖiiまでプリチャージする必要があるために、消費電
流は大きくなってしまう。
１８，１９の電位に対するディスターブの影響を小さく
するために、図６（ａ）に示すように、ライトグローバ
ルデータバス（ｗｇｄｂ，／ｗｇｄｂ）１２，１３のプ
リチャージ電位を周辺回路用電源電圧Ｖiiに設定してい
た。このようにすれば、図６（ｂ）に示すように、ビッ
ト線対１８，１９の電位３１，３２のディスターブは、
片方のビット線にしか発生せず、データ値が反転してし
まうこともなくなる。しかし、この場合はライトグロー
バルデータバス１２，１３を高電位の周辺回路用電源電
圧Ｖiiまでプリチャージする必要があるために、消費電
流は大きくなってしまう。
【００１２】そこで、ビット線対１８，１９の電位のデ
ィスターブを小さくし、かつ消費電流を低減する方法と
して、図７に示すように、ＤＲＡＭ内で周辺回路用電源
電圧Ｖiiの他に使用されている電源であるコア用電源電
圧Ｖiic をライトグローバルデータバス１２，１３のプ
リチャージ電位として使用することが考えられる。この
コア用電源電圧Ｖiic は、周辺回路用電源電圧Ｖiiより
も十分小さく、１／２Ｖiiよりも大きい電圧値である。
ィスターブを小さくし、かつ消費電流を低減する方法と
して、図７に示すように、ＤＲＡＭ内で周辺回路用電源
電圧Ｖiiの他に使用されている電源であるコア用電源電
圧Ｖiic をライトグローバルデータバス１２，１３のプ
リチャージ電位として使用することが考えられる。この
コア用電源電圧Ｖiic は、周辺回路用電源電圧Ｖiiより
も十分小さく、１／２Ｖiiよりも大きい電圧値である。
【００１３】このようにすれば、図５に示した１／２Ｖ
iiよりも大きい電圧値をライトグローバルデータバス１
２，１３のプリチャージ電位として用いているので、ビ
ット線対１８，１９の電位のディスターブを小さくする
ことができ、しかも周辺回路用電源電圧Ｖiiよりも十分
に小さいコア用電源電圧Ｖiic までプリチャージすれば
良いので、その分消費電流を低減することができる。
iiよりも大きい電圧値をライトグローバルデータバス１
２，１３のプリチャージ電位として用いているので、ビ
ット線対１８，１９の電位のディスターブを小さくする
ことができ、しかも周辺回路用電源電圧Ｖiiよりも十分
に小さいコア用電源電圧Ｖiic までプリチャージすれば
良いので、その分消費電流を低減することができる。
【００１４】しかしながら、コア用電源電圧Ｖiic をプ
リチャージ電位として用いた場合、周辺回路用電源電圧
Ｖiiに比べて余力のないコア用電源電圧Ｖiic の電位レ
ベルがプリチャージ動作によって変動を受け、この電源
を共有しているセンスアンプ１０のセンス動作などにノ
イズ等の悪影響を及ぼすことがある。一方、このノイズ
対策のためにコア用電源電圧Ｖiic の増強を行うことと
すると、電源回路の面積が増大し、チップサイズが大き
くなってしまうといった問題が生じる。
リチャージ電位として用いた場合、周辺回路用電源電圧
Ｖiiに比べて余力のないコア用電源電圧Ｖiic の電位レ
ベルがプリチャージ動作によって変動を受け、この電源
を共有しているセンスアンプ１０のセンス動作などにノ
イズ等の悪影響を及ぼすことがある。一方、このノイズ
対策のためにコア用電源電圧Ｖiic の増強を行うことと
すると、電源回路の面積が増大し、チップサイズが大き
くなってしまうといった問題が生じる。
【００１５】本発明は、このような問題を解決するため
に成されたものであり、ビット線対上の電位のディスタ
ーブや、センスアンプのセンス動作のノイズ等を抑制
し、かつデータのライト動作時における消費電流を低減
できる半導体記憶装置を簡単な構成により実現できるよ
うにすることを目的とする。
に成されたものであり、ビット線対上の電位のディスタ
ーブや、センスアンプのセンス動作のノイズ等を抑制
し、かつデータのライト動作時における消費電流を低減
できる半導体記憶装置を簡単な構成により実現できるよ
うにすることを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、ライトグローバルデータバスのプリチャージ電位
に、コア用電源電圧より大きく周辺回路用電源電圧より
小さい電位を用いる。これにより、センスアンプに接続
されたビット線対上の電位のディスターブを抑制するこ
とが可能となるとともに、周辺回路用電源電圧までプリ
チャージ電位を上げる場合と比べて少ない消費電流でプ
リチャージを行うことが可能となる。
は、ライトグローバルデータバスのプリチャージ電位
に、コア用電源電圧より大きく周辺回路用電源電圧より
小さい電位を用いる。これにより、センスアンプに接続
されたビット線対上の電位のディスターブを抑制するこ
とが可能となるとともに、周辺回路用電源電圧までプリ
チャージ電位を上げる場合と比べて少ない消費電流でプ
リチャージを行うことが可能となる。
【００１７】また、上記ライトグローバルデータバスの
プリチャージ電位として、上記周辺回路用電源電圧より
トランジスタのしきい値電圧分だけ低い電位を用いるこ
とにより、余力の少ないコア用電源電圧を用いることな
く、周辺回路用電源電圧から当該プリチャージ電位を生
成することが可能となる。さらに、このようなプリチャ
ージ電位を１個のトランジスタから容易に生成すること
が可能である。
プリチャージ電位として、上記周辺回路用電源電圧より
トランジスタのしきい値電圧分だけ低い電位を用いるこ
とにより、余力の少ないコア用電源電圧を用いることな
く、周辺回路用電源電圧から当該プリチャージ電位を生
成することが可能となる。さらに、このようなプリチャ
ージ電位を１個のトランジスタから容易に生成すること
が可能である。
【００１８】本発明の他の態様では、センスアンプの増
幅部を構成するトランジスタのバックゲートの電位に、
ライトグローバルデータバスのプリチャージ電位より大
きい電位を用いる。これにより、ライトグローバルデー
タバスのプリチャージ動作時に、センスアンプに接続さ
れたビット線対に現れる電位よりバックゲートの電位の
方が低電位となることがなくなり、バックゲートを介し
て半導体基板に電流が流れてしまうことがなくなる。
幅部を構成するトランジスタのバックゲートの電位に、
ライトグローバルデータバスのプリチャージ電位より大
きい電位を用いる。これにより、ライトグローバルデー
タバスのプリチャージ動作時に、センスアンプに接続さ
れたビット線対に現れる電位よりバックゲートの電位の
方が低電位となることがなくなり、バックゲートを介し
て半導体基板に電流が流れてしまうことがなくなる。
【００１９】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。
に基づいて説明する。
【００２０】図１は、本実施形態による半導体記憶装置
の一部であるセンスアンプ１０の構成を示す図であり、
図４に示した構成要素と同じものには同一の符号を付し
ている。図１に示すように、本実施形態では、ライトグ
ローバルデータバス１２，１３のプリチャージ電位とし
て、周辺回路用電源電圧Ｖiiよりもトランジスタのしき
い値電圧Ｖｔｈ分だけ低い電圧（Ｖii−Ｖｔｈ）を用い
る。
の一部であるセンスアンプ１０の構成を示す図であり、
図４に示した構成要素と同じものには同一の符号を付し
ている。図１に示すように、本実施形態では、ライトグ
ローバルデータバス１２，１３のプリチャージ電位とし
て、周辺回路用電源電圧Ｖiiよりもトランジスタのしき
い値電圧Ｖｔｈ分だけ低い電圧（Ｖii−Ｖｔｈ）を用い
る。
【００２１】この図１において、ライトコラム選択トラ
ンジスタ１６およびコラム選択トランジスタ１７が両方
ともＯＮになるときは、これらの各トランジスタ１６，
１７のゲートに接続されているライトコラム線１４およ
びコラム線１５の電位はＶiiであるので、ビット線対１
８，１９に現れる電位は（Ｖii−Ｖｔｈ）となる。これ
は、従来のようにライトグローバルデータバス１２，１
３のプリチャージ電位として周辺回路用電源電圧Ｖiiを
用いたとしても同様である。
ンジスタ１６およびコラム選択トランジスタ１７が両方
ともＯＮになるときは、これらの各トランジスタ１６，
１７のゲートに接続されているライトコラム線１４およ
びコラム線１５の電位はＶiiであるので、ビット線対１
８，１９に現れる電位は（Ｖii−Ｖｔｈ）となる。これ
は、従来のようにライトグローバルデータバス１２，１
３のプリチャージ電位として周辺回路用電源電圧Ｖiiを
用いたとしても同様である。
【００２２】すなわち、ライトグローバルデータバス１
２，１３のプリチャージ電位を従来のＶiiから本実施形
態の（Ｖii−Ｖｔｈ）に下げても、ビット線対１８，１
９に現れる電位は（Ｖii−Ｖｔｈ）と変わらない。その
ため、プリチャージ電位を（Ｖii−Ｖｔｈ）としても、
ライトグローバルデータバス１２，１３のプリチャージ
速度が低下することはない。
２，１３のプリチャージ電位を従来のＶiiから本実施形
態の（Ｖii−Ｖｔｈ）に下げても、ビット線対１８，１
９に現れる電位は（Ｖii−Ｖｔｈ）と変わらない。その
ため、プリチャージ電位を（Ｖii−Ｖｔｈ）としても、
ライトグローバルデータバス１２，１３のプリチャージ
速度が低下することはない。
【００２３】本実施形態ではこのことに着目して、ライ
トグローバルデータバス１２，１３のプリチャージ電位
を、周辺回路用電源電圧Ｖiiよりもトランジスタのしき
い値電圧Ｖｔｈ（ソースもしくはドレインとゲートとの
電位差）分だけ低い電位に設定している。これにより、
周辺回路用電源電圧Ｖiiよりもトランジスタのしきい値
電圧Ｖｔｈだけ低い電圧までプリチャージすれば良いの
で、その分だけ消費電流を小さくすることができる。ま
た、プリチャージ電位（Ｖii−Ｖｔｈ）の値が少なくと
もコア用電源電圧Ｖiic より大きくなるようにしきい値
電圧Ｖｔｈを設定すれば、ビット線対１８，１９上の電
位のディスターブも抑制できる。
トグローバルデータバス１２，１３のプリチャージ電位
を、周辺回路用電源電圧Ｖiiよりもトランジスタのしき
い値電圧Ｖｔｈ（ソースもしくはドレインとゲートとの
電位差）分だけ低い電位に設定している。これにより、
周辺回路用電源電圧Ｖiiよりもトランジスタのしきい値
電圧Ｖｔｈだけ低い電圧までプリチャージすれば良いの
で、その分だけ消費電流を小さくすることができる。ま
た、プリチャージ電位（Ｖii−Ｖｔｈ）の値が少なくと
もコア用電源電圧Ｖiic より大きくなるようにしきい値
電圧Ｖｔｈを設定すれば、ビット線対１８，１９上の電
位のディスターブも抑制できる。
【００２４】また、本実施形態のプリチャージ電位（Ｖ
ii−Ｖｔｈ）は、周辺回路用電源電圧Ｖiiからトランジ
スタ１段で発生可能な電位である。しかも、周辺回路用
電源電圧Ｖiiは周辺回路用電源として元から存在する余
力のある電源電圧であり、コア用電源電圧Ｖiic を使用
する場合と異なり、センスアンプ用電源電圧を増強した
り、または新たな電源電圧を用意する必要がない。よっ
て、回路面積を増大することなく上述の消費電流の低減
を実現することができる。さらに、本実施形態ではライ
トグローバルデータバス１２，１３のプリチャージ電位
としてセンスアンプ１０用のコア用電源電圧Ｖiic を使
用しないので、センス動作への悪影響も回避することが
できる。
ii−Ｖｔｈ）は、周辺回路用電源電圧Ｖiiからトランジ
スタ１段で発生可能な電位である。しかも、周辺回路用
電源電圧Ｖiiは周辺回路用電源として元から存在する余
力のある電源電圧であり、コア用電源電圧Ｖiic を使用
する場合と異なり、センスアンプ用電源電圧を増強した
り、または新たな電源電圧を用意する必要がない。よっ
て、回路面積を増大することなく上述の消費電流の低減
を実現することができる。さらに、本実施形態ではライ
トグローバルデータバス１２，１３のプリチャージ電位
としてセンスアンプ１０用のコア用電源電圧Ｖiic を使
用しないので、センス動作への悪影響も回避することが
できる。
【００２５】図２は、上記図１中に示される増幅部１１
の詳細な構成を示す図である。図２に示すように、増幅
部１１は、２つのＰチャンネルトランジスタ４１により
構成されるインバータと、２つのＮチャンネルトランジ
スタ４２により構成されるインバータとのフリップフロ
ップ構成になっている。Ｐチャンネルトランジスタ４１
のバックゲート４３は、半導体基板（ウェル）に接続さ
れている。
の詳細な構成を示す図である。図２に示すように、増幅
部１１は、２つのＰチャンネルトランジスタ４１により
構成されるインバータと、２つのＮチャンネルトランジ
スタ４２により構成されるインバータとのフリップフロ
ップ構成になっている。Ｐチャンネルトランジスタ４１
のバックゲート４３は、半導体基板（ウェル）に接続さ
れている。
【００２６】このような構成において、Ｐチャンネルト
ランジスタ４１のバックゲート４３の電圧がコア用電源
電圧Ｖiic となっていると、ライトグローバルデータバ
ス１２，１３のプリチャージ時にビット線対１８，１９
の電位は（Ｖii−Ｖｔｈ）となり、バックゲート４３の
方が低電位となる。この場合、Ｐチャンネルトランジス
タ４１のｐ−ｎジャンクションが順方向となるので、半
導体基板に電流が流れ込んでしまうことが起こり得る。
ランジスタ４１のバックゲート４３の電圧がコア用電源
電圧Ｖiic となっていると、ライトグローバルデータバ
ス１２，１３のプリチャージ時にビット線対１８，１９
の電位は（Ｖii−Ｖｔｈ）となり、バックゲート４３の
方が低電位となる。この場合、Ｐチャンネルトランジス
タ４１のｐ−ｎジャンクションが順方向となるので、半
導体基板に電流が流れ込んでしまうことが起こり得る。
【００２７】そこで、本実施形態においては、Ｐチャン
ネルトランジスタ４１のバックゲート４３の電位を、ラ
イトグローバルデータバス１２，１３のプリチャージ時
にビット線対１８，１９に現れる電位（Ｖii−Ｖｔｈ）
よりも大きい周辺回路用電源電圧Ｖiiに設定する。この
ようにすれば、Ｐチャンネルトランジスタ４１のｐ−ｎ
ジャンクションが順方向となることはなく、基板に電流
が流れてしまう不都合を回避することができる。
ネルトランジスタ４１のバックゲート４３の電位を、ラ
イトグローバルデータバス１２，１３のプリチャージ時
にビット線対１８，１９に現れる電位（Ｖii−Ｖｔｈ）
よりも大きい周辺回路用電源電圧Ｖiiに設定する。この
ようにすれば、Ｐチャンネルトランジスタ４１のｐ−ｎ
ジャンクションが順方向となることはなく、基板に電流
が流れてしまう不都合を回避することができる。
【００２８】図３は、以上に述べた本実施形態の内容を
実現する具体的な回路構成の例を示す図である。図３に
おいて、図１および図２に示した構成要素と同じものに
は同一の符号を付している。この図３では、特にライト
アンプ２０の詳細な構成を示している。
実現する具体的な回路構成の例を示す図である。図３に
おいて、図１および図２に示した構成要素と同じものに
は同一の符号を付している。この図３では、特にライト
アンプ２０の詳細な構成を示している。
【００２９】図３に示すように、ライトアンプ２０は、
複数のＰチャンネルトランジスタおよび複数のＮチャン
ネルトランジスタにより構成される増幅部５１と、この
増幅部５１を通過したデータをプリチャージ動作時とラ
イト動作時とでスイッチングするスイッチ部５２とを有
している。また、端子５９は外部データｗｄｂを図示し
ないライトデータバスよりライトアンプ２０に入力する
端子であり、もう１つの端子６０はプリチャージ制御信
号／ｗｅｐを入力する端子である。
複数のＰチャンネルトランジスタおよび複数のＮチャン
ネルトランジスタにより構成される増幅部５１と、この
増幅部５１を通過したデータをプリチャージ動作時とラ
イト動作時とでスイッチングするスイッチ部５２とを有
している。また、端子５９は外部データｗｄｂを図示し
ないライトデータバスよりライトアンプ２０に入力する
端子であり、もう１つの端子６０はプリチャージ制御信
号／ｗｅｐを入力する端子である。
【００３０】上記増幅部５１は、上記プリチャージ制御
信号／ｗｅｐに応じてＯＮ／ＯＦＦするＰチャンネルト
ランジスタ５３およびＮチャンネルトランジスタ５４を
備えている。ライト動作時においては、プリチャージ制
御信号／ｗｅｐが“Ｈ”となることにより、Ｐチャンネ
ルトランジスタ５３がＯＦＦになるとともに、Ｎチャン
ネルトランジスタ５４がＯＮとなる。これにより増幅部
５１は、端子５９より入力される外部データｗｄｂを増
幅して次段のスイッチ部５２へと供給する。
信号／ｗｅｐに応じてＯＮ／ＯＦＦするＰチャンネルト
ランジスタ５３およびＮチャンネルトランジスタ５４を
備えている。ライト動作時においては、プリチャージ制
御信号／ｗｅｐが“Ｈ”となることにより、Ｐチャンネ
ルトランジスタ５３がＯＦＦになるとともに、Ｎチャン
ネルトランジスタ５４がＯＮとなる。これにより増幅部
５１は、端子５９より入力される外部データｗｄｂを増
幅して次段のスイッチ部５２へと供給する。
【００３１】一方、プリチャージ動作時においては、プ
リチャージ制御信号／ｗｅｐが“Ｌ”となることによ
り、Ｐチャンネルトランジスタ５３がＯＮになるととも
に、Ｎチャンネルトランジスタ５４がＯＦＦとなる。こ
れにより、外部データｗｄｂの増幅は行われず、次段の
スイッチ部５２には周辺回路用電源電圧Ｖiiレベルの
“Ｈ”データが強制的に送られる。
リチャージ制御信号／ｗｅｐが“Ｌ”となることによ
り、Ｐチャンネルトランジスタ５３がＯＮになるととも
に、Ｎチャンネルトランジスタ５４がＯＦＦとなる。こ
れにより、外部データｗｄｂの増幅は行われず、次段の
スイッチ部５２には周辺回路用電源電圧Ｖiiレベルの
“Ｈ”データが強制的に送られる。
【００３２】また、上記スイッチ部５２は、ＮＡＮＤゲ
ート５５およびインバータ５６と、これらの出力をそれ
ぞれゲートで受ける２つのＮチャンネルトランジスタ５
７，５８とから成る構成を、相補関係にある２つのライ
トグローバルデータバス１２，１３用に２組備えてい
る。
ート５５およびインバータ５６と、これらの出力をそれ
ぞれゲートで受ける２つのＮチャンネルトランジスタ５
７，５８とから成る構成を、相補関係にある２つのライ
トグローバルデータバス１２，１３用に２組備えてい
る。
【００３３】本実施形態では、上記Ｎチャンネルトラン
ジスタ５７のソースもしくはドレインをライトグローバ
ルデータバス１２，１３に接続している。ここで、Ｎチ
ャンネルトランジスタ５７のゲートと上記ソースもしく
はドレインとの間のしきい値電圧Ｖｔｈは、コラム選択
トランジスタ１７のしきい値電圧Ｖｔｈ’と同じ値に設
定するのが好ましい。ただし、必ずしも一致させる必要
はない。
ジスタ５７のソースもしくはドレインをライトグローバ
ルデータバス１２，１３に接続している。ここで、Ｎチ
ャンネルトランジスタ５７のゲートと上記ソースもしく
はドレインとの間のしきい値電圧Ｖｔｈは、コラム選択
トランジスタ１７のしきい値電圧Ｖｔｈ’と同じ値に設
定するのが好ましい。ただし、必ずしも一致させる必要
はない。
【００３４】例えば、ライトグローバルデータバス１
２，１３のプリチャージ電位（Ｖii−Ｖｔｈ）が、Ｖii
c ＜（Ｖii−Ｖｔｈ）＜Ｖiiとなる関係を満たせば、Ｎ
チャンネルトランジスタ５７のしきい値電圧Ｖｔｈはコ
ラム選択トランジスタ１７のしきい値電圧Ｖｔｈ’と必
ずしも一致する必要はない。なお、この場合でも、Ｖｔ
ｈ＞Ｖｔｈ’となるようにするのが好ましい。
２，１３のプリチャージ電位（Ｖii−Ｖｔｈ）が、Ｖii
c ＜（Ｖii−Ｖｔｈ）＜Ｖiiとなる関係を満たせば、Ｎ
チャンネルトランジスタ５７のしきい値電圧Ｖｔｈはコ
ラム選択トランジスタ１７のしきい値電圧Ｖｔｈ’と必
ずしも一致する必要はない。なお、この場合でも、Ｖｔ
ｈ＞Ｖｔｈ’となるようにするのが好ましい。
【００３５】上記増幅部５１から供給されるデータは、
ＮＡＮＤゲート５５の一方の入力端子に入力されるとと
もに、インバータ５６を介してＮチャンネルトランジス
タ５８のゲートに入力される。また、上記ＮＡＮＤゲー
ト５５の他方の入力端子には、上記プリチャージ制御信
号／ｗｅｐが入力される。これにより、プリチャージ制
御信号／ｗｅｐが“Ｌ”となってライトグローバルデー
タバス１２，１３のプリチャージが行われるときには、
ＮＡＮＤゲート５５の出力は必ず“Ｈ”（周辺回路用電
源電圧Ｖiiレベル）となる。
ＮＡＮＤゲート５５の一方の入力端子に入力されるとと
もに、インバータ５６を介してＮチャンネルトランジス
タ５８のゲートに入力される。また、上記ＮＡＮＤゲー
ト５５の他方の入力端子には、上記プリチャージ制御信
号／ｗｅｐが入力される。これにより、プリチャージ制
御信号／ｗｅｐが“Ｌ”となってライトグローバルデー
タバス１２，１３のプリチャージが行われるときには、
ＮＡＮＤゲート５５の出力は必ず“Ｈ”（周辺回路用電
源電圧Ｖiiレベル）となる。
【００３６】このとき、ＮＡＮＤゲート５５の出力をゲ
ートで受けるＮチャンネルトランジスタ５７のソースも
しくはドレインは、ライトグローバルデータバス１２，
１３に接続されているので、ライトグローバルデータバ
ス１２，１３は、周辺回路用電源電圧ＶiiよりもＮチャ
ンネルトランジスタ５７のしきい値電圧Ｖｔｈ分だけ低
い電位（Ｖii−Ｖｔｈ）にプリチャージされる。
ートで受けるＮチャンネルトランジスタ５７のソースも
しくはドレインは、ライトグローバルデータバス１２，
１３に接続されているので、ライトグローバルデータバ
ス１２，１３は、周辺回路用電源電圧ＶiiよりもＮチャ
ンネルトランジスタ５７のしきい値電圧Ｖｔｈ分だけ低
い電位（Ｖii−Ｖｔｈ）にプリチャージされる。
【００３７】なお、ライトコラム選択トランジスタ１６
およびコラム選択トランジスタ１７のゲートが“Ｈ”レ
ベル、すなわち周辺回路用電源電圧Ｖiiレベルのとき、
これらの各トランジスタ１６，１７はＯＮとなるが、ビ
ット線対１８，１９には（Ｖii−Ｖｔｈ）の電位がその
まま現れる。
およびコラム選択トランジスタ１７のゲートが“Ｈ”レ
ベル、すなわち周辺回路用電源電圧Ｖiiレベルのとき、
これらの各トランジスタ１６，１７はＯＮとなるが、ビ
ット線対１８，１９には（Ｖii−Ｖｔｈ）の電位がその
まま現れる。
【００３８】また、センスアンプ１０内の増幅部１１に
関しては、上記図２に示したのと同様に、Ｐチャンネル
トランジスタ４１のバックゲート４３の電位を上記プリ
チャージ電位（Ｖii−Ｖｔｈ）よりも大きい周辺回路用
電源電圧Ｖiiに設定しているので、ライトグローバルデ
ータバス１２，１３のプリチャージ時にビット線対１
８，１９の電位が（Ｖii−Ｖｔｈ）となっても、Ｐチャ
ンネルトランジスタ４１のｐ−ｎジャンクションが順方
向となることはなく、基板に電流が流れるのを防ぐこと
ができる。
関しては、上記図２に示したのと同様に、Ｐチャンネル
トランジスタ４１のバックゲート４３の電位を上記プリ
チャージ電位（Ｖii−Ｖｔｈ）よりも大きい周辺回路用
電源電圧Ｖiiに設定しているので、ライトグローバルデ
ータバス１２，１３のプリチャージ時にビット線対１
８，１９の電位が（Ｖii−Ｖｔｈ）となっても、Ｐチャ
ンネルトランジスタ４１のｐ−ｎジャンクションが順方
向となることはなく、基板に電流が流れるのを防ぐこと
ができる。
【００３９】なお、上記に示した実施形態は、本発明を
実施するにあたっての具体化の一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
精神、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
実施するにあたっての具体化の一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
精神、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
【００４０】例えば、上記実施形態では、周辺回路用電
源電圧Ｖiiよりもトランジスタのしきい値電圧Ｖｔｈ分
だけ低い電圧をプリチャージ電位として設定したが、Ｖ
iic＜Ｖ＜Ｖiiなる関係を満たす電圧Ｖであれば、必ず
しもトランジスタのしきい値電圧Ｖｔｈを用いてプリチ
ャージ電位を生成する必要はない。また、当該プリチャ
ージ電位を必ず周辺回路用電源電圧Ｖiiから作る必要も
なく、例えば半導体記憶装置の外部電源電圧や、半導体
記憶装置が通常備える昇圧回路で昇圧された電圧を用い
るようにしても良い。
源電圧Ｖiiよりもトランジスタのしきい値電圧Ｖｔｈ分
だけ低い電圧をプリチャージ電位として設定したが、Ｖ
iic＜Ｖ＜Ｖiiなる関係を満たす電圧Ｖであれば、必ず
しもトランジスタのしきい値電圧Ｖｔｈを用いてプリチ
ャージ電位を生成する必要はない。また、当該プリチャ
ージ電位を必ず周辺回路用電源電圧Ｖiiから作る必要も
なく、例えば半導体記憶装置の外部電源電圧や、半導体
記憶装置が通常備える昇圧回路で昇圧された電圧を用い
るようにしても良い。
【００４１】また、上記実施形態では、センスアンプ１
０内のＰチャンネルトランジスタ４１のバックゲート４
３の電位に周辺回路用電源電圧Ｖiiを用いているが、
（Ｖii−Ｖｔｈ）よりも大きな電圧であれば、必ずしも
この周辺回路用電源電圧Ｖiiを用いる必要はない。ただ
し、周辺回路用電源電圧Ｖiiは周辺回路用電源として元
から存在する電源電圧であるから、これを用いた場合に
は（Ｖii−Ｖｔｈ）よりも大きな電圧を特に作り出す必
要がなく、回路構成が簡単である。
０内のＰチャンネルトランジスタ４１のバックゲート４
３の電位に周辺回路用電源電圧Ｖiiを用いているが、
（Ｖii−Ｖｔｈ）よりも大きな電圧であれば、必ずしも
この周辺回路用電源電圧Ｖiiを用いる必要はない。ただ
し、周辺回路用電源電圧Ｖiiは周辺回路用電源として元
から存在する電源電圧であるから、これを用いた場合に
は（Ｖii−Ｖｔｈ）よりも大きな電圧を特に作り出す必
要がなく、回路構成が簡単である。
【００４２】
【発明の効果】本発明は上述したように、ライトグロー
バルデータバスのプリチャージ電位として、コア用電源
電圧より大きく周辺回路用電源電圧より小さい電位を用
いたので、センスアンプに接続されたビット線対上の電
位のディスターブを抑制することができるとともに、周
辺回路用電源電圧よりも低い電圧までプリチャージすれ
ば良く、その分だけ消費電流を少なくすることができ
る。
バルデータバスのプリチャージ電位として、コア用電源
電圧より大きく周辺回路用電源電圧より小さい電位を用
いたので、センスアンプに接続されたビット線対上の電
位のディスターブを抑制することができるとともに、周
辺回路用電源電圧よりも低い電圧までプリチャージすれ
ば良く、その分だけ消費電流を少なくすることができ
る。
【００４３】また、本発明では、ライトグローバルデー
タバスのプリチャージ電位として、周辺回路用電源電圧
よりトランジスタのしきい値電圧分だけ低い電位を用い
るようにしたので、センスアンプ用の余力の少ないコア
用電源電圧を用いることなく、余力のある周辺回路用電
源電圧から当該プリチャージ電位を生成することがで
き、センス動作への悪影響も回避することができる。
タバスのプリチャージ電位として、周辺回路用電源電圧
よりトランジスタのしきい値電圧分だけ低い電位を用い
るようにしたので、センスアンプ用の余力の少ないコア
用電源電圧を用いることなく、余力のある周辺回路用電
源電圧から当該プリチャージ電位を生成することがで
き、センス動作への悪影響も回避することができる。
【００４４】さらに、このようなプリチャージ電位を、
元から存在する周辺回路用電源電圧と１個のトランジス
タとを用いて作り出すことができるので、センスアンプ
用電源電圧を増強したり、または新たな電源電圧を用意
する必要がなく、回路面積を増大させることなく消費電
流の低減を実現することができる。
元から存在する周辺回路用電源電圧と１個のトランジス
タとを用いて作り出すことができるので、センスアンプ
用電源電圧を増強したり、または新たな電源電圧を用意
する必要がなく、回路面積を増大させることなく消費電
流の低減を実現することができる。
【００４５】本発明の他の態様では、センスアンプの増
幅部を構成するトランジスタのバックゲートの電位に、
ライトグローバルデータバスのプリチャージ電位より大
きい電位を用いるようにしたので、ライトグローバルデ
ータバスのプリチャージ動作時に、バックゲートを介し
て半導体基板に電流が流れてしまう不都合を防止するこ
とができる。
幅部を構成するトランジスタのバックゲートの電位に、
ライトグローバルデータバスのプリチャージ電位より大
きい電位を用いるようにしたので、ライトグローバルデ
ータバスのプリチャージ動作時に、バックゲートを介し
て半導体基板に電流が流れてしまう不都合を防止するこ
とができる。
【図１】本実施形態による半導体記憶装置の一部である
センスアンプの構成例を示す図である。
センスアンプの構成例を示す図である。
【図２】図１中に示される増幅部の詳細な構成を示す図
である。
である。
【図３】本実施形態による半導体記憶装置の具体的な回
路構成例を示す図である。
路構成例を示す図である。
【図４】ＤＲＡＭの一部構成を示す図である。
【図５】ライトグローバルデータバスおよびビット線対
の電位の変化の例を示す図である。
の電位の変化の例を示す図である。
【図６】ライトグローバルデータバスおよびビット線対
の電位の変化の他の例を示す図である。
の電位の変化の他の例を示す図である。
【図７】ライトグローバルデータバスのプリチャージ電
位にコア用電源電圧を用いた従来の例を示す図である。
位にコア用電源電圧を用いた従来の例を示す図である。
１０ センスアンプ １１ 増幅部 １２，１３ ライトグローバルデータバス １４ ライトコラム線 １５ コラム線 １６ ライトコラム選択トランジスタ １７ コラム選択トランジスタ １８，１９ ビット線対 ２０ ライトアンプ ４１ Ｐチャンネルトランジスタ ４３ Ｐチャンネルトランジスタのバックゲート ５７ Ｎチャンネルトランジスタ
Claims (5)
- 【請求項１】 センスアンプとライトアンプとがライト
グローバルデータバスを介して接続された半導体記憶装
置であって、 上記ライトグローバルデータバスのプリチャージ電位
に、コア用電源電圧より大きく周辺回路用電源電圧より
小さい電位を用いることを特徴とする半導体記憶装置。 - 【請求項２】 上記ライトグローバルデータバスのプリ
チャージ電位に、上記周辺回路用電源電圧よりトランジ
スタのしきい値電圧分だけ小さい電位を用いることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 上記センスアンプの増幅部を構成するト
ランジスタのバックゲートの電位に、上記ライトグロー
バルデータバスのプリチャージ電位より大きい電位を用
いることを特徴とする請求項１または２に記載の半導体
記憶装置。 - 【請求項４】 上記センスアンプの増幅部を構成するト
ランジスタのバックゲートの電位に、上記周辺回路用電
源電圧を用いることを特徴とする請求項３に記載の半導
体記憶装置。 - 【請求項５】 センスアンプとライトアンプとがライト
グローバルデータバスを介して接続された半導体記憶装
置であって、 上記ライトグローバルデータバスのプリチャージ動作時
に、周辺回路用電源電圧よりも自己のしきい値電圧分だ
け小さい電位を上記ライトグローバルデータバスに出力
するトランジスタを上記ライトアンプ内に備えることを
特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116521A JP2000311489A (ja) | 1999-04-23 | 1999-04-23 | 半導体記憶装置 |
| US09/493,624 US6144602A (en) | 1999-04-23 | 2000-01-28 | Semiconductor memory device |
| TW089101581A TW448479B (en) | 1999-04-23 | 2000-01-29 | Semiconductor memory device |
| KR1020000006200A KR100618066B1 (ko) | 1999-04-23 | 2000-02-10 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116521A JP2000311489A (ja) | 1999-04-23 | 1999-04-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311489A true JP2000311489A (ja) | 2000-11-07 |
Family
ID=14689204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116521A Pending JP2000311489A (ja) | 1999-04-23 | 1999-04-23 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6144602A (ja) |
| JP (1) | JP2000311489A (ja) |
| KR (1) | KR100618066B1 (ja) |
| TW (1) | TW448479B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402243B1 (ko) * | 2001-09-24 | 2003-10-17 | 주식회사 하이닉스반도체 | 개선된 주변회로를 갖는 반도체 기억장치 |
| JP2007095255A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | メモリ装置の書き込み回路 |
| US8159860B2 (en) | 2009-02-11 | 2012-04-17 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a discharge path generator for global I/O lines |
| WO2014192542A1 (ja) * | 2013-05-27 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501688B2 (en) * | 2001-05-30 | 2002-12-31 | Micron Technology, Inc. | tRCD margin |
| KR100878497B1 (ko) * | 2002-12-30 | 2009-01-13 | 주식회사 하이닉스반도체 | 복수의 코아전원을 가지는 반도체메모리장치 |
| KR100576505B1 (ko) * | 2005-01-28 | 2006-05-10 | 주식회사 하이닉스반도체 | Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법 |
| US8659963B2 (en) * | 2012-01-05 | 2014-02-25 | International Business Machines Corporation | Enhanced power savings for memory arrays |
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