JP2869336B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭ
（ＳＲＡＭ）等の半導体記憶装置に関するものである。
（ＳＲＡＭ）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】１対のビット線をいずれも“Ｈ”レベル
（電位Ｖdd）にプリチャージした後、ワード線を活性化
してメモリセルの保持データを読み出すようにしたＳＲ
ＡＭが知られている。ビット線対のうちの保持データに
応じて決まる一方のビット線がメモリセルを通じてしだ
いに放電され、その結果生じたビット線対の電位差がセ
ンスアンプで増幅されるのである。ところが、ワード線
が活性化されたままであると、放電を開始した側のビッ
ト線の電位はグラウンドレベル（電位０Ｖ）まで下がり
続けようとする。該ビット線の電荷がメモリセルを通じ
て失われ続けるからである。その結果、該ビット線の電
位が大幅に低下し、次のプリチャージサイクルにおける
充電電流が増大する。
（電位Ｖdd）にプリチャージした後、ワード線を活性化
してメモリセルの保持データを読み出すようにしたＳＲ
ＡＭが知られている。ビット線対のうちの保持データに
応じて決まる一方のビット線がメモリセルを通じてしだ
いに放電され、その結果生じたビット線対の電位差がセ
ンスアンプで増幅されるのである。ところが、ワード線
が活性化されたままであると、放電を開始した側のビッ
ト線の電位はグラウンドレベル（電位０Ｖ）まで下がり
続けようとする。該ビット線の電荷がメモリセルを通じ
て失われ続けるからである。その結果、該ビット線の電
位が大幅に低下し、次のプリチャージサイクルにおける
充電電流が増大する。
【０００３】そこで、特開昭６０−６１９８６号公報に
記載された従来のＳＲＡＭでは、ビット線の電位がグラ
ウンドレベルまで下がり切らないうちにセンスアンプの
出力電位が確定した時点で、ワード線の活性化を停止す
ることによりメモリセルをビット線対から切り離すよう
にしている。これにより、ビット線の電位低下が抑制さ
れ、プリチャージ時の消費電力が低減する。センスアン
プの出力電位の確定は、例えば１／２Ｖddの回路しきい
値を持った検知回路によって検知される。
記載された従来のＳＲＡＭでは、ビット線の電位がグラ
ウンドレベルまで下がり切らないうちにセンスアンプの
出力電位が確定した時点で、ワード線の活性化を停止す
ることによりメモリセルをビット線対から切り離すよう
にしている。これにより、ビット線の電位低下が抑制さ
れ、プリチャージ時の消費電力が低減する。センスアン
プの出力電位の確定は、例えば１／２Ｖddの回路しきい
値を持った検知回路によって検知される。
【０００４】
【発明が解決しようとする課題】ラッチ型のセンスアン
プを備えたＣＭＯＳ構成のＳＲＡＭでは、一方のビット
線の電位がＶddからＰＭＯＳトランジスタのしきい値電
圧Ｖtpだけ低下した時点で、センスアンプは増幅動作を
開始することができる。しかも、一方のビット線の電位
がＶdd−Ｖtpより低くなった後は、メモリセルがビット
線対から切り離されても、またセンスアンプがビット線
対から切り離されても、センスアンプは増幅動作を継続
することができ、センスアンプの出力電位が確定する。
プを備えたＣＭＯＳ構成のＳＲＡＭでは、一方のビット
線の電位がＶddからＰＭＯＳトランジスタのしきい値電
圧Ｖtpだけ低下した時点で、センスアンプは増幅動作を
開始することができる。しかも、一方のビット線の電位
がＶdd−Ｖtpより低くなった後は、メモリセルがビット
線対から切り離されても、またセンスアンプがビット線
対から切り離されても、センスアンプは増幅動作を継続
することができ、センスアンプの出力電位が確定する。
【０００５】しかしながら、上記のような検知回路を備
えた従来のＳＲＡＭは、センスアンプの出力電位が確定
するのを待ってワード線の活性化を停止する構成であっ
たので、ビット線電位低下の抑制が不十分であった。ま
た、センスアンプの内部構成次第では、センスアンプが
大きな駆動力をもってビット線電位を引き下げる問題も
あった。また、１つの行に属する全てのメモリセルがビ
ット線電位の低下を引き起こす問題もあった。
えた従来のＳＲＡＭは、センスアンプの出力電位が確定
するのを待ってワード線の活性化を停止する構成であっ
たので、ビット線電位低下の抑制が不十分であった。ま
た、センスアンプの内部構成次第では、センスアンプが
大きな駆動力をもってビット線電位を引き下げる問題も
あった。また、１つの行に属する全てのメモリセルがビ
ット線電位の低下を引き起こす問題もあった。
【０００６】本発明の目的は、半導体記憶装置のプリチ
ャージ時の消費電力を低減できるように、ビット線電位
の低下を抑制することにある。
ャージ時の消費電力を低減できるように、ビット線電位
の低下を抑制することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る第１の半導体記憶装置は、センスアン
プの出力電位が確定する前に、かつ遅くともセンスアン
プが動作できる程度に一方のビット線の電位が変化した
ことを検知した時点で、メモリセル及びセンスアンプを
ビット線対から切り離すこととしたものである。
め、本発明に係る第１の半導体記憶装置は、センスアン
プの出力電位が確定する前に、かつ遅くともセンスアン
プが動作できる程度に一方のビット線の電位が変化した
ことを検知した時点で、メモリセル及びセンスアンプを
ビット線対から切り離すこととしたものである。
【０００８】また、本発明に係る第２の半導体記憶装置
は、複数のメモリブロックのうちのコラムアドレスで選
択された１つのメモリブロックの中のワード線のみを活
性化することとしたものである。しかも、直前のアクセ
スサイクルでワード線が活性化された場合にのみビット
線対のプリチャージが許可される。
は、複数のメモリブロックのうちのコラムアドレスで選
択された１つのメモリブロックの中のワード線のみを活
性化することとしたものである。しかも、直前のアクセ
スサイクルでワード線が活性化された場合にのみビット
線対のプリチャージが許可される。
【０００９】
【作用】上記第１の半導体記憶装置によれば、ビット線
の放電が従来より早く停止するので、ビット線電位の低
下が抑制される。また、センスアンプの負荷が早期に軽
減されるので、該センスアンプの出力電位が急速に確定
する。
の放電が従来より早く停止するので、ビット線電位の低
下が抑制される。また、センスアンプの負荷が早期に軽
減されるので、該センスアンプの出力電位が急速に確定
する。
【００１０】上記第２の半導体記憶装置によれば、不要
のビット線電位低下を防止できる。また、直前のアクセ
スサイクルでのワード線の活性化の有無に応じてプリチ
ャージの対象が決定されるので、入力アドレスの確定が
遅れた場合でもプリチャージ動作を早期に開始できる。
のビット線電位低下を防止できる。また、直前のアクセ
スサイクルでのワード線の活性化の有無に応じてプリチ
ャージの対象が決定されるので、入力アドレスの確定が
遅れた場合でもプリチャージ動作を早期に開始できる。
【００１１】
【実施例】以下、本発明の実施例に係る半導体記憶装置
について、図１〜図７を参照しながら説明する。
について、図１〜図７を参照しながら説明する。
【００１２】（実施例１）図１は、本発明の第１の実施
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図１
において、ＷＬは複数のワード線のうちの１本を示して
いる。ワード線ＷＬには、各々データを格納するための
複数のメモリセル１０１が共通接続されている。複数の
メモリセル１０１の各々のために、ビット線対ＢＬ，Ｘ
ＢＬ、データ線対ＤＬ，ＸＤＬ、プリチャージ回路１０
２、スイッチ回路１０３、タイミング制御回路１０６及
びセンスアンプ１０７が、各々１個のコラムを構成する
ようにそれぞれ設けられている。
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図１
において、ＷＬは複数のワード線のうちの１本を示して
いる。ワード線ＷＬには、各々データを格納するための
複数のメモリセル１０１が共通接続されている。複数の
メモリセル１０１の各々のために、ビット線対ＢＬ，Ｘ
ＢＬ、データ線対ＤＬ，ＸＤＬ、プリチャージ回路１０
２、スイッチ回路１０３、タイミング制御回路１０６及
びセンスアンプ１０７が、各々１個のコラムを構成する
ようにそれぞれ設けられている。
【００１３】各コラムにおいて、プリチャージ回路１０
２は、ビット線対ＢＬ，ＸＢＬを“Ｈ”レベル（電位Ｖ
dd）にプリチャージするように、３個のＰＭＯＳトラン
ジスタで構成される。プリチャージイネーブル信号ＰＣ
Ｅは、プリチャージ回路１０２を活性化するための信号
である。スイッチ回路１０３は、ビット線対ＢＬ，ＸＢ
Ｌとデータ線対ＤＬ，ＸＤＬとの間に介在した２個のＮ
ＭＯＳトランジスタで構成される。センスアンプ１０７
は、ワード線ＷＬが活性化された際のメモリセル１０１
の格納データに基づくビット線対ＢＬ，ＸＢＬの電位変
化を増幅するように、データ線対ＤＬ，ＸＤＬの上に介
在している。このセンスアンプ１０７は、ビット線対Ｂ
Ｌ，ＸＢＬのうちの一方のビット線の電位がＶddからＰ
ＭＯＳトランジスタのしきい値電圧Ｖtpだけ低下した時
点で増幅動作を開始することができるように、ラッチ型
の内部構成を備えたものである。センスアンプイネーブ
ル信号ＳＡＥは、センスアンプ１０７を活性化するため
の信号である。タイミング制御回路１０６は、スイッチ
回路１０３とセンスアンプ１０７との間に介在してお
り、センスアンプ１０７の出力が確定する前に該センス
アンプ１０７が動作できる程度にビット線対ＢＬ，ＸＢ
Ｌのうちの一方の電位が変化した時点でワード線制御信
号ＷＣとスイッチ制御信号ＳＣとを出力する。ＷＥはラ
イトイネーブル信号、ＣＫはクロック信号である。スイ
ッチ制御信号ＳＣは、当該コラムのスイッチ回路１０３
を構成する２個のＮＭＯＳトランジスタの各々のゲート
に入力される。
２は、ビット線対ＢＬ，ＸＢＬを“Ｈ”レベル（電位Ｖ
dd）にプリチャージするように、３個のＰＭＯＳトラン
ジスタで構成される。プリチャージイネーブル信号ＰＣ
Ｅは、プリチャージ回路１０２を活性化するための信号
である。スイッチ回路１０３は、ビット線対ＢＬ，ＸＢ
Ｌとデータ線対ＤＬ，ＸＤＬとの間に介在した２個のＮ
ＭＯＳトランジスタで構成される。センスアンプ１０７
は、ワード線ＷＬが活性化された際のメモリセル１０１
の格納データに基づくビット線対ＢＬ，ＸＢＬの電位変
化を増幅するように、データ線対ＤＬ，ＸＤＬの上に介
在している。このセンスアンプ１０７は、ビット線対Ｂ
Ｌ，ＸＢＬのうちの一方のビット線の電位がＶddからＰ
ＭＯＳトランジスタのしきい値電圧Ｖtpだけ低下した時
点で増幅動作を開始することができるように、ラッチ型
の内部構成を備えたものである。センスアンプイネーブ
ル信号ＳＡＥは、センスアンプ１０７を活性化するため
の信号である。タイミング制御回路１０６は、スイッチ
回路１０３とセンスアンプ１０７との間に介在してお
り、センスアンプ１０７の出力が確定する前に該センス
アンプ１０７が動作できる程度にビット線対ＢＬ，ＸＢ
Ｌのうちの一方の電位が変化した時点でワード線制御信
号ＷＣとスイッチ制御信号ＳＣとを出力する。ＷＥはラ
イトイネーブル信号、ＣＫはクロック信号である。スイ
ッチ制御信号ＳＣは、当該コラムのスイッチ回路１０３
を構成する２個のＮＭＯＳトランジスタの各々のゲート
に入力される。
【００１４】各コラムのタイミング制御回路１０６から
出力されるワード線制御信号ＷＣは、１個のＯＲゲート
１０８に入力される。ＯＲゲート１０８の出力は、行デ
コーダ１０４の出力とともにＡＮＤゲート１０５に入力
される。ＡＮＤゲート１０５の出力端子は、ワード線Ｗ
Ｌに接続されている。
出力されるワード線制御信号ＷＣは、１個のＯＲゲート
１０８に入力される。ＯＲゲート１０８の出力は、行デ
コーダ１０４の出力とともにＡＮＤゲート１０５に入力
される。ＡＮＤゲート１０５の出力端子は、ワード線Ｗ
Ｌに接続されている。
【００１５】図２は、タイミング制御回路１０６の内部
構成を示す回路図である。図２において、１２１，１２
２，１２４，１２５は第１〜第４のＰＭＯＳトランジス
タ、１２３，１２６，１２７，１２８は第１〜第４のＮ
ＭＯＳトランジスタ、１３１はＮＯＲゲート、１３２は
インバータである。第１及び第２のＰＭＯＳトランジス
タ１２１，１２２の各々のソースは電源（電位Ｖdd）に
接続され、第２〜第４のＮＭＯＳトランジスタ１２６〜
１２８の各々のソースは接地されている。第３のＰＭＯ
Ｓトランジスタ１２４のゲートは一方のデータ線ＤＬを
介して一方のビット線ＢＬに、第４のＰＭＯＳトランジ
スタ１２５のゲートは他方のデータ線ＸＤＬを介して他
方のビット線ＸＢＬにそれぞれ接続されている。
構成を示す回路図である。図２において、１２１，１２
２，１２４，１２５は第１〜第４のＰＭＯＳトランジス
タ、１２３，１２６，１２７，１２８は第１〜第４のＮ
ＭＯＳトランジスタ、１３１はＮＯＲゲート、１３２は
インバータである。第１及び第２のＰＭＯＳトランジス
タ１２１，１２２の各々のソースは電源（電位Ｖdd）に
接続され、第２〜第４のＮＭＯＳトランジスタ１２６〜
１２８の各々のソースは接地されている。第３のＰＭＯ
Ｓトランジスタ１２４のゲートは一方のデータ線ＤＬを
介して一方のビット線ＢＬに、第４のＰＭＯＳトランジ
スタ１２５のゲートは他方のデータ線ＸＤＬを介して他
方のビット線ＸＢＬにそれぞれ接続されている。
【００１６】ライトイネーブル信号ＷＥとクロック信号
ＣＫは、ＮＯＲゲート１３１に入力される。ライトイネ
ーブル信号ＷＥが“Ｈ”レベルを保持する書き込み動作
時には、ＮＯＲゲート１３１の出力すなわち読み出し制
御信号Ｒｅが“Ｌ”レベルを保持する。ライトイネーブ
ル信号ＷＥが“Ｌ”レベルを保持する読み出し動作時に
は、読み出し制御信号Ｒｅの論理レベルがクロック信号
ＣＫの反転レベルとなる。読み出し制御信号Ｒｅは、第
１のＰＭＯＳトランジスタ１２１のゲートに直接入力さ
れ、第２のＰＭＯＳトランジスタ１２２及び第４のＮＭ
ＯＳトランジスタ１２８の各々のゲートにインバータ１
３２を介して入力される。
ＣＫは、ＮＯＲゲート１３１に入力される。ライトイネ
ーブル信号ＷＥが“Ｈ”レベルを保持する書き込み動作
時には、ＮＯＲゲート１３１の出力すなわち読み出し制
御信号Ｒｅが“Ｌ”レベルを保持する。ライトイネーブ
ル信号ＷＥが“Ｌ”レベルを保持する読み出し動作時に
は、読み出し制御信号Ｒｅの論理レベルがクロック信号
ＣＫの反転レベルとなる。読み出し制御信号Ｒｅは、第
１のＰＭＯＳトランジスタ１２１のゲートに直接入力さ
れ、第２のＰＭＯＳトランジスタ１２２及び第４のＮＭ
ＯＳトランジスタ１２８の各々のゲートにインバータ１
３２を介して入力される。
【００１７】第１のＰＭＯＳトランジスタ１２１は、ワ
ード線制御信号ＷＣ及びスイッチ制御信号ＳＣの出力ノ
ードＮＡの電位を“Ｈ”レベルに初期設定するための第
１の電位設定手段を構成するものである。出力ノードＮ
Ａには、第１のＰＭＯＳトランジスタ１２１のドレイン
に加えて、第１のＮＭＯＳトランジスタ１２３のゲート
と第２のＮＭＯＳトランジスタ１２６のドレインとが接
続されている。
ード線制御信号ＷＣ及びスイッチ制御信号ＳＣの出力ノ
ードＮＡの電位を“Ｈ”レベルに初期設定するための第
１の電位設定手段を構成するものである。出力ノードＮ
Ａには、第１のＰＭＯＳトランジスタ１２１のドレイン
に加えて、第１のＮＭＯＳトランジスタ１２３のゲート
と第２のＮＭＯＳトランジスタ１２６のドレインとが接
続されている。
【００１８】第２及び第３のＮＭＯＳトランジスタ１２
６，１２７は、カレントミラー１３５を構成するもので
ある。第３のＮＭＯＳトランジスタ１２７のドレイン及
びゲートは、電流入力ノードＮＢを構成するように、第
２のＮＭＯＳトランジスタ１２６のゲートに接続されて
いる。第２のＮＭＯＳトランジスタ１２６のドレイン
は、電流出力端子として出力ノードＮＡに接続されてい
る。第４のＮＭＯＳトランジスタ１２８は、カレントミ
ラー１３５の電流入力ノードＮＢの電位を“Ｌ”レベル
（グラウンドレベル）に初期設定するための第２の電位
設定手段を構成するものである。
６，１２７は、カレントミラー１３５を構成するもので
ある。第３のＮＭＯＳトランジスタ１２７のドレイン及
びゲートは、電流入力ノードＮＢを構成するように、第
２のＮＭＯＳトランジスタ１２６のゲートに接続されて
いる。第２のＮＭＯＳトランジスタ１２６のドレイン
は、電流出力端子として出力ノードＮＡに接続されてい
る。第４のＮＭＯＳトランジスタ１２８は、カレントミ
ラー１３５の電流入力ノードＮＢの電位を“Ｌ”レベル
（グラウンドレベル）に初期設定するための第２の電位
設定手段を構成するものである。
【００１９】第３及び第４のＰＭＯＳトランジスタ１２
４，１２５は、ビット線対ＢＬ，ＸＢＬのうちのいずれ
か一方の電位がＶdd−Ｖtpより低くなったときにカレン
トミラー１３５の電流入力ノードＮＢに電流を供給する
ための電流供給回路１３４を構成するものである。ここ
に、ＶtpはＰＭＯＳトランジスタのしきい値電圧であ
る。
４，１２５は、ビット線対ＢＬ，ＸＢＬのうちのいずれ
か一方の電位がＶdd−Ｖtpより低くなったときにカレン
トミラー１３５の電流入力ノードＮＢに電流を供給する
ための電流供給回路１３４を構成するものである。ここ
に、ＶtpはＰＭＯＳトランジスタのしきい値電圧であ
る。
【００２０】第２のＰＭＯＳトランジスタ１２２及び第
１のＮＭＯＳトランジスタ１２３は、読み出し制御信号
Ｒｅが“Ｈ”レベルになったときには電流供給回路１３
４からカレントミラー１３５への電流供給量を決定し、
かつ出力ノードＮＡの電位がカレントミラー１３５によ
って“Ｌ”レベルに引き下げられたときには電流供給回
路１３４からカレントミラー１３５への供給電流を遮断
するための電流制御回路１３３を構成するものである。
１のＮＭＯＳトランジスタ１２３は、読み出し制御信号
Ｒｅが“Ｈ”レベルになったときには電流供給回路１３
４からカレントミラー１３５への電流供給量を決定し、
かつ出力ノードＮＡの電位がカレントミラー１３５によ
って“Ｌ”レベルに引き下げられたときには電流供給回
路１３４からカレントミラー１３５への供給電流を遮断
するための電流制御回路１３３を構成するものである。
【００２１】次に、図１及び図２の構成を備えたＳＲＡ
Ｍの読み出し動作を説明する。図３（ａ）〜（ｄ）は、
その動作説明のためのタイミング図である。
Ｍの読み出し動作を説明する。図３（ａ）〜（ｄ）は、
その動作説明のためのタイミング図である。
【００２２】時刻Ｔ０では、全てのコラムにおいて、
“Ｈ”レベルのワード線制御信号ＷＣと“Ｈ”レベルの
スイッチ制御信号ＳＣとが、タイミング制御回路１０６
から出力されている。ＯＲゲート１０８の出力は“Ｈ”
レベルであり、全コラムのスイッチ回路１０３は導通し
ている。ビット線対ＢＬ，ＸＢＬ及びデータ線対ＤＬ，
ＸＤＬは、プリチャージ回路１０２によって予め“Ｈ”
レベル（電位Ｖdd）にプリチャージされている。この
際、タイミング制御回路１０６の中では、“Ｈ”レベル
のクロック信号ＣＫに応じて読み出し制御信号Ｒｅが
“Ｌ”レベルになっているので、第１のＰＭＯＳトラン
ジスタ１２１並びに第１及び第４のＮＭＯＳトランジス
タ１２３，１２８のみが導通状態となっている。カレン
トミラー１３５の電流入力ノードＮＢに電流供給回路１
３４から電流が供給されないばかりか、該電流入力ノー
ドＮＢの電位が第４のＮＭＯＳトランジスタ１２８によ
ってグラウンドレベルに引き下げられているので、第２
及び第３のＮＭＯＳトランジスタ１２６，１２７は決し
て導通状態にならない。したがって、出力ノードＮＡの
電位は確実に“Ｈ”レベルとなっている。
“Ｈ”レベルのワード線制御信号ＷＣと“Ｈ”レベルの
スイッチ制御信号ＳＣとが、タイミング制御回路１０６
から出力されている。ＯＲゲート１０８の出力は“Ｈ”
レベルであり、全コラムのスイッチ回路１０３は導通し
ている。ビット線対ＢＬ，ＸＢＬ及びデータ線対ＤＬ，
ＸＤＬは、プリチャージ回路１０２によって予め“Ｈ”
レベル（電位Ｖdd）にプリチャージされている。この
際、タイミング制御回路１０６の中では、“Ｈ”レベル
のクロック信号ＣＫに応じて読み出し制御信号Ｒｅが
“Ｌ”レベルになっているので、第１のＰＭＯＳトラン
ジスタ１２１並びに第１及び第４のＮＭＯＳトランジス
タ１２３，１２８のみが導通状態となっている。カレン
トミラー１３５の電流入力ノードＮＢに電流供給回路１
３４から電流が供給されないばかりか、該電流入力ノー
ドＮＢの電位が第４のＮＭＯＳトランジスタ１２８によ
ってグラウンドレベルに引き下げられているので、第２
及び第３のＮＭＯＳトランジスタ１２６，１２７は決し
て導通状態にならない。したがって、出力ノードＮＡの
電位は確実に“Ｈ”レベルとなっている。
【００２３】時刻Ｔ１に至ってクロック信号ＣＫが
“Ｌ”レベルに遷移し、読み出しサイクルに入る。プリ
チャージ回路１０２は非活性化される。タイミング制御
回路１０６の中では、読み出し制御信号Ｒｅが“Ｈ”レ
ベルに転じるので、第１のＰＭＯＳトランジスタ１２１
が非導通状態に、第２のＰＭＯＳトランジスタ１２２が
導通状態に、第４のＮＭＯＳトランジスタ１２８が非導
通状態に各々転じる。一方、行デコーダ１０４の出力に
応答して、ＡＮＤゲート１０５がワード線ＷＬの活性化
を開始する。全てのコラムにおいて、ビット線対ＢＬ，
ＸＢＬのうちのメモリセル１０１の保持データに応じて
決まる一方のビット線（図３（ｃ）に示す例ではＢＬ）
の電位がＶddからしだいに低下する。一方のデータ線Ｄ
Ｌの電位も同様に低下する。
“Ｌ”レベルに遷移し、読み出しサイクルに入る。プリ
チャージ回路１０２は非活性化される。タイミング制御
回路１０６の中では、読み出し制御信号Ｒｅが“Ｈ”レ
ベルに転じるので、第１のＰＭＯＳトランジスタ１２１
が非導通状態に、第２のＰＭＯＳトランジスタ１２２が
導通状態に、第４のＮＭＯＳトランジスタ１２８が非導
通状態に各々転じる。一方、行デコーダ１０４の出力に
応答して、ＡＮＤゲート１０５がワード線ＷＬの活性化
を開始する。全てのコラムにおいて、ビット線対ＢＬ，
ＸＢＬのうちのメモリセル１０１の保持データに応じて
決まる一方のビット線（図３（ｃ）に示す例ではＢＬ）
の電位がＶddからしだいに低下する。一方のデータ線Ｄ
Ｌの電位も同様に低下する。
【００２４】時刻Ｔ２に至って一方のビット線ＢＬ及び
一方のデータ線ＤＬの電位がＶdd−Ｖtpまで低下する
と、タイミング制御回路１０６の中では、第３のＰＭＯ
Ｓトランジスタ１２４が非導通状態から導通状態に転じ
る。この結果、電源から第２のＰＭＯＳトランジスタ１
２２、第１のＮＭＯＳトランジスタ１２３及び第３のＰ
ＭＯＳトランジスタ１２４を経由して、カレントミラー
１３５の電流入力ノードＮＢに電流が供給される。この
とき、カレントミラー１３５の中では、出力ノードＮＡ
の電位を“Ｌ”レベルに引き下げるように、第２及び第
３のＮＭＯＳトランジスタ１２６，１２７にドレイン電
流が流れる。このようにあるコラムにおいてタイミング
制御回路１０６の中の出力ノードＮＡの電位が“Ｌ”レ
ベルになると、当該コラムのタイミング制御回路１０６
から“Ｌ”レベルのワード線制御信号ＷＣと“Ｌ”レベ
ルのスイッチ制御信号ＳＣとが出力される。当該コラム
のスイッチ回路１０３は非導通状態となり、センスアン
プ１０７及びデータ線対ＤＬ，ＸＤＬがビット線対Ｂ
Ｌ，ＸＢＬから直ちに切り離される。これにより、活性
化されたセンスアンプ１０７がデータ線対ＤＬ，ＸＤＬ
の電位を確定させるように一方のデータ線ＤＬの電位を
図３（ｄ）に示すように大きく引き下げても、ビット線
ＢＬの電位がセンスアンプ１０７によって引き下げられ
ることはない。なお、タイミング制御回路１０６の中の
出力ノードＮＡの電位が“Ｌ”レベルになると、第１の
ＮＭＯＳトランジスタ１２３が非導通状態となるため、
カレントミラー１３５への供給電流は遮断される。
一方のデータ線ＤＬの電位がＶdd−Ｖtpまで低下する
と、タイミング制御回路１０６の中では、第３のＰＭＯ
Ｓトランジスタ１２４が非導通状態から導通状態に転じ
る。この結果、電源から第２のＰＭＯＳトランジスタ１
２２、第１のＮＭＯＳトランジスタ１２３及び第３のＰ
ＭＯＳトランジスタ１２４を経由して、カレントミラー
１３５の電流入力ノードＮＢに電流が供給される。この
とき、カレントミラー１３５の中では、出力ノードＮＡ
の電位を“Ｌ”レベルに引き下げるように、第２及び第
３のＮＭＯＳトランジスタ１２６，１２７にドレイン電
流が流れる。このようにあるコラムにおいてタイミング
制御回路１０６の中の出力ノードＮＡの電位が“Ｌ”レ
ベルになると、当該コラムのタイミング制御回路１０６
から“Ｌ”レベルのワード線制御信号ＷＣと“Ｌ”レベ
ルのスイッチ制御信号ＳＣとが出力される。当該コラム
のスイッチ回路１０３は非導通状態となり、センスアン
プ１０７及びデータ線対ＤＬ，ＸＤＬがビット線対Ｂ
Ｌ，ＸＢＬから直ちに切り離される。これにより、活性
化されたセンスアンプ１０７がデータ線対ＤＬ，ＸＤＬ
の電位を確定させるように一方のデータ線ＤＬの電位を
図３（ｄ）に示すように大きく引き下げても、ビット線
ＢＬの電位がセンスアンプ１０７によって引き下げられ
ることはない。なお、タイミング制御回路１０６の中の
出力ノードＮＡの電位が“Ｌ”レベルになると、第１の
ＮＭＯＳトランジスタ１２３が非導通状態となるため、
カレントミラー１３５への供給電流は遮断される。
【００２５】時刻Ｔ３に至って全コラムのタイミング制
御回路１０６から“Ｌ”レベルのワード線制御信号ＷＣ
が出力されるようになると、ＯＲゲート１０８の出力は
“Ｌ”レベルに転じ、ＡＮＤゲート１０５は、複数のメ
モリセル１０１の各々を対応するビット線対ＢＬ，ＸＢ
Ｌから切り離すようにワード線ＷＬの活性化を停止す
る。これにより、図３（ｃ）に示すように、時刻Ｔ３以
降はビット線ＢＬの電位降下は生じない。
御回路１０６から“Ｌ”レベルのワード線制御信号ＷＣ
が出力されるようになると、ＯＲゲート１０８の出力は
“Ｌ”レベルに転じ、ＡＮＤゲート１０５は、複数のメ
モリセル１０１の各々を対応するビット線対ＢＬ，ＸＢ
Ｌから切り離すようにワード線ＷＬの活性化を停止す
る。これにより、図３（ｃ）に示すように、時刻Ｔ３以
降はビット線ＢＬの電位降下は生じない。
【００２６】以上のとおり、本実施例によれば、センス
アンプ１０７の出力電位が確定する前に、センスアンプ
１０７が動作できる程度に一方のビット線ＢＬの電位が
Ｖdd−Ｖtpより低くなった時点でメモリセル１０１及び
センスアンプ１０７がビット線対ＢＬ，ＸＢＬから切り
離されるので、ビット線ＢＬの電位低下が従来に比べて
抑制され、プリチャージ時の消費電力が低減する。ま
た、スイッチ回路１０３の開放によりセンスアンプ１０
７の負荷が軽減されるので、該センスアンプ１０７の出
力電位が急速に確定する効果もある。
アンプ１０７の出力電位が確定する前に、センスアンプ
１０７が動作できる程度に一方のビット線ＢＬの電位が
Ｖdd−Ｖtpより低くなった時点でメモリセル１０１及び
センスアンプ１０７がビット線対ＢＬ，ＸＢＬから切り
離されるので、ビット線ＢＬの電位低下が従来に比べて
抑制され、プリチャージ時の消費電力が低減する。ま
た、スイッチ回路１０３の開放によりセンスアンプ１０
７の負荷が軽減されるので、該センスアンプ１０７の出
力電位が急速に確定する効果もある。
【００２７】また、本実施例によれば、タイミング制御
回路１０６の中において、第４のＮＭＯＳトランジスタ
１２８でカレントミラー１３５の電流入力ノードＮＢの
電位を“Ｌ”レベルに初期設定する構成を採用したの
で、該カレントミラー１３５のミラー比を大きくして
も、第２のＮＭＯＳトランジスタ１２６が導通状態を保
持するという問題は生じない。ただし、カレントミラー
１３５のミラー比をあまり大きくしない場合には、第４
のＮＭＯＳトランジスタ１２８の配設を省略することが
できる。
回路１０６の中において、第４のＮＭＯＳトランジスタ
１２８でカレントミラー１３５の電流入力ノードＮＢの
電位を“Ｌ”レベルに初期設定する構成を採用したの
で、該カレントミラー１３５のミラー比を大きくして
も、第２のＮＭＯＳトランジスタ１２６が導通状態を保
持するという問題は生じない。ただし、カレントミラー
１３５のミラー比をあまり大きくしない場合には、第４
のＮＭＯＳトランジスタ１２８の配設を省略することが
できる。
【００２８】なお、カレントミラー１３５を２つのＮＰ
Ｎ型バイポーラトランジスタで構成することも可能であ
る。
Ｎ型バイポーラトランジスタで構成することも可能であ
る。
【００２９】（実施例２）図４は、本発明の第２の実施
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図４
の構成は、ワード線制御信号ＷＣとスイッチ制御信号Ｓ
Ｃとをダミーコラム２００から得るようにしたものであ
る。ダミーコラム２００は、ダミーセル２０１と、ダミ
ービット線対ＢＬ，ＸＢＬと、ダミープリチャージ回路
２０２と、ダミースイッチ回路２０３と、タイミング制
御回路１０６とを備えている。ダミーセル２０１は、メ
モリセル１０１とともにワード線ＷＬに接続されてい
る。タイミング制御回路１０６から出力されるワード線
制御信号ＷＣは、ＯＲゲートを介さずにワード線制御の
ためのＡＮＤゲート１０５に入力される。スイッチ制御
信号ＳＣは、ダミーコラム２００の中のダミースイッチ
回路２０３と、他のコラムのスイッチ回路１０３とに供
給される。
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図４
の構成は、ワード線制御信号ＷＣとスイッチ制御信号Ｓ
Ｃとをダミーコラム２００から得るようにしたものであ
る。ダミーコラム２００は、ダミーセル２０１と、ダミ
ービット線対ＢＬ，ＸＢＬと、ダミープリチャージ回路
２０２と、ダミースイッチ回路２０３と、タイミング制
御回路１０６とを備えている。ダミーセル２０１は、メ
モリセル１０１とともにワード線ＷＬに接続されてい
る。タイミング制御回路１０６から出力されるワード線
制御信号ＷＣは、ＯＲゲートを介さずにワード線制御の
ためのＡＮＤゲート１０５に入力される。スイッチ制御
信号ＳＣは、ダミーコラム２００の中のダミースイッチ
回路２０３と、他のコラムのスイッチ回路１０３とに供
給される。
【００３０】本実施例によれば、レイアウト面積を抑え
ながら図１の構成と同等の効果を達成することができ
る。
ながら図１の構成と同等の効果を達成することができ
る。
【００３１】（実施例３）図５は、本発明の第３の実施
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図５
の構成は、ワード線制御信号ＷＣとスイッチ制御信号Ｓ
Ｃとをメモリブロック毎に設けられたダミーコラム２０
０から得るようにしたものである。図５において、３５
０ａ及び３５０ｂは、第１及び第２のメモリブロックを
表わしている。メモリブロック毎のダミーコラム２００
の中のタイミング制御回路１０６から出力されるワード
線制御信号ＷＣは、ＯＲゲート１０８を介してワード線
制御のためのＡＮＤゲート１０５に入力される。スイッ
チ制御信号ＳＣは、同一のメモリブロック内において、
ダミーコラム２００の中のダミースイッチ回路２０３
と、他のコラムのスイッチ回路１０３とに供給される。
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図５
の構成は、ワード線制御信号ＷＣとスイッチ制御信号Ｓ
Ｃとをメモリブロック毎に設けられたダミーコラム２０
０から得るようにしたものである。図５において、３５
０ａ及び３５０ｂは、第１及び第２のメモリブロックを
表わしている。メモリブロック毎のダミーコラム２００
の中のタイミング制御回路１０６から出力されるワード
線制御信号ＷＣは、ＯＲゲート１０８を介してワード線
制御のためのＡＮＤゲート１０５に入力される。スイッ
チ制御信号ＳＣは、同一のメモリブロック内において、
ダミーコラム２００の中のダミースイッチ回路２０３
と、他のコラムのスイッチ回路１０３とに供給される。
【００３２】本実施例によれば、タイミング制御回路１
０６の負荷軽減によりスイッチ回路１０３の高速開放を
実現しながら図４の構成と同等の効果を達成することが
できる。
０６の負荷軽減によりスイッチ回路１０３の高速開放を
実現しながら図４の構成と同等の効果を達成することが
できる。
【００３３】（実施例４）図６は、本発明の第４の実施
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図６
の構成は、メモリブロック毎に図４の構成を採用したも
のである。図６において、３５０ａ及び３５０ｂは、第
１及び第２のメモリブロックを表わしている。１０４ａ
及び４０２ａは第１のメモリブロック３５０ａのために
設けられた第１の行デコーダ及び第１のプリチャージ回
路であり、１０４ｂ及び４０２ｂは第２のメモリブロッ
ク３５０ｂのために設けられた第２の行デコーダ及び第
２のプリチャージ回路である。第１及び第２の行デコー
ダ１０４ａ，１０４ｂには、同一の行アドレスＲＡが供
給される。４０３は、クロック信号ＣＫの反転信号をプ
リチャージイネーブル信号ＰＣＥとして第１及び第２の
プリチャージ回路４０２ａ，４０２ｂへ供給するための
インバータである。両メモリブロック３５０ａ，３５０
ｂの各々において、複数のコラムの各々はスイッチ回路
１０３を備えており、複数のスイッチ回路１０３のデー
タ線対ＤＬ，ＸＤＬが１個のセンスアンプ１０７に共通
接続されている。各スイッチ回路１０３は、ダミーコラ
ムの中のタイミング制御回路１０６から出力されるスイ
ッチ制御信号ＳＣに応じてセンスアンプ１０７をビット
線対ＢＬ，ＸＢＬから切り離す機能だけでなく、コラム
セレクタとしての機能をも備えたものである。メモリブ
ロック毎のセンスアンプ１０７は、１個のブロックセレ
クタ４０４に接続されている。
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図６
の構成は、メモリブロック毎に図４の構成を採用したも
のである。図６において、３５０ａ及び３５０ｂは、第
１及び第２のメモリブロックを表わしている。１０４ａ
及び４０２ａは第１のメモリブロック３５０ａのために
設けられた第１の行デコーダ及び第１のプリチャージ回
路であり、１０４ｂ及び４０２ｂは第２のメモリブロッ
ク３５０ｂのために設けられた第２の行デコーダ及び第
２のプリチャージ回路である。第１及び第２の行デコー
ダ１０４ａ，１０４ｂには、同一の行アドレスＲＡが供
給される。４０３は、クロック信号ＣＫの反転信号をプ
リチャージイネーブル信号ＰＣＥとして第１及び第２の
プリチャージ回路４０２ａ，４０２ｂへ供給するための
インバータである。両メモリブロック３５０ａ，３５０
ｂの各々において、複数のコラムの各々はスイッチ回路
１０３を備えており、複数のスイッチ回路１０３のデー
タ線対ＤＬ，ＸＤＬが１個のセンスアンプ１０７に共通
接続されている。各スイッチ回路１０３は、ダミーコラ
ムの中のタイミング制御回路１０６から出力されるスイ
ッチ制御信号ＳＣに応じてセンスアンプ１０７をビット
線対ＢＬ，ＸＢＬから切り離す機能だけでなく、コラム
セレクタとしての機能をも備えたものである。メモリブ
ロック毎のセンスアンプ１０７は、１個のブロックセレ
クタ４０４に接続されている。
【００３４】図６のＳＲＡＭは、コラムデコーダ４００
と、第１及び第２のアクセスフラグレジスタ４０１ａ，
４０１ｂとを備えている。第１及び第２のアクセスフラ
グレジスタ４０１ａ，４０１ｂ並びに第１及び第２の行
デコーダ１０４ａ，１０４ｂには、クロック信号ＣＫが
供給される。コラムデコーダ４００は、上位コラムアド
レスＵＣＡからブロック選択信号ＢＳ１，ＢＳ２を生成
し、下位コラムアドレスＬＣＡから複数のコラム選択信
号ＣＳを生成するものである。ＢＳ１は第１のメモリブ
ロック３５０ａを選択するための信号であり、ブロック
セレクタ４０４、第１の行デコーダ１０４ａ及び第１の
アクセスフラグレジスタ４０１ａに入力される。ＢＳ２
は第２のメモリブロック３５０ｂを選択するための信号
であり、ブロックセレクタ４０４、第２の行デコーダ１
０４ｂ及び第２のアクセスフラグレジスタ４０１ｂに入
力される。コラム選択信号ＣＳは、両メモリブロック３
５０ａ，３５０ｂの中の各コラムのスイッチ回路１０３
及びダミースイッチ回路２０３に入力される。
と、第１及び第２のアクセスフラグレジスタ４０１ａ，
４０１ｂとを備えている。第１及び第２のアクセスフラ
グレジスタ４０１ａ，４０１ｂ並びに第１及び第２の行
デコーダ１０４ａ，１０４ｂには、クロック信号ＣＫが
供給される。コラムデコーダ４００は、上位コラムアド
レスＵＣＡからブロック選択信号ＢＳ１，ＢＳ２を生成
し、下位コラムアドレスＬＣＡから複数のコラム選択信
号ＣＳを生成するものである。ＢＳ１は第１のメモリブ
ロック３５０ａを選択するための信号であり、ブロック
セレクタ４０４、第１の行デコーダ１０４ａ及び第１の
アクセスフラグレジスタ４０１ａに入力される。ＢＳ２
は第２のメモリブロック３５０ｂを選択するための信号
であり、ブロックセレクタ４０４、第２の行デコーダ１
０４ｂ及び第２のアクセスフラグレジスタ４０１ｂに入
力される。コラム選択信号ＣＳは、両メモリブロック３
５０ａ，３５０ｂの中の各コラムのスイッチ回路１０３
及びダミースイッチ回路２０３に入力される。
【００３５】次に、あるアクセスサイクルにおいて第１
のメモリブロック３５０ａの中の１つのメモリセル１０
１からのデータ読み出しが実行されるものとして、図６
の構成を備えたＳＲＡＭの読み出し動作を説明する。
のメモリブロック３５０ａの中の１つのメモリセル１０
１からのデータ読み出しが実行されるものとして、図６
の構成を備えたＳＲＡＭの読み出し動作を説明する。
【００３６】入力アドレスが有効になると、コラムデコ
ーダ４００は、ブロック選択信号ＢＳ１，ＢＳ２とコラ
ム選択信号ＣＳとを生成する。ＢＳ１が活性化されて
“Ｈ”レベルとなり、ＢＳ２が非活性化されて“Ｌ”レ
ベルとなる。第１のメモリブロック３５０ａでは、コラ
ム選択信号ＣＳに応じて、複数コラムのスイッチ回路１
０３のうちの１つとダミースイッチ回路２０３とが導通
している。
ーダ４００は、ブロック選択信号ＢＳ１，ＢＳ２とコラ
ム選択信号ＣＳとを生成する。ＢＳ１が活性化されて
“Ｈ”レベルとなり、ＢＳ２が非活性化されて“Ｌ”レ
ベルとなる。第１のメモリブロック３５０ａでは、コラ
ム選択信号ＣＳに応じて、複数コラムのスイッチ回路１
０３のうちの１つとダミースイッチ回路２０３とが導通
している。
【００３７】クロック信号ＣＫが“Ｌ”レベルに遷移す
ると、“Ｈ”レベルのブロック選択信号ＢＳ１の入力を
受けた第１の行デコーダ１０４ａがＡＮＤゲート１０５
を介して１本のワード線ＷＬを活性化する。その後、タ
イミング制御回路１０６は、センスアンプ１０７の出力
が確定する前に、該センスアンプ１０７が動作できる程
度に第１のメモリブロック３５０ａの中の全てのビット
線対ＢＬ，ＸＢＬの電位が変化した時点でワード線制御
信号ＷＣとスイッチ制御信号ＳＣとを出力する。すなわ
ち、第１のメモリブロック３５０ａの中のダミーセル２
０１に接続されたダミービット線ＢＬ，ＸＢＬのうちの
一方のビット線の電位がＶdd−Ｖtpまで低下すると、タ
イミング制御回路１０６から“Ｌ”レベルのワード線制
御信号ＷＣと“Ｌ”レベルのスイッチ制御信号ＳＣとが
出力される。ＡＮＤゲート１０５は、複数のメモリセル
１０１及び１個のダミーセル２０１の各々を対応するビ
ット線対ＢＬ，ＸＢＬから直ちに切り離すように、ワー
ド線ＷＬの活性化を停止する。また、導通していたスイ
ッチ回路１０３とダミースイッチ回路２０３とは直ちに
非導通状態となり、センスアンプ１０７がビット線対Ｂ
Ｌ，ＸＢＬから切り離される。一方、センスアンプ１０
７は増幅動作を継続し、第１のメモリブロック３５０ａ
の中の１つのメモリセル１０１からの読み出しデータが
ブロックセレクタ４０４を通じて出力される。
ると、“Ｈ”レベルのブロック選択信号ＢＳ１の入力を
受けた第１の行デコーダ１０４ａがＡＮＤゲート１０５
を介して１本のワード線ＷＬを活性化する。その後、タ
イミング制御回路１０６は、センスアンプ１０７の出力
が確定する前に、該センスアンプ１０７が動作できる程
度に第１のメモリブロック３５０ａの中の全てのビット
線対ＢＬ，ＸＢＬの電位が変化した時点でワード線制御
信号ＷＣとスイッチ制御信号ＳＣとを出力する。すなわ
ち、第１のメモリブロック３５０ａの中のダミーセル２
０１に接続されたダミービット線ＢＬ，ＸＢＬのうちの
一方のビット線の電位がＶdd−Ｖtpまで低下すると、タ
イミング制御回路１０６から“Ｌ”レベルのワード線制
御信号ＷＣと“Ｌ”レベルのスイッチ制御信号ＳＣとが
出力される。ＡＮＤゲート１０５は、複数のメモリセル
１０１及び１個のダミーセル２０１の各々を対応するビ
ット線対ＢＬ，ＸＢＬから直ちに切り離すように、ワー
ド線ＷＬの活性化を停止する。また、導通していたスイ
ッチ回路１０３とダミースイッチ回路２０３とは直ちに
非導通状態となり、センスアンプ１０７がビット線対Ｂ
Ｌ，ＸＢＬから切り離される。一方、センスアンプ１０
７は増幅動作を継続し、第１のメモリブロック３５０ａ
の中の１つのメモリセル１０１からの読み出しデータが
ブロックセレクタ４０４を通じて出力される。
【００３８】クロック信号ＣＫが“Ｈ”レベルに戻る
と、ブロック選択信号ＢＳ１，ＢＳ２が第１及び第２の
アクセスフラグレジスタ４０１ａ，４０１ｂにそれぞれ
記憶される。上記の例ではＢＳ１が“Ｈ”レベル、ＢＳ
２が“Ｌ”レベルであったので、第１のアクセスフラグ
レジスタ４０１ａにデータ“１”が、第２のアクセスフ
ラグレジスタ４０１ｂにデータ“０”が各々格納され
る。第１のプリチャージ回路４０２ａは、第１のアクセ
スフラグレジスタ４０１ａの格納データが“１”である
場合に限り、プリチャージイネーブル信号ＰＣＥに従っ
てプリチャージ動作を実行するようになっている。第２
のプリチャージ回路４０２ｂのプリチャージ動作は、第
２のアクセスフラグレジスタ４０１ｂの格納データに応
じて許可又は禁止される。したがって、上記の例では両
プリチャージ回路のうちの第１のプリチャージ回路４０
２ａのみがプリチャージ動作を実行する。この結果、直
前のサイクルでアクセスされた第１のメモリブロック３
５０ａの中のビット線対及びダミービット線対ＢＬ，Ｘ
ＢＬのみが“Ｈ”レベルにプリチャージされる。アクセ
スされなかった第２のメモリブロック３５０ｂの中のビ
ット線対及びダミービット線対ＢＬ，ＸＢＬは、第２の
プリチャージ回路４０２ｂが動作しないでも“Ｈ”レベ
ルを保持している。この時点で、両メモリブロック３５
０ａ，３５０ｂの全てのビット線対及びダミービット線
対ＢＬ，ＸＢＬが“Ｈ”レベルにプリチャージされた状
態となり、次のアクセスのスタンバイ状態となる。
と、ブロック選択信号ＢＳ１，ＢＳ２が第１及び第２の
アクセスフラグレジスタ４０１ａ，４０１ｂにそれぞれ
記憶される。上記の例ではＢＳ１が“Ｈ”レベル、ＢＳ
２が“Ｌ”レベルであったので、第１のアクセスフラグ
レジスタ４０１ａにデータ“１”が、第２のアクセスフ
ラグレジスタ４０１ｂにデータ“０”が各々格納され
る。第１のプリチャージ回路４０２ａは、第１のアクセ
スフラグレジスタ４０１ａの格納データが“１”である
場合に限り、プリチャージイネーブル信号ＰＣＥに従っ
てプリチャージ動作を実行するようになっている。第２
のプリチャージ回路４０２ｂのプリチャージ動作は、第
２のアクセスフラグレジスタ４０１ｂの格納データに応
じて許可又は禁止される。したがって、上記の例では両
プリチャージ回路のうちの第１のプリチャージ回路４０
２ａのみがプリチャージ動作を実行する。この結果、直
前のサイクルでアクセスされた第１のメモリブロック３
５０ａの中のビット線対及びダミービット線対ＢＬ，Ｘ
ＢＬのみが“Ｈ”レベルにプリチャージされる。アクセ
スされなかった第２のメモリブロック３５０ｂの中のビ
ット線対及びダミービット線対ＢＬ，ＸＢＬは、第２の
プリチャージ回路４０２ｂが動作しないでも“Ｈ”レベ
ルを保持している。この時点で、両メモリブロック３５
０ａ，３５０ｂの全てのビット線対及びダミービット線
対ＢＬ，ＸＢＬが“Ｈ”レベルにプリチャージされた状
態となり、次のアクセスのスタンバイ状態となる。
【００３９】本実施例によれば、ワード線ＷＬの活性化
を制限することにより不要のビット線電位低下を防止し
ながら図４の構成と同等の効果を達成することができ
る。また、プリチャージ回路４０２ａ，４０２ｂの選択
が直前のアクセスに係る入力アドレス情報をもとに行わ
れるため、次の入力アドレスの確定が遅れた場合でも、
プリチャージ動作を早期に開始できる効果がある。
を制限することにより不要のビット線電位低下を防止し
ながら図４の構成と同等の効果を達成することができ
る。また、プリチャージ回路４０２ａ，４０２ｂの選択
が直前のアクセスに係る入力アドレス情報をもとに行わ
れるため、次の入力アドレスの確定が遅れた場合でも、
プリチャージ動作を早期に開始できる効果がある。
【００４０】（実施例５）図７は、本発明の第５の実施
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図７
の構成は、ＯＲゲート１０８を備えた図５の構成を採用
するように図６の構成を変形したものである。本実施例
では、第１及び第２のメモリブロック３５０ａ，３５０
ｂに共通の行デコーダ１０４及び主ワード線ＭＷＬが設
けられる。行デコーダ１０４は、ＡＮＤゲート１０５を
介して１本の主ワード線ＭＷＬを選択的に活性化する。
４１０ａは第１のメモリブロック３５０ａのために設け
られたサブデコーダであって、主ワード線ＭＷＬ及びブ
ロック選択信号ＢＳ１の活性化を条件として第１のメモ
リブロック３５０ａのサブワード線ＳＷＬを活性化する
ものである。また、４１０ｂは第２のメモリブロック３
５０ｂのために設けられたサブデコーダであって、主ワ
ード線ＭＷＬ及びブロック選択信号ＢＳ２の活性化を条
件として第２のメモリブロック３５０ｂのサブワード線
ＳＷＬを活性化するものである。各サブデコーダ４１０
ａ，４１０ｂは、２入力のＡＮＤゲートで構成できる。
例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図７
の構成は、ＯＲゲート１０８を備えた図５の構成を採用
するように図６の構成を変形したものである。本実施例
では、第１及び第２のメモリブロック３５０ａ，３５０
ｂに共通の行デコーダ１０４及び主ワード線ＭＷＬが設
けられる。行デコーダ１０４は、ＡＮＤゲート１０５を
介して１本の主ワード線ＭＷＬを選択的に活性化する。
４１０ａは第１のメモリブロック３５０ａのために設け
られたサブデコーダであって、主ワード線ＭＷＬ及びブ
ロック選択信号ＢＳ１の活性化を条件として第１のメモ
リブロック３５０ａのサブワード線ＳＷＬを活性化する
ものである。また、４１０ｂは第２のメモリブロック３
５０ｂのために設けられたサブデコーダであって、主ワ
ード線ＭＷＬ及びブロック選択信号ＢＳ２の活性化を条
件として第２のメモリブロック３５０ｂのサブワード線
ＳＷＬを活性化するものである。各サブデコーダ４１０
ａ，４１０ｂは、２入力のＡＮＤゲートで構成できる。
【００４１】本実施例によれば、サブワード線ＳＷＬの
活性化を制限することにより不要のビット線電位低下を
防止しながら図５の構成と同等の効果を達成することが
できる。入力アドレスの確定が遅れた場合でもプリチャ
ージ動作を早期に開始できる点は、図６の構成と同様で
ある。
活性化を制限することにより不要のビット線電位低下を
防止しながら図５の構成と同等の効果を達成することが
できる。入力アドレスの確定が遅れた場合でもプリチャ
ージ動作を早期に開始できる点は、図６の構成と同様で
ある。
【００４２】なお、本発明はＣＭＯＳ構成のＳＲＡＭ以
外にも適用可能である。メモリセルに単一のビット線が
接続された場合にも本発明は適用可能である。図５〜図
７の構成におけるメモリブロックの数は、２以上で任意
である。
外にも適用可能である。メモリセルに単一のビット線が
接続された場合にも本発明は適用可能である。図５〜図
７の構成におけるメモリブロックの数は、２以上で任意
である。
【００４３】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、センスアンプが動作できる程度にビット線電位が変
化したことを検知した時点でメモリセル及びセンスアン
プをビット線から切り離すこととしたので、ビット線電
位の低下が抑制され、プリチャージ時の消費電力が従来
に比べて低減される。センスアンプの負荷が早期に軽減
されるので、該センスアンプの増幅動作が高速化される
効果もある。
ば、センスアンプが動作できる程度にビット線電位が変
化したことを検知した時点でメモリセル及びセンスアン
プをビット線から切り離すこととしたので、ビット線電
位の低下が抑制され、プリチャージ時の消費電力が従来
に比べて低減される。センスアンプの負荷が早期に軽減
されるので、該センスアンプの増幅動作が高速化される
効果もある。
【００４４】また、本発明によれば、複数のメモリブロ
ックのうちの選択された１つのメモリブロックの中のワ
ード線のみを活性化し、かつ直前のアクセスサイクルで
ワード線が活性化された場合にのみビット線対のプリチ
ャージが実行されることとしたので、不要のビット線電
位低下が防止され、プリチャージ時の消費電力が従来に
比べて低減される。入力アドレスの確定が遅れた場合で
もプリチャージ動作を早期に開始できる効果もある。
ックのうちの選択された１つのメモリブロックの中のワ
ード線のみを活性化し、かつ直前のアクセスサイクルで
ワード線が活性化された場合にのみビット線対のプリチ
ャージが実行されることとしたので、不要のビット線電
位低下が防止され、プリチャージ時の消費電力が従来に
比べて低減される。入力アドレスの確定が遅れた場合で
もプリチャージ動作を早期に開始できる効果もある。
【図１】本発明の第１の実施例に係る半導体記憶装置の
概略構成図である。
概略構成図である。
【図２】図１中のタイミング制御回路の内部構成を示す
回路図である。
回路図である。
【図３】（ａ）〜（ｄ）は図１の半導体記憶装置の動作
説明のためのタイミング図である。
説明のためのタイミング図である。
【図４】本発明の第２の実施例に係る半導体記憶装置の
概略構成図である。
概略構成図である。
【図５】本発明の第３の実施例に係る半導体記憶装置の
概略構成図である。
概略構成図である。
【図６】本発明の第４の実施例に係る半導体記憶装置の
概略構成図である。
概略構成図である。
【図７】本発明の第５の実施例に係る半導体記憶装置の
概略構成図である。
概略構成図である。
１０１ メモリセル １０２ プリチャージ回路（プリチャージ手段） １０３ スイッチ回路（スイッチ手段） １０４ 行デコーダ（デコード手段） １０４ａ，１０４ｂ 行デコーダ（活性化手段） １０５ ＡＮＤゲート（制御手段） １０６ タイミング制御回路（検知手段） １０７ センスアンプ（増幅手段） １０８ ＯＲゲート（検知手段，演算回路） １２１ ＰＭＯＳトランジスタ（第１の電位設定手段） １２８ ＮＭＯＳトランジスタ（第２の電位設定手段） １３３ 電流制御回路（電流抑制手段） １３４ 電流供給回路（電流供給手段） １３５ カレントミラー（カレントミラー手段） ２０１ ダミーセル ２０２ ダミープリチャージ回路（ダミープリチャージ
手段） ２０３ ダミースイッチ回路 ３５０ａ，３５０ｂ メモリブロック ４００ コラムデコーダ（選択手段） ４０１ａ，４０１ｂ アクセスフラグレジスタ（記憶手
段） ４０２ａ，４０２ｂ プリチャージ回路（プリチャージ
手段，ダミープリチャージ手段） ４１０ａ，４１０ｂ サブデコーダ（活性化手段） ＷＬ ワード線 ＭＷＬ 主ワード線 ＳＷＬ サブワード線 ＢＬ，ＸＢＬ ビット線，ダミービット線 ＤＬ，ＸＤＬ データ線 ＷＣ ワード線制御信号（第１の検知信号） ＳＣ スイッチ制御信号（第２の検知信号）
手段） ２０３ ダミースイッチ回路 ３５０ａ，３５０ｂ メモリブロック ４００ コラムデコーダ（選択手段） ４０１ａ，４０１ｂ アクセスフラグレジスタ（記憶手
段） ４０２ａ，４０２ｂ プリチャージ回路（プリチャージ
手段，ダミープリチャージ手段） ４１０ａ，４１０ｂ サブデコーダ（活性化手段） ＷＬ ワード線 ＭＷＬ 主ワード線 ＳＷＬ サブワード線 ＢＬ，ＸＢＬ ビット線，ダミービット線 ＤＬ，ＸＤＬ データ線 ＷＣ ワード線制御信号（第１の検知信号） ＳＣ スイッチ制御信号（第２の検知信号）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407 G11C 11/413
Claims (10)
- 【請求項１】 各々データを格納するための複数のメモ
リセルと、 前記複数のメモリセルに共通接続されたワード線と、 各々前記複数のメモリセルのうちの対応するメモリセル
に接続された複数のビット線と、 前記複数のビット線の各々を設定されたプリチャージレ
ベルにまで充電するためのプリチャージ手段と、 前記ワード線が活性化された際の前記複数のメモリセル
の各々の格納データに基づく前記複数のビット線の電位
変化を増幅するように前記複数のビット線に接続された
増幅手段と、 前記増幅手段の出力が確定する前に、かつ遅くとも前記
増幅手段が動作できる程度に前記複数のビット線の電位
が変化した時点で第１及び第２の検知信号を出力するよ
うに、前記複数のビット線の電位変化を検知するための
検知手段と、 前記検知手段からの第１の検知信号に従って前記複数の
メモリセルの各々を対応するビット線から切り離すよう
に前記ワード線の活性化を停止させるための制御手段
と、 前記検知手段からの第２の検知信号に従って前記増幅手
段を前記複数のビット線から切り離すためのスイッチ手
段とを備えたことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記検知手段は、 前記第１及び第２の検知信号の出力ノードの電位を初期
設定するための第１の電位設定手段と、 電流入力端子と、該電流入力端子に電流の供給を受けた
ときには前記出力ノードの電位を変化させるように前記
出力ノードに接続された電流出力端子とを有するカレン
トミラー手段と、 前記増幅手段が動作できる程度に前記複数のビット線の
うちの対応するビット線の電位が変化したときには前記
カレントミラー手段の電流入力端子へ電流を供給するた
めの電流供給手段と、 前記出力ノードの電位が変化したときには前記電流供給
手段から前記カレントミラー手段への供給電流を抑制す
るための電流抑制手段とを備えたことを特徴とする半導
体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 前記検知手段は、前記カレントミラー手段の電流入力端
子の電位を初期設定するための第２の電位設定手段を更
に備えたことを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記検知手段は、 各々前記複数のビット線のうちの対応するビット線の電
位変化を検知するように前記複数のビット線に接続され
た複数のタイミング制御回路と、 前記複数のタイミング制御回路の全てが対応するビット
線の電位変化を検知したときには前記第１の検知信号を
出力するための論理回路とを備えたことを特徴とする半
導体記憶装置。 - 【請求項５】 請求項１記載の半導体記憶装置におい
て、 前記ワード線に接続されたダミーセルと、 前記ダミーセルに接続されたダミービット線と、 前記ダミービット線を設定されたプリチャージレベルに
まで充電するためのダミープリチャージ手段とを更に備
え、かつ前記検知手段は、前記ダミービット線の電位変
化の検知を通じて間接的に前記複数のビット線の電位変
化を検知したときには前記第１の検知信号を出力するよ
うに前記ダミービット線に接続されたタイミング制御回
路を備えたことを特徴とする半導体記憶装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、 前記ワード線に共通接続された複数のダミーセルと、 各々前記複数のダミーセルのうちの対応するダミーセル
に接続された複数のダミービット線と、 前記複数のダミービット線の各々を設定されたプリチャ
ージレベルにまで充電するためのダミープリチャージ手
段とを更に備え、 前記複数のメモリセルは複数のメモリブロックに分割さ
れ、前記複数のダミーセルはそれぞれ前記複数のメモリ
ブロックのうちの１つに属し、かつ前記検知手段は、 各々前記複数のダミービット線のうちの対応するダミー
ビット線の電位変化の検知を通じて間接的に前記複数の
メモリブロックのうちの対応するメモリブロック内の複
数のビット線の電位変化を検知するように対応するダミ
ービット線に接続された複数のタイミング制御回路と、 前記複数のタイミング制御回路の全てが対応するダミー
ビット線の電位変化を検知したときには前記第１の検知
信号を出力するための論理回路とを備えたことを特徴と
する半導体記憶装置。 - 【請求項７】 複数のメモリブロックと、 コラムアドレス情報に応じて前記複数のメモリブロック
のうちの１つを選択するための選択手段と、 直前のアクセスサイクルに前記複数のメモリブロックの
うちのいずれが前記選択手段により選択されたかを示す
アクセス情報を記憶するための記憶手段とを備え、かつ
前記複数のメモリブロックの各々は、 各々データを格納するための複数のメモリセルと、 前記複数のメモリセルに共通接続されたワード線と、 各々前記複数のメモリセルのうちの対応するメモリセル
に接続された複数のビット線と、 前記複数のメモリブロックのうちの前記選択手段により
選択されたメモリブロックに属することを条件として前
記ワード線を活性化するための活性化手段と、 前記複数のメモリブロックのうちの前記記憶手段に記憶
されているアクセス情報によって示されるメモリブロッ
クに属することを条件として、前記複数のビット線の各
々を設定されたプリチャージレベルにまで充電するため
のプリチャージ手段とを備えたことを特徴とする半導体
記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、 前記ワード線が活性化された際の前記複数のメモリセル
の各々の格納データに基づく前記複数のビット線の電位
変化を増幅するように前記複数のビット線に接続された
増幅手段と、 前記増幅手段の出力が確定する前に、かつ遅くとも前記
増幅手段が動作できる程度に前記複数のビット線の電位
が変化した時点で第１及び第２の検知信号を出力するた
めの検知手段と、 前記検知手段からの第１の検知信号に従って前記複数の
メモリセルの各々を対応するビット線から切り離すよう
に前記ワード線の活性化を停止させるための制御手段
と、 前記検知手段からの第２の検知信号に従って前記増幅手
段を前記複数のビット線から切り離すためのスイッチ手
段とを更に備えたことを特徴とする半導体記憶装置。 - 【請求項９】 複数のメモリブロックと、 前記複数のメモリブロックにまたがるように配設された
主ワード線と、 前記主ワード線を活性化するように行アドレス情報をデ
コードするためのデコード手段と、 コラムアドレス情報に応じて前記複数のメモリブロック
のうちの１つを選択するための選択手段と、 直前のアクセスサイクルに前記複数のメモリブロックの
うちのいずれが前記選択手段により選択されたかを示す
アクセス情報を記憶するための記憶手段とを備え、かつ
前記複数のメモリブロックの各々は、 各々データを格納するための複数のメモリセルと、 前記複数のメモリセルに共通接続されたサブワード線
と、 各々前記複数のメモリセルのうちの対応するメモリセル
に接続された複数のビット線と、 前記複数のメモリブロックのうちの前記選択手段により
選択されたメモリブロックに属しかつ前記主ワード線が
活性化されたことを条件として、前記サブワード線を活
性化するための活性化手段と、 前記複数のメモリブロックのうちの前記記憶手段に記憶
されているアクセス情報によって示されるメモリブロッ
クに属することを条件として、前記複数のビット線の各
々を設定されたプリチャージレベルにまで充電するため
のプリチャージ手段とを備えたことを特徴とする半導体
記憶装置。 - 【請求項１０】 請求項９記載の半導体記憶装置におい
て、 前記サブワード線が活性化された際の前記複数のメモリ
セルの各々の格納データに基づく前記複数のビット線の
電位変化を増幅するように前記複数のビット線に接続さ
れた増幅手段と、 前記増幅手段の出力が確定する前に、かつ遅くとも前記
増幅手段が動作できる程度に前記複数のビット線の電位
が変化した時点で第１及び第２の検知信号を出力するた
めの検知手段と、 前記検知手段からの第１の検知信号に従って前記複数の
メモリセルの各々を対応するビット線から切り離すよう
に前記主ワード線の活性化を停止させるための制御手段
と、 前記検知手段からの第２の検知信号に従って前記増幅手
段を前記複数のビット線から切り離すためのスイッチ手
段とを更に備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6112360A JP2869336B2 (ja) | 1993-06-01 | 1994-05-26 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13033893 | 1993-06-01 | ||
| JP5-130338 | 1993-06-01 | ||
| JP6112360A JP2869336B2 (ja) | 1993-06-01 | 1994-05-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147087A JPH07147087A (ja) | 1995-06-06 |
| JP2869336B2 true JP2869336B2 (ja) | 1999-03-10 |
Family
ID=26451540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6112360A Expired - Lifetime JP2869336B2 (ja) | 1993-06-01 | 1994-05-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869336B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100431304B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리 |
| WO2005008672A2 (en) * | 2003-07-14 | 2005-01-27 | Fulcrum Microsystems, Inc. | Asynchronous static random access memory |
| JP4907117B2 (ja) * | 2004-08-30 | 2012-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5082721B2 (ja) * | 2007-09-27 | 2012-11-28 | ソニー株式会社 | 半導体装置 |
| CN115083471A (zh) * | 2021-03-10 | 2022-09-20 | 华邦电子股份有限公司 | 半导体存储装置 |
-
1994
- 1994-05-26 JP JP6112360A patent/JP2869336B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147087A (ja) | 1995-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |