CN115083471A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN115083471A
CN115083471A CN202110258672.2A CN202110258672A CN115083471A CN 115083471 A CN115083471 A CN 115083471A CN 202110258672 A CN202110258672 A CN 202110258672A CN 115083471 A CN115083471 A CN 115083471A
Authority
CN
China
Prior art keywords
sense amplifier
word line
signal
word lines
raa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110258672.2A
Other languages
English (en)
Inventor
佐藤贵彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN202110258672.2A priority Critical patent/CN115083471A/zh
Publication of CN115083471A publication Critical patent/CN115083471A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

提供一种半导体存储装置，与活化字线的位置无关，该半导体存储装置可以抑制干扰的发生。一种半导体存储装置，包括多个字线、位线、多个存储器单元，连接到多个字线中的任何一条字线和位线，感测放大器，连接到位线；以及控制部，以控制使位于多个字线中的活化字线越靠近感测放大器，活化感测放大器的时序就越晚。

Description

半导体存储装置
技术领域
本发明与半导体存储装置有关。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)等的半导体存储装置已知包括具有以矩阵配置的多个存储器单元的存储器单元阵列(例如，专利文献1)。
如图1中(a)所示，半导体存储装置的存储器单元阵列中包括感测放大器列，该感测放大器列包括在X方向以一定间隔配置的多个感测放大器，以及字线驱动器列，该字线驱动器列包括在Y方向以一定间隔配置的多个感测放大器。
每一个字线驱动器是驱动与其自身电连接的字线(在图1示例中，wl(n)，wl(n+1)，wl(n+α)，其中n和α是任意整数)的电路，借由从列解码器等输出的信号以控制操作而被配置。另外，连接到各个字线驱动器的多个字线在Y方向以一定间隔设置，并往X方向延伸。
每一个感测放大器是驱动与其自身电连接的位线(在图1示例中，bl(k)，bl(k+β)，其中n和β是任意整数)的电路，例如，被配置为借由从行解码器等输出的信号控制以使控制操作。另外，连接到各个感测放大器的多个位线在X方向以一定间隔设置，并在Y方向延伸。
每一个存储器单元MC被配置在多个字线和多个位线的相交处。各个存储器单元MC包括一N信道型金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor FieldEffect Transistor,MOSFET)，以及连接到该MOSFET的电容器。MOSFET的栅极电连接到字线，而且MOSFET的漏极电连接到位线。另外，电容器的一个端子连接到MOSFET的源极，并且电容器的另一端子连接到板线PL。在板线PL上被给予特定的板电位。
图1中(b)是在现有的半导体存储装置中在存取存储器单元阵列中的存储单元MC时，字线和位线的活化时序的示例图。在此，存取在靠近字线驱动器列并且靠近感测放大器的区域R中的存储器单元MC的情况表示为案例1，以及存取远离字线驱动器列并且靠近感测放大器线的区域r中的存储器单元MC的情况表示为案例2。
首先，将说明案例1。在时间t1中，当使用于活化字线(在此为wl(n))的字线活化信号有效(变为高电平)时，连接到字线wl(n)的字线驱动器开始驱动(活化)字线wl(n)。进一步，在此，字线wl(n)电压表示为wl(n)[R]。在此，从字线wl(n)的活化开始到完成期间，借由在字线wl(n)和与其相邻的字线(在此为wl(n+1))之间发生串音，以使字线wl(n+1)电压上升。进一步，在此，字线wl(n+1)电压表示为wl(n+1)[R]。然后，当字线wl(n)的活化完成时，字线wl(n+1)电压逐渐降低，在时间t2中变为低电平。
之后，在时间t3中，当用于活化位线(在此为b1(k))的感测放大器活化信号saon被输入到存储器单元阵列时，连接到位线bl(k)的感测放大器开始驱动(活化)位线bl(k)。然后，在时间t4中，完成位线b1(k)的活化。
另一方面，在案例2的情况下，由于区域r与字线驱动器列分开，所以在时间t1中，当使字线活化信号wlon有效时，到完成字线wl(n)的活化为止的时间比案例1长。在此，字线wl(n)电压表示为wl(n)[r]。另外，由于发生串音而导致上升的字线wl(n+1)电压，与案例1一样逐渐降低，并且在时间t4之后的时间t5中变为低电平。在此，字线wl(n+1)电压表示为wl(n+1)[r]。
然而，在此情况下，如图1中的虚线所示，即使在时间t4中完成了区域r中的位线bl(k+β)的活化后，由于字线wl(n+1)[r]的电压变为高于低电平的状态，因此可能发生异常(干扰)，该异常为连接到字线wl(n+1)和位线bl(k+β)的存储器单元MC中的电容器的电荷减少。因此，活化字线位置(即，被存取的存储器单元的位置)离字线驱动器列越远，并且离感测放大器越近，发生干扰的可能性越大。
[专利文献1]特开2011-146116号公报。
发明内容
本发明鉴于上述问题，目的是提供一种与活化字线的位置无关，可以抑制干扰的发生的半导体存储装置。
为了解决上述问题，本发明提供一种半导体存储装置，包括多个字线，位线，连接到上述多个字线中任何一条字线和上述位线的多个存储器单元，连接到上述位线的感测放大器，以及控制部，该控制部进行控制以使在上述多个字线中活化字线的位置越靠近感测放大器，则活化上述感测放大器的时序就越晚。
根据本发明的半导体存储装置，当活化字线的位置靠近感测放大器时，可以延迟活化感测放大器的时序。例如，即使当活化靠近感测放大器的字线时，与该字线相邻的字线电压下降到低电平后，也可以活化感测放大器。因此，可以防止连接到该相邻字线的存储器单元的电荷减少。因此，与活化字线的位置无关时，可以抑制干扰的发生。
根据本发明的半导体存储装置，上述控制部可以基于上述多个字线中的活化字线的信号，以控制活化感测放大器的时序。
根据本发明的半导体存储装置，基于活化字线的信号，可以容易辨别活化字线是否靠近感测放大器，因此能容易控制活化感测放大器的时序。
根据本发明的半导体存储装置，上述控制部包括电路部，当输入用于活化上述多个字线中的任何一条字线的信号时，延迟输出用于活化上述感测放大器的信号，使上述任何一条的字线的位置越靠近感测放大器时，则活化感测放大器的时序就越晚。
根据本发明的半导体存储装置，当活化字线靠近感测放大器时，由于延迟输出用于活化感测放大器的信号，因此可以延迟活化感测放大器的时序。
根据本发明的半导体存储装置，当上述多个字线从感测放大器的距离，被分类为多个群组时，上述多个字线中的活化字线在已分类的群组中所设定的延迟量，根据上述感测放大器的群组的距离越短时，则所设定的延迟量越大，上述控制部可以控制活化感测放大器的时序。
根据本发明的半导体存储装置，可以对每一个多个群组所设定的延迟量来控制活化感测放大器的时序，例如，对每一条多个字线中所设定的延迟量的情况相比，可以简化用于储存延迟量的电路和装置，同时减轻用于设定延迟量的处理，因此能容易控制活化感测放大器的时序。
根据本发明的半导体存储装置，用于识别上述多个字线中活化字线所属的群组的情报包含用于表示上述多个字线中的活化字线的信号。
根据本发明的半导体存储装置，基于活化字线的信号，容易辨别活化字线被分类在那一个群组。因此，可以更容易控制活化感测放大器的时序。
根据本发明的半导体存储装置，与活化字线的位置无关时，可以抑制干扰的发生。
附图说明
图1中(a)是在现有的半导体存储装置中的存储器单元阵列配置的示例图，图1中(b)是当存取存储器单元阵列中的存储器单元时，字线和位线的活化时序的时序图。
图2是与本发明的实施例有关的半导体存储装置的配置方块图。
图3是本发明存储器单元阵列的配置示例图。
图4是本发明图3的一部分的放大图。
图5是本发明存储器垫中的多个区域与感测放大器活化的延迟时间之间的关系的示例图。
图6是本发明电路的配置示例图。
图7是本发明电路操作的时序图。
图8中(a)是在与本发明的实施例有关的半导体存储装置中，对位于远离字线驱动器并且靠近感测放大器的区域中的存储器单元存取时，字线和位线的活化时序的时序图，图8中(b)是在与本发明的实施例有关的半导体存储装置中，对位于远离字线驱动器并且远离感测放大器的区域中的存储器单元存取时，字线和位线的活化时序的时序图。
100～半导体存储装置
101～地址缓冲器
102～列预先解码器
103～列解码器
104～指令缓冲器
105～指令解码器
106～列控制部
107～感测放大器控制部
108～行预先解码器
109～行控制部
110～行解码器
111～感测放大器
112～存储器单元阵列
200～电路部
201～P通道型MOSFET
202～电阻
203～N通道型MOSFET
204～反相器
205～MOS电容器
206～MOS电容器
207～NAND电路
208～反相器
209～NAND电路
210～反相器
211～NAND电路
212～NAND电路
213～反相器
ADD～地址端子
CMD～指令端子
cmdi～从指令缓冲器104输入的信号
act～主动信号
rd～读取信号
wr～写入信号
ari～从地址缓冲器101输入的信号
aci～从地址缓冲器101输入的信号
clon～用于活化位线的信号
cl～用于活化由输入行地址信号caa所表示的位线信号
caa～行地址信号
bl(k)～位线
MC～存储器单元
PL～板线
wl(n)，wl(n+1)～字线
wlon～字线活化信号
saon～感测放大器活化信号
raa[i]、raa[i-1]～列地址信号
eo10～从NAND电路207输出的信号
eo01～从NAND电路209输出的信号
eor～从NAND电路211输出的信号
N1～MOSFET 201和电阻202之间的连接节点
dly～输入到反相器204的延迟信号
td_saon～延迟时间
WLDA～多个字线驱动器列
SAA～多个感测放大器列
具体实施方式
以下，参照于图式，详细地说明与本发明实施例有关的半导体存储装置。但是，本发明并不限于这些实施例。
图2是与本发明的实施例有关的半导体存储装置的配置方块图。与本实施例有关的半导体存储装置100包括地址缓冲器101，列预先解码器102，以及列解码器103。另外，半导体存储装置100包括指令缓冲器104，指令解码器105，列控制部106，感测放大器控制部107，以及行预先解码器108。另外，半导体存储装置100包括行控制部109，行解码器110，感测放大器111，以及存储器单元阵列112。
半导体存储装置100中各部的101至112可以由专门硬件装置或逻辑电路所组成。进一步，在本实施例中，为了简化说明，未表示，例如，电源电路、数据输入输出端子、时钟产生器等其他众所周知的配置。
地址缓冲器101将表示从外部装置(例如，存储器控制器等)输入到地址端子(ADD)的列地址的信号ari，输出到列预先解码器102。另外，地址缓冲器101将表示从外部输入到地址端子(ADD)的行地址的信号aci，输出到行预先解码器108。
列预先解码器102对从地址缓冲器101输入的信号ari预先解码，以产生列地址信号raa，该列地址信号raa表示存储器单元阵列112中的多个字线(图4所示的wl(n)，wl(n+1)，...(n是任意整数))中的活化字线。然后，列预先解码器102将所产生的列地址信号raa输出到列解码器103和感测放大器控制部107。
当用于活化字线的字线活化信号wlon在有效状态下从列控制部106输入时，借由在存储器单元阵列112中的多个字线驱动器113(图4所示)中的列地址信号raa，列解码器103控制连接到由上述列地址信号raa表示的字线的字线驱动器113，并使上述字线活化。
指令缓冲器104将表示从外部装置输入到指令端子(CMD)的指令的信号cmdi，输出到指令解码器105。
指令解码器105对从指令缓冲器104输入的信号cmdi进行解码，并产生内部指令。在此，所产生的内部指令包括，例如，主动信号act，读取信号rd，写入信号wr等。另外，尽管未表示在图式中，但是指令解码器105可以产生预先充电信号和更新信号等，作为内部指令。另外，当信号cmdi产生主动信号act时，指令解码器105将主动信号act输出到列控制部106。且当信号cmdi产生读取信号rd或写入信号wr时，指令解码器105将所产生的读取信号rd或写入信号wr输出到行控制部109。
当从指令解码器105输入主动信号act时，列控制部106将有效的字线活化信号wlon输出到列解码器103和感测放大器部107。
当从列控制部106输入有效的字线活化信号wlon时，感测放大器控制部107将用于活化感测放大器的感测放大器活化信号saon有效，并将其输出到感测放大器111。
在此，当多个字线wl(n)，wl(n+1)，...中的活化字线的位置越靠近感测放大器111时，则感测放大器控制部107进行控制以使活化感测放大器111的时序越慢。
另外，基于从列预先解码器102输入的列地址信号raa(表示多个字线wl(n)，wl(n+1)...中的活化字线的信号)，感测放大器控制部107控制活化感测放大器111的时序。因此，可以根据列地址信号raa容易辨别活化字线是否靠近感测放大器111。因此，可以容易控制活化感测放大器的时序。
进一步，感测放大器控制部107在本发明中为“控制部”的示例。另外，之后将详细描述关于感测放大器控制部107的功能。
行预先解码器108对从地址缓冲器101输入的信号aci进行预先解码，以产生表示活化的位线的行地址信号caa。然后，行预先解码器108将所产生的行地址信号caa输出到行解码器110。
当从指令解码器105输入读取信号rd或写入信号wr时，行控制部109将用于活化位线的信号clon有效，并将其输出到行解码器110。
当信号clon在有效状态下从行控制部109输入行解码器110时，在存储器单元阵列112中的多个位线中，列解码器110将用于活化由输入行地址信号caa所表示的位线的信号cl，输出到感测放大器111。
如稍后描述的图4所示，在存储器单元阵列112中配置多个感测放大器111。当从感测放大器控制部107输入感测放大器活化信号saon时，在多个感测放大器111中，活化连接到由信号c1所表示的位线的感测放大器111，以驱动与自身电连接的位线。然后，感测放大器111放大位线上的信号(数据)。
参照图3和图4，将说明与本实施例中的存储器单元阵列112的配置。如图3所示，存储器单元阵列112包括分别在X方向延伸，且在Y方向以一定间隔配置的多个感测放大器列SAA；以及，分别在Y方向延伸，且在X方向以一定间隔配置的多个字线驱动器列WLDA。如图4所示，在各个感测放大器列SAA中，在X方向以一定间隔配置多个感测放大器111，在各个字线驱动器列WLDA中，在Y方向以一定间隔配置多个字线驱动器113。
各个字线驱动器113被配置为驱动电连接到自身的字线wl(n)，wl(n+1)，…的电路，当从列解码器103输入用于活化字线信号时，驱动连接到自身的字线。
如图4所示，由在Y方向相邻的感测放大器列SAA和在X方向相邻的字线驱动器列WLDA所包围的区域(存储器垫)中配置多个字线wl(n)，wl(n+1)，...，和多个位线bl(k)，...(k是任意整数)，和电连接到多个字线wl(n)，wl(n+1)，...中任何一条字线及多个位线bl(k)，…的存储器单元MC。进一步，为了避免使图式繁琐，图4仅表示一部分的存储器单元MC。
每一个字线wl(n)，wl(n+1)在Y方向以一定间隔设置且在X方向延伸，并且在延伸方向的一端(在图4示例中为左端或右端)电连接到对应的字线驱动器113。另外，每一个位线bl(k)，...在X方向以一定间隔设置且在Y方向延伸，并且配置为对多个字线wl(n)，wl(n+1)，...垂直相交。另外，每一个位线bl(k)，...在延伸方向的一端(在图4示例中为上端或下端)电连接到对应的感测放大器111。进一步，例如，在X方向的一端(在图4示例中为左侧)连接到字线驱动器列WLDA的字线驱动器113的字线，以及在X方向的另一端(在图4示例中为右侧)连接到字线驱动器列WLDA的字线驱动器113的字线，可以在存储器垫中沿着Y方向交替地排列。另外，例如，在Y方向的一端(在图4示例中为上侧)连接到感测放大器列SAA的感测放大器111的位线，以及在Y方向的另一端(在图4示例中为下侧)连接到感测放大器列SAA的感测放大器111的位线，可以在存储器垫中沿着X方向交替地排列。
每一个存储器单元MC被配置在多个字线wl(n)，wl(n+1)，...中任何一条字线，以及多个位线bl(k)，...中任何一条位线的相交处。另外，各个存储器单元MC的配置可以与众所周知的配置(例如，图1中(a)所示的配置)相同。
进一步，由于关于各个存储器单元MC的数据控制的细节与众所周知的技术相同，因此在本实施例中将省略说明。
在本实施例中，由感测放大器列SAA和字线驱动器列WLDA所包围的区域(存储器垫)被分为多个类型区域(在该示例中为RC，Rc，rC，rc)。说明各个类型时，RC表示该区域靠近字线驱动器113并且靠近感测放大器111。另外，Rc表示该区域靠近字线驱动器113并且远离感测放大器111。另外，rC表示该区域远离字线驱动器113并且靠近感测放大器111。另外，rc表示该区域远离字线驱动器113并且远离感测放大器111。在此情况下，如图4所示，多个字线wl(n)，wl(n+1)，...被分类为靠近感测放大器111的第一群组(配置在RC区域或rC区域中的字线的群组)，或者，远离感测放大器111的第二群组(配置在Rc区域或rc区域中的字线的群组)。
接下来，将详细说明本实施例中的感测放大器控制部107的功能。在本实施例中，当根据从感测放大器111的距离，将多个字线wl(n)，wl(n+1)，…分类为多个群组时，具有活化感测放大器111的延迟时间td_saon(延迟量)，上述延迟时间td_saon是在多个字线wl(n)，wl(n+1)，…中的活化字线在已分类的群组中所设定，基于上述被设定的延迟时间td_saon越长(越大)以使对上述感测放大器111的群组距离越短，感测放大器控制部107可以控制活化感测放大器111的时序。因此，可根据在每一个多个群组中所设定的延迟时间td_saon，控制使感测放大器111活化的时序。因此，与在每一个多个字线wl(n)，wl(n+1)，...设定延迟时间td_saon的情况相比，可以简化用于储存延迟时间td_saon的电路和装置，同时减轻设定延迟时间td_saon的处理。因此能容易地控制活化感测放大器111的时序。
另外，在本实施例中，用于识别多个字线wl(n)，wl(n+1)，...中的活化字线在已分类的群组的情报包括列地址信号raa(表示多个字线wl(n)，wl(n+1)，...中的活化字线的信号)。因此，可以根据列地址信号raa容易辨别活化字线被分类在哪一个群组。因此能更容易控制活化感测放大器111的时序。
参照图5，将说明在此情况下的感测放大器控制部107的功能。图5是在存储器垫中的多个区域(RC区域，rC区域，Rc区域，rc区域)与用于活化感测放大器111的延迟时间td_saon之间的关系的示例图。在本实施例中，由列预先解码器102所产生的列地址信号raa包括一个以上的位(在此为2位)的情报raa[i]，raa[i-1](i为任意整数)，上述一个以上的位表示活化字线被分类在那一个群组(第一群组或第二群组)。在图5标例中，当配置在存储器垫中的上部RC区域和rC区域中的字线活化时，在列地址信号raa中包括raa[i]＝0和raa[i-1]＝0。另外，当配置在存储器垫中的Rc区域和rc区域上部的字线活化时，在列地址信号raa中包括raa[i]＝0和raa[i-1]＝1，当配置在存储器垫中的Rc区域和rc区域的下部字线活化时，在列地址信号raa中包括raa[i]＝1和raa[i-1]＝0。另外，当配置在存储器垫中的下部RC区域和rC区域的字线活化时，在列地址信号raa中包括raa[i]＝1和raa[i-1]＝1。
也就是，在图5示例中，当raa[i]和raa[i-1]的值相同时，活化字线被分类在第一群组(靠近感测放大器111的群组)。另外，当raa[i]和raa[i-1]的值不同时，活化字线被分类在第二群组(远离感测放大器111的群组)。
另外，如图5所示，当raa[i]和raa[i-1]的值相同时(当活化靠近感测放大器111的字线时)，活化感测放大器111的延迟时间td_saon被设定为较长，当raa[i]和raa[i-1]的值不同时(当活化远离读出放大器111的字线时)，活化感测放大器111的延迟时间td_saon被设定为较短。
感测放大器控制部107，例如，利用如图5所示的raa[i]和raa[i-1]与延迟时间td_saon之间的关系的查询表等，可以调整有效的感测放大器活化信号saon的输出时序。以此方式，具有活化感测放大器111的延迟时间td_saon(延迟量)，上述延迟时间td_saon是在多个字线wl(n)，wl(n+1)，…中的活化字线在已分类的群组中所设定，根据上述被设定的延迟时间td_saon越长以使对上述感测放大器111的群组距离越短，感测放大器控制部107可以控制活化感测放大器111的时序。另外，以此方式，根据列地址信号raa(表示多个字线wl(n)，wl(n+1)，...中的活化字线的信号)，感测放大器控制部107可以控制活化感测放大器111的时序。
另外，在本实施例中，感测放大器控制部107包括电路部200，在输入字线活化信号wlon(用于活化多个字线wl(n)，wl(n+1)，...中的任何一条字线的信号)时，延迟输出用于活化感测放大器111的信号，以使任何的字线的位置离感测放大器111越近，则活化感测放大器111的时序就越晚。因此，当活化字线靠近感测放大器111时，延迟输出感测放大器活化信号saon(用于活化感测放大器111的信号)，因此，可以延迟活化感测放大器111的时序。
参照图6，将说明电路部200的配置。电路部200包括P信道型MOSFET 201，电阻202，N通道型MOSFET 203，反相器204，MOS电容器205和206，NAND电路207，反相器208，NAND电路209，反相器210，NAND电路211和212，以及反相器213。
MOSFET 201，电阻202，以及MOSFET 203串联连接在电源和接地之间。另外，字线活化信号wlon被输入到MOSFET 201和MOSFET 203的栅极。MOSFET 201和电阻202之间的连接节点N1连接到反相器204的输入端子。另外，由N通道型MOSFET组成的MOS电容器205的栅极连接到连接节点N1。另外，MOS电容器205的漏极和源极接地。
另外，由N通道型MOSFET组成的MOS电容器206的栅极连接到连接节点N1。另外，MOS电容器206的漏极和源极连接到NAND电路211的输出端子。
列地址信号raa中包括的情报raa[i]被输入到NAND电路207的一个输入端子。另外，列地址信号raa中包括的情报raa[i-1]被输入到反相器208的输入端子，并且反相器208的输出端子连接到NAND电路207的另一个输入端子。
NAND电路209的一个输入端子连接到反相器210的输出端子。另外，列地址信号raa中包括的情报raa[i-1]被输入到NAND电路209的另一个输入端子。包括列地址信号raa的情报raa[i]被输入到反相器210的输入端子。
NAND电路211的一个输入端子连接至NAND电路207的输出端子，并且NAND电路211的另一输入端子连接至NAND电路209的输出端子。
字线活化信号wlon被输入到NAND电路212的一个输入端子。另外，NAND电路212的另一个输入端子连接到反相器204的输出端子。另外，NAND电路212的输出端子连接到反相器213的输入端子。
反相器213对从NAND电路212输入的信号进行逻辑反相，并输出该逻辑反相后的信号作为感测放大器活化信号saon。
接下来，将说明电路部200的操作。首先，当字线活化信号wlon为低电平时，MOSFET201变为导通状态而且MOSFET 203变为截止状态。在此情况下，MOS电容器205经由MOSFET201充电。另外，在此情况下，NAND电路212的一个端子的电位为高电平，而另一输入端子的电位为低电平。因此，NAND电路212的输出信号为高电平，并且从反相器213输出的感测放大器活化信号saon为低电平。
接下来，当字线活化信号wlon变为高电平时，MOSFET 201变为截止状态而且MOSFET 203变为导通状态。在此情况下，MOS电容器205开始放电。然后，随着进行MOS电容器205的放电，当输入到反相器204的延迟信号dly的电位下降时，NAND电路212的另一个输入端子的电位变为高电平。因此，NAND电路212的输出信号变为低电平，并且从反相器213输出的感测放大器活化信号saon变为高电平(有效)。
在此，当情报raa[i]＝0而且情报raa[i-1]＝0时，以及当情报raa[i]＝1而且情报raa[i-1]＝1时，从NAND电路207输出的信号eo10和从NAND电路209输出的信号eo01变为高电平。因此，从NAND电路211输出的信号eor变为低电平。在此情况下，借由对MOS电容器206进行充电，延迟信号dly的电荷量变大，并且延迟信号dly的电位下降变慢。因此，延迟从反相器213输出的感测放大器活化信号saon达到高电平的时序。
另一方面，当情报raa[i]＝0并且情报raa[i-1]＝1时，以及当情报raa[i]＝1并且情报raa[i-1]＝0时，从NAND电路207输出的输出信号eo10或从NAND电路209输出的信号eo01变为低电平。因此，从NAND电路211输出的信号eor变为高电平。在此情况下，由于未对MOS电容器206进行充电，因此延迟信号dly的电荷量变小，并且由MOSFET 203的延迟信号dly的电位迅速降低。因此，从反相器213输出的感测放大器活化信号saon达到高电平的时序比对MOS电容器206进行充电时更早。
图7是电路图的操作示例的时序图。如参照图5和图6所述，当情报raa[i]＝0并且情报raa[i-1]＝0，以及当情报raa[i]＝1并且情报raa[i-1]＝1时，从字线活化信号wlon的上升边缘到感测放大器活化信号saon的上升边缘的延迟时间td_saon，比情报raa[i]＝0并且情报raa[i-1]＝1，以及情报raa[i]＝1并且情报raa[i-1]＝0的情况更长。也就是，当活化字线被分类在第一群组(靠近感测放大器111的群组)时，延迟感测放大器111的活化时序。进一步，感测放大器活化信号saon变为低电平(无效)的时序可以是字线活化信号wlon的下降边缘之后的时序。另外，无论情报raa[i]和情报raa[i-1]是否具有相同的值，感测放大器活化信号saon变为低电平(无效)的时序可以是相同的时序，也可以是不同的时序(例如，当情报raa[i]和情报raa[i-1]具有相同的值时，比当情报raa[i]和情报raa[i-1]的值是不同的值时更晚等)。
图8是与本实施例有关的半导体存储装置100的操作示例的时序图。首先，参照图8中(a)，将说明关于对远离字线驱动器113并且靠近感测放大器111的区域(rC区域)中的存储器单元MC存取时，字线wl(n)，wl(n+1)和位线bl(k)的活化时序的示例。
在时间t11中，当用于活化字线wl(n)的字线活化信号wlon变为高电平(有效)时，连接到字线wl(n)的字线驱动器113变为开始字线wl(n)的驱动(活化)。在此，配置在RC区域的字线wl(n)的电压表示为wl(n)[R]。在此，从开始配置在RC区域的字线wl(n)的活化到完成为止期间，由于配置在RC区中的字线wl(n)和与其相邻的字线wl(n+1)之间发生串音，因此，配置在RC区域的字线wl(n+1)的电压上升。进一步，在此，设置在RC区域的字线wl(n+1)的电压表示为wl(n+1)[R]。然后，当完成配置在RC区域的字线wl(n)的活化时，配置在RC区域的字线wl(n+1)的电压逐渐降低，变为低电平。
另外，在开始配置在RC区域的字线wl(n)的活化之后，开始配置在rC区域中的字线wl(n)的活化。进一步，在此，设置在rC区域中的字线wl(n)的电压表示为wl(n)[r]。另外，从开始在rC区域中提供的字线wl(n)的活化到完成为止期间，由于配置在rC区域中的字线wl(n)和与其相邻的字线wl(n+1)之间发生串音，因此，配置在rC区域的字线wl(n+1)的电压上升。在此，配置在rC区域中的字线wl(n+1)的电压表示为wl(n+1)[r]。然后，当完成配置在rC区域中的字线wl(n)的活化时，配置在rC区域中的字线wl(n+1)的电压逐渐降低。
在此，如上所述，当存取rC区域中的存储器单元MC时，情报raa[i]和情报raa[i-1]被设定为相同的值。因此，从字线活化信号wlon的上升边缘到感测放大器活化信号saon的上升边缘的延迟时间td_saon变长。然后，在时间t12中，当用于活化配置在rC区域的位线bl(k)的感测放大器活化信号saon变为高电平(有效)时，配置在rC区域的位线连接到b1(k)的感测放大器111开始驱动(活化)上述位线b1(k)。进一步，在此，配置在rC区域的位线bl(k)的电压表示为bl(k)[R]。
此后，在时间t13中，配置在rC区域的字线wl(n+1)的电压变为低电平。然后，在之后的时间t14中，完成配置在rC区域的位线bl(k)的活化。
以此方式，当活化字线wl(n)的位置靠近感测放大器111时，不论上述字线wl(n)的位置是否靠近字线驱动器113，可以延迟感测放大器111活化的时序。因此，即使当活化靠近感测放大器111的字线wl(n)时，在与上述字线wl(n)相邻的字线wl(n+1)的电压下降到电平之后，由于可以活化感测放大器111，因此可以防止连接到相邻字线wl(n+1)的存储器单元MC的电荷减少。
接下来，参照图8中(b)，将说明关于对远离字线驱动器113并且远离感测放大器111的区域(rc区域)中的存储器单元MC存取时，字线wl(n)，wl(n+1)和位线b1(k)的活化时序的示例。进一步，在时间t21中，字线活化信号wlon变为高电平(有效)时，字线wl(n)和字线wl(n+1)的电压变化与图8中(a)相同。另外，在此，配置在Rc区域的字线wl(n)的电压表示为wl(n)[R]，以及配置在Rc区域的字线wl(n+1)的电压表示为wl(n+1)[R]。另外，配置在rc区域中的字线wl(n)的电压表示为wl(n)[r]，以及配置在rc区域的字线wl(n+1)的电压表示为wl(n+1)[r]。
在此，当存取rc区域中的存储器单元MC时，情报raa[i]和情报raa[i-1]被设定为不同的值。因此，从字线活化信号wlon的上升边缘到感测放大器活化信号saon的上升边缘的延迟时间td_saon变短。然后，在时间t22中，当用于活化配置在rc区域的位线bl(k)的感测放大器活化信号saon变为高电平(有效)时，配置在rC区域的位线连接到b1(k)的感测放大器111开始驱动(活化)上述位线b1(k)。进一步，在此，配置在rc区域的位线bl(k)的电压表示为bl(k)[c]。
进一步，与图8中(a)所示的情况不同，因为rc区域远离感测放大器111，所以完成配置在rc区域的位线bl(k)的活化时间变长。因此，在直到完成配置在rc区域的位线bl(k)的活化为止的时间t23中，配置在rc区域的字线wl(n+1)的电压变为低电平。然后，在之后的时间t24中，完成配置在rc区域的位线bl(k)的活化。
以此方式，当活化字线wl(n)的位置远离感测放大器111时，即使设定延迟时间td_saon变短，与字线wl(n)相邻的字线wl(n+1)的电压下降到低电平之后，可以活化感测放大器111。因此，可以抑制干扰的发生。
如上所述，根据本实施例的半导体存储装置，当活化字线wl(n)的位置靠近感测放大器111时，延迟活化感测放大器111的时序。因此，例如，即使当活化接近感测放大器111的字线wl(n)时，与字线wl(n)相邻的字线wl(n+1)的电压也下降到低电平之后，由于可以活化感测放大器111。因此可以防止连接到相邻字线wl(n+1)的存储器单元MC的电荷减少。因此，与活化字线wl9n)的位置无关，可以抑制干扰的发生。
另外，例如，在Y方向的一端(在图4示例中为上侧)连接到感测放大器列SAA的感测放大器111的位线，以及在Y方向的另一端(在图4示例中为下侧)连接到感测放大器列SAA的感测放大器111的位线，在存储器垫中沿X方向交替排列时，在Y方向的一端的感测放大器列SAA的感测放大器111可以用于存取存储器单元MC，上述存储器单元MC储存特定数据列的第偶数数据(例如DQ0，DQ2等)和第奇数数据(例如DQ1，DQ3等)中的任何一方。另外，在Y方向的另一端的感测放大器列SAA的感测放大器111用于存取存储器单元MC，上述存储器单元MC储存数据列的第偶数数据(例如DQ0，DQ2等)和第奇数数据(例如DQ1，DQ3等)中的任何一方。在此情况下，为了存取数据列中的各个数据，可以想到同时活化在Y方向的两端的各个感测放大器列SAA的感测放大器111。在此，根据本实施例的半导体存储装置，即使到储存数据列的各个数据的多个存储器单元MC的距离在Y方向两端的各个感测放大器列SAA之间的距离不同时(例如，当其在Y方向的一端靠近感测放大器列SAA，但在Y方向的另一端远离感测放大器列SAA时)，可以根据存取的存储器单元MC的位置来各别控制Y方向两端的各个感测放大器列SAA的感测放大器111的活化时序。
以上所述各个实施例是用于简单地理解本发明，没有描述为限制本发明。因此，上述各个实施例中所示的各个特征，意在包括属于本发明的技术范围的全部设计变更和等同替换。
例如，在上述实施例中，以半导体存储装置100为DRAM的情况为例进行说明，但本发明不限于此。例如，半导体存储装置100如果包括多个字线，位线，连接到该多个字线中任何一条字线和位线的多个存储器单元，以及连接到位线的感测放大器，也可以使用其他半导体存储装置(例如，静态随机存取存储器(Static Random Access Memory,SRAM))。
另外，在上述实施例中，以延迟时间td_saon(延迟量)为长或为短中的任何一个情况为例进行说明，但本发明不限于此。例如，延迟量程度可以被分类为三个以上。进一步，在此情况下，可以根据延迟量程度的数量来增加与电路部200的MOS电容器206同样的MOS电容器的数量。
另外，在上述实施例中，将多个字线wl(n)，wl(n+1)，...分类为两群组(第一群组和第二群组)中的任何一个情况为例进行说明，但本发明不限于此。例如，多个字线wl(n)，wl(n+1)，...可以被分类为三个以上群组中的任何一个。
另外，在上述实施例中，将存储器垫划分为四种类型(RC，Rc，rC，rc)的区域的情况为例进行说明，但本发明不限于此。例如，存储器垫可以被划分为四个以外的多个类型的区域。
另外，在上述实施例中，如图3至图5所示，RC区域和Rc区域在X方向的尺寸与rC区域和rc区域在X方向的尺寸的比例约为1：2，RC区域和rC区域在Y方向的尺寸与Rc区域和rc区域在Y方向的尺寸的比例约为1：2的情况为例进行说明，但本发明不限于此。例如，这些比例可以任意设定。
另外，在上述实施例中，感测放大器控制部107在本发明中为“控制部”的情况为例进行说明，但本发明不限于此。例如，可以配置并实现与上述感测放大器控制部107的功能相同的功能的电路或装置作为控制部。
进一步，图2所示的半导体存储装置100和图6所示的电路部200的配置为示例，可以适当地变更，也可以采用其他各种的配置。

Claims (5)

1.一种半导体存储装置，包括：
多个字线；
位线；
多个存储器单元，连接到该多个字线中的任何一条字线和该位线；
感测放大器，连接到该位线；以及
控制部，控制以使在该多个字线中的活化字线的位置越靠近该感测放大器，活化该感测放大器的时序就越晚。
2.如权利要求1所述的半导体存储装置，其特征在于，根据表示该多个字线中的活化字线的信号，该控制部控制活化该感测放大器的时序。
3.如权利要求1所述的半导体存储装置，其特征在于，该控制部包括：
电路部，当输入用于活化该多个字线中的任何一条字线的信号时，延迟输出用于活化感测放大器的信号，以使该任何一条字线的位置越靠近该感测放大器，则活化该感测放大器的时序就越晚。
4.如权利要求1所述的半导体存储装置，其特征在于，当根据该多个字线到该感测放大器的距离，该多个字线被分类为多个群组时，该多个字线中的活化字线在已分类的群组中所设定的延迟量，可根据对于该感测放大器的群组的距离越短，则所设定的该延迟量越大，该控制部控制活化该感测放大器的时序。
5.如权利要求4所述的半导体存储装置，其特征在于，用于识别该多个字线中的活化字线在已分类的群组的情报，包括表示该多个字线中的活化字线的信号。
CN202110258672.2A 2021-03-10 2021-03-10 半导体存储装置 Pending CN115083471A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110258672.2A CN115083471A (zh) 2021-03-10 2021-03-10 半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110258672.2A CN115083471A (zh) 2021-03-10 2021-03-10 半导体存储装置

Publications (1)

Publication Number Publication Date
CN115083471A true CN115083471A (zh) 2022-09-20

Family

ID=83241709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110258672.2A Pending CN115083471A (zh) 2021-03-10 2021-03-10 半导体存储装置

Country Status (1)

Country Link
CN (1) CN115083471A (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03276673A (ja) * 1990-03-26 1991-12-06 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH07147087A (ja) * 1993-06-01 1995-06-06 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2001135085A (ja) * 1999-11-01 2001-05-18 Oki Electric Ind Co Ltd 強誘電体メモリ装置およびセンスアンプの起動タイミング設定方法
US6434736B1 (en) * 1999-07-08 2002-08-13 Intel Corporation Location based timing scheme in memory design
US20030156486A1 (en) * 2002-02-20 2003-08-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reading at high speed
KR20030075579A (ko) * 2002-03-19 2003-09-26 삼성전자주식회사 반도체 메모리 장치
US20080074938A1 (en) * 2006-09-27 2008-03-27 Fujitsu Limited Semiconductor memory and testing method of same
US20100085824A1 (en) * 2008-10-08 2010-04-08 Elpida Memory,Inc. Semiconductor device having delay control circuit
US20100265778A1 (en) * 2009-04-15 2010-10-21 International Business Machines Corporation Semiconductor memory device
US20110149663A1 (en) * 2009-12-21 2011-06-23 Elpida Memory, Inc. Semiconductor device and semiconductor memory device
CN109935257A (zh) * 2017-11-28 2019-06-25 瑞萨电子株式会社 半导体器件

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03276673A (ja) * 1990-03-26 1991-12-06 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH07147087A (ja) * 1993-06-01 1995-06-06 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6434736B1 (en) * 1999-07-08 2002-08-13 Intel Corporation Location based timing scheme in memory design
JP2001135085A (ja) * 1999-11-01 2001-05-18 Oki Electric Ind Co Ltd 強誘電体メモリ装置およびセンスアンプの起動タイミング設定方法
US20030156486A1 (en) * 2002-02-20 2003-08-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reading at high speed
TW574693B (en) * 2002-02-20 2004-02-01 Mitsubishi Electric Corp Semiconductor memory device
KR20030075579A (ko) * 2002-03-19 2003-09-26 삼성전자주식회사 반도체 메모리 장치
US20080074938A1 (en) * 2006-09-27 2008-03-27 Fujitsu Limited Semiconductor memory and testing method of same
US20100085824A1 (en) * 2008-10-08 2010-04-08 Elpida Memory,Inc. Semiconductor device having delay control circuit
US20100265778A1 (en) * 2009-04-15 2010-10-21 International Business Machines Corporation Semiconductor memory device
US20110149663A1 (en) * 2009-12-21 2011-06-23 Elpida Memory, Inc. Semiconductor device and semiconductor memory device
CN109935257A (zh) * 2017-11-28 2019-06-25 瑞萨电子株式会社 半导体器件

Similar Documents

Publication Publication Date Title
US5416748A (en) Semiconductor memory device having dual word line structure
EP0165106A2 (en) Semiconductor memory device
KR100587168B1 (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법
US7460430B2 (en) Memory devices having reduced coupling noise between wordlines
JP4118364B2 (ja) 半導体記憶装置
US20140226423A1 (en) Device
US5367493A (en) Dynamic type semiconductor memory device having reduced peak current during refresh mode and method of operating the same
US7206252B2 (en) Circuit and method for generating word line control signals and semiconductor memory device having the same
US6456563B1 (en) Semiconductor memory device that operates in sychronization with a clock signal
US6243297B1 (en) Semiconductor storage device
US7215593B2 (en) Semiconductor storage device
US6166977A (en) Address controlled sense amplifier overdrive timing for semiconductor memory device
KR102548033B1 (ko) 반도체 기억장치
US7072228B2 (en) Semiconductor memory device with improved precharge timing
IE51438B1 (en) Semiconductor ram device comprising a matrix of static memory cells
CN115083471A (zh) 半导体存储装置
CN111312311B (zh) 用于减少写入上拉时间的设备和使用方法
US6181633B1 (en) Semiconductor device
TWI738615B (zh) 半導體記憶裝置
US6246631B1 (en) Semiconductor memory device
JPH11353870A (ja) 半導体記憶装置
US8547765B2 (en) Semiconductor device having sense amplifiers
US20240071469A1 (en) Memory with single transistor sub-word line drivers, and associated systems, devices, and methods
JP2024044809A (ja) 半導体記憶装置
CN115831183A (zh) 包含具有减小的栅极诱发漏极泄漏的存储器子字驱动器电路的设备及用于所述电路的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination