JPH03276673A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH03276673A
JPH03276673A JP2076023A JP7602390A JPH03276673A JP H03276673 A JPH03276673 A JP H03276673A JP 2076023 A JP2076023 A JP 2076023A JP 7602390 A JP7602390 A JP 7602390A JP H03276673 A JPH03276673 A JP H03276673A
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JP
Japan
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transistor
sense amplifier
type
potential
well
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JP2076023A
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English (en)
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Hiroyuki Yamauchi
寛行 山内
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は　半導体記憶装置　特にダイナミックランダム
アクセスメモリ　（ＤＲＡＭ）装置に関するものであａ 従来の技術 第ＸＯ図ｔＬ　　従来の技術と本発明の技術のセンスア
ンプ回路とそれ以外のＤＲＡＭ周辺回路を形成する基板
叉はウェル電位の比較を行なったものである。以下、半
導体基板の導電型や単一ウェルか多重ウェルかの区別を
つけて、　４つの型について従来の技術を説明すも まずミ　第１図に示すようなＰ型基板又は、　Ｐ型ウェ
ル５にＰ型のセンスアンプ回路を形成する場合、従来の
技術ではまずＮ型ウェル４ａ〜４ｃを形成Ｌ　その中に
Ｐ型のＭＯＳトランジスター回路を形成し　そのＮ型ウ
ェル４ｂの電位Ｖｏ−２１１件の周辺回路やメモリーセ
ル部のＰ型のＭＯＳ）ランシスター回路を形成するＮ型
ウェル４　ａ、４　ｃの電位Ｖ　ｏｏｌ　、　Ｖ　ｏｗ
ｌと同じ電位に設定していれ　５ａはセンスアンプ回路
とその他の周辺回路　あるいはメモリセルのＮＭＯＳ部
形成頭形成領域又　第２図に示すようなＮ型基板又はＮ
型ウェル１０にＮ型のセンスアンプ回路を形成する場合
、従来の技術ではまず、Ｐ型ウェル９ａ〜９Ｃを形成し
　その中にＮ型のＭＯＳトランジスター回路を形成し　
そのＰ型ウェル９ｂの電位Ｖｓａ＊Ｌ　　他の周辺回路
やメモリーセル部のＮ型のＭＯ３ｈラントランジスタ形
成するＰ型のウェル９　ａ、９　ｃの電位Ｖｓ＋ｚ、　
Ｖａｓｓと同じ電位に設定してい九１０ａはセンスアン
プ回路とその他の周辺回路　あるいはメモリセルのＰＭ
Ｏ３部形成頭形成領域又、第３図、第４図に示すＣＭＯ
Ｓ型においても従来の技術でＬＬＣＭＯ５型センスアン
プ回路を形成する基板又はウェルｌｌｂ、４ｂ、　　９
ｂ、１２ｂの電位Ｖ　８８２、Ｖｃｅ２は　　その他の
周辺回路やメモリーセル部の回路を形成する基板又は　
ウェル１２ａ、９ａ、９ｃ、４ａ、４ｅ、ｌｌａの電位
■ｓｅ１、■［Ｉａａ、ｖｏｏｌ、　Ｖ　ｏ＋）＊と同
電位に設定しティ總発明が解決しようとする課題 しかしなか収　ダイナミックＲＡＭの高集積イし高密度
化に伴ｕＸ、チップ面積も増大し　チ・ノブ内部の電源
線の配線長も長くなり、配線抵抗による電圧降下が増加
する傾向にあも　特に　最大の電流を供給しなくてはな
らないセンスアンプ回路の動作時では、　この電圧降下
により大きく供給電圧が降下［−センスアンプ回路の増
幅動作遅延を生ずる。第６図番、：、センスアンプ回路
に供給する電源線の配線抵抗を、センスアンプ回路の共
通ソースノードに直接接続されている配線の抵抗７１と
、外部電源を供給するバッド６３からセンスアンプ回路
駆動スイッチ６６の間迄の抵抗７２とで示している。ま
た　６０はセンスアンプ脈　６１はメモリアレイ部を示
す。
以下（二　この抵抗７１、７２がセンスアンプ回路の増
幅遅延をどのように誘発するか第７図を用いて説明すも
　第７図において、Ｔ＝Ｔｗでワードライン６７が選択
され　立ち上がると、そのワードライン６７に接続され
たメモリーセル６８が接続されているビット線６９にメ
モリーセル６８に書き込まれていた電位に対応して微小
電位差が生ずる。具体的にζ上　メモリーセルにＯｖが
書き込まれていれば−△ＶＬが生ずるし　メモリーセル
にＶｃｅ（Ｖ）が書き込まれていれば＋△ＶＨが生ずる
。だかぺ　実際には複数のビット線６９には−△ＶＬの
微小電位差が生ずるものもあれば△Ｖｓの微小電位差が
生ずるものもあム 第７図ＵＮ＝１０２４本のビット線６９のなかで、Ｎ−
１本のビット線６９は△ＶＨの微小電位差が生し　１本
のビット線６９だけが−△ＶＬの微小電位差が生じた場
合を示していも　この場合、センスアンプ回路を駆動す
るためにＴ＝Ｔ、でスイッチ６６をオンにすると第６図
に示すよう１：、ＮＭＯＳ型のセンスアンプ回路のトラ
ンジスタ一対の共通ソースノード波形はその時点か収　
前記共通ソースノードの浮遊容量に蓄えられていた電荷
を掃き出しながらＯｖに向かって下がっていく。
Ｔ＝Ｔ２の時点で、センスアンプ回路のトランジスター
がオンになり、共通ソースノードと前記オンになったト
ランジスターに接続されているビット線が複数本　前記
トランジスターを介して接続されるので、前記共通ソー
スノードの電位Ｖ　ｎ　ｆ；ｉ容量が大きい複数本のビ
ット線の電位つまりＶｐｒｅに一瞬引き寄せられること
にな７；＝、、　　Ｔ　＝Ｔｔの時点でセンスアンプ回
路のトランジスターがオンになり、動作を開始したセン
スアンプ回路に接続されたビット線（友　増幅を開始す
る力＜、Ｔ＝Ｔｅの時点でセンスアンプ回路のトランジ
スターがオンにならなかったセンスアンプ回路に接続さ
れたビット線は、　増幅がなされないことになも　同図
において、ｖｌはハイ読みだしのビット線対に接続され
ているセンスアンプがＯＮになるソース電位ＶｎのｉＶ
ｔはロー読みだしのビット線対に接続されているセンス
アンプがＯＮになるソース電位Ｖｎの値であム　第７図
に示すように　Ｔ＝ＴＩの時点でセンスアンプ回路が動
作を開始できるもの＋、を接続されているビット線に　
△ＶＨの微小電位差が生じたもので、Ｎ−１個のセンス
アンプ回路が動作を開始し　接続されているビット線を
、図に示すように増幅すム　しかし　ただ１個の−△Ｖ
Ｌの微小電位差が生じたものは　−瞬高レベル側に引き
寄せられた共通ソースノードの電位Ｖｎが再びＶ２に下
がるまで、つまり’ｒ＝’ｒ婁まで全く動作を開始でき
ないことになム　ここで、Ｎ−１個のセンスアンプ回路
が動作を開始する共通ソースノード電位ｖ１と１個のセ
ンスアンプ回路が動作を開始する共通ソースノード電位
Ｖ２との差限　微小電位差△ＶＨであム　この現象力丈
　センスアンプ回路の増幅遅延の原因であ＆Ｔ＝Ｔｅと
Ｔ　＝　Ｔ　ｓとの間隔τ（遅延時間）を、できるだけ
短くすること力＜、　ＤＲＡＭのセンスアンプ回路の設
計には必要であも　しかし　このτは前記抵抗７１．７
２の値に大きく依存すム また　半導体記憶装置の高集積化　高密度化に伴（＼　
トランジスターも微細化され　サブミクロン領域のＭＯ
Ｓトランジスターが用いられるた敦ショートチャンネル
効果を抑制するた敦　基板濃度を高くする必要があり、
そのため基板バイアス効果も大きくなり、実効的なしき
い値電圧も大きくなってきていも　そのた敢　上記した
ビット線増幅遅延の問題ζよ　いっそう深刻になってき
ている。又　しきい値電圧を小さくする事ができたとし
てもセンスアンプ回路以外の周辺回路を構成するトラン
ジスターのしきい値電圧を小さくし過ぎると、電源ノイ
ズなどによる誤動作東　待機時のリーク電流が増大する
問題があり、前記周辺回路を構成するトランジスターの
しきい値電圧は　あまり低くできないという問題点もあ
ａ 本発明ＧＥＬ　　上述の問題点に鑑みて試されたもので
、ビット線増幅遅延を少なくすることができるセンスア
ンプ回路を提供することを目的とする。
課題を解決するための手段 本発明は　上述の課題を解決するため半導体基板上に形
成された半導体記憶装置においてメモリーセルから読み
だされる微小な電位差を検知、　増幅するセンスアンプ
回路を構成する第１のトランジスターのしきい値電圧を
、メモリーセルを形成する第２のトランジスター又は　
その他の周辺回路を構成する第３のトランジスタのしき
い値電圧より小さくすることを特徴とする半導体記憶装
置である。
作用 本発明（戴　上述の構成によって、センスアンプ回路を
構成するトランジスターには、　基板バイアスが小さく
しか印加されず、一方性の周辺回路を構成するトランジ
スターに（戴　基板パイアスカ大きく印加されるのでセ
ンスアンプ回路を構成するトランジスターのしきい値電
圧のみ他の周辺回路と比較して小さくすることができ、
待機時のリーク電流を増大させることなく、　ビット線
増幅遅延を小さくすることができ、ＤＲＡＭの読みだし
速度を速くできる。
実施例 第１図から第５図に本発明の実施例における半導体記憶
装置を形成する基板又はウェル電位の値を示す。又　第
１０図には本発明と従来例とのセンスアンプ回路とそれ
以外のＤＲＡＭ周辺回路を形成する基板叉はウェル電位
の比較を示している。
（実施例１） 第１１１１　　第１０図に示すようにＰ型基板又は、Ｐ
型ウェル５に形成したＮ型ウェル４ａ〜４ｃの電位にお
いて、Ｐ型のＭＯＳ）ランシスターから構成されるセン
スアンプ回路を形成するウェル電位にはＶ　６６２、前
記センスアンプ回路以外のＰ型のＭＯＳ）ランシスター
から構成される周辺回路を形成するウェル電位にはＶ、
、Ｉ、ｌｈシランスター１キャパシタのメモリーセルを
構成するＰ型のＭＯＳトランジスターを形成するウェル
電位にはＶ。。３を印加し　その大小関係は次の通りで
あａｖｏｏ参＞　　”ｊｏｌｔ　　＞　　ｖｏｏｔこの
ことより、それぞれのウェル内に形成されたトランジス
ターのしきい値電圧はメモリセル内トランジスタのしき
い値電圧をＶｔ・・夏、周辺回路のトランジスターのし
きい値電圧をＶ　ｊｓｅｒ＋、センスアンプ回路のしき
い値電圧をＶｔ５−とすると、当然次の関係となム Ｖ　ｔｏ−＋　　＞　　Ｖ　ｔｐ−ｒｌ＞　　Ｖ　ｔｓ
−（実施例２） 第２皿　第１０図に示すようにＮ型基板又は、Ｎ型ウェ
ル１０に形成したＰ型ウェル９ａ〜９ｃの電位において
、Ｎ型のＭＯＳトランジスターかう構成されるセンスア
ンプ回路を形成するウェル電位にはＶ　１１８２、前記
センスアンプ回路以外のＮ型のＭＯＳ　トランジスター
から構成される周辺回路を形成するウェル電位にはＶｌ
ｌｌ、１トランジスタ１キヤパシタのメモリーセルを構
成するＮ型のＭＯＳ）ランシスターを形成するウェル電
位にはｖ８８３を印加し　その大小関係は次の通りであ
もＶ■ｓ　　＞　　Ｖｌｌｌ　　＞　　Ｖｌｌｌこのこ
とより、それぞれのウェル内に形成されたトランジスタ
ーのしきい値電圧はセル内トランジスタのしきい値電圧
をｖｔｏ・１、周辺回路のトランジスターのしきい値電
圧をＶ　ｔｅａｒｌ、センスアンプ回路のしきい値電圧
をＶｔ口とすると、当然次の関係となも Ｖ　ｊｏｌｔ　　＞　　Ｖ　ｔ　ｅ−ｘ　　＞　　Ｖ　
ｔｓｓ（実施例３） 第３医　第１０図に示すようにＰ型基板又はＰ型ウェル
５に形成したＮ型ウェル４ａ〜４０の電位において、Ｐ
型のＭＯＳ）ランシスターから構成されるセンスアンプ
回路を形成するウェル電位にはＶ　ｏｏｅ、前記センス
アンプ回路以外のＰ型のＭＯＳ）ランシスターから構成
される周辺回路を形成するウェル電位にはＶ　（＋　０
１．１トランジスター１キヤパシタのメモリーセルを構
成するＰ型のＭＯＳトランジスターを形成するウェル電
位にはＶｅｏ３を印加し　その大小関係は次の通りであ
ムＶｏｏｓ　　＞　　Ｖｌｌｌ　　＞　　Ｖｌｌｌこの
ことより、Ｎ型のウェル内に形成されたＰ型のトランジ
スターのしきい値電圧はセル内トランジスタのしきい値
電圧をＶｔ−＊＋、周辺回路のトランジスターのしきい
値電圧をＶｔｐ＊ｒ＋、センスアンプ回路のしきい値電
圧をＶｔ□とすると、当然次の関係となム Ｖ　　ｊｏｌｔ　　　＞　　　　Ｖ　　ｔｐ−ｒＩ　　
　＞　　　　Ｖ　　ｔｗ−又前記Ｎ型ウェル４ａ〜４ｃ
に形成したＰ型ウェル１１ａ、ｌｌｂの電位において、
Ｎ型のＭＯＳトランジスターから構成されるセンスアン
プ回路を形成するウェル電位にはｖＩ＠２、前記センス
アンプ回路以外のＮ型のＭＯＳトランジスターから構成
される周辺回路を形成するウェル電位にはｖｓｓ＋、１
トランジスター　１キヤパシタのメモリーセルを構成す
るＰ型のＭＯＳトランジスターを形成するウェル電位に
はｖＩＩＩｓを印加し　その大小関係は次の通りであム ｖＩＩＩｓ　　＞　ＩＶ＊ｓ＋　　＞　ｌ　Ｖｌｌｌこ
のことより、Ｐ型のウェル内に形成されたＮ型のトラン
ジスターのしきい値電圧はセル内トランジスタのしきい
値電圧をｖｔｏ＠Ｉ、周辺回路のトランジスターのしき
い値電圧をＶ　ｔｅａｒＩ、　　センスアンプ回路のし
きい値電圧をＶｔ・・とすると、当然次の関係となａ Ｖ　ｊｏｌｔ　　＞　　Ｖ　ｔ　ｅ＠ｘ　　＞　　Ｖ　
ｔｅａ（実施例４） 第４皿　第１０図に示すようにＮ型基板又ζよＮ型ウェ
ル１０に形成したＰ型ウェル９ａ〜９ｃの電位において
、Ｎ型のＭＯＳトランジスターから構成されるセンスア
ンプ回路を形成するウェル電位にはｖａｓｓ、前記セン
スアンプ回路以外のＮ型のＭＯＳトランジスターから構
成される周辺回路を形成するウェル電位にはｖｓｓ＋、
１トランジスター、　１キヤパシタのメモリーセルを構
成するＮ型のＭＯＳ）ランシスターを形成するウェル電
位にはＶｓｓｓを印加し　その大小関係は次の通りであ
ムＶｓｓｓ　ｌ　　＞　　ｌ　　Ｖｅｓｔ　ｌ　　＞　
　Ｉ　　Ｖａｓｔこのことより、Ｐ型のウェル内に形成
されたＮ型のトランジスターのしきい値電圧はセル内ト
ランジスタのしきい値電圧をＶｔ−＋、周辺回路のトラ
ンジスターのしきい値電圧をＶｔ−・「１、センスアン
プ回路のしきい値電圧をＶｔ５ｓとすると、当然次の関
係となも Ｖｔｏ＠＋ｌ＞１Ｖｔｐ−＋ｌ＞１Ｖｔｓｓｌ又前記Ｐ
型ウエル９ａ〜９ｃに形成したＮ型ウェル１２ａ、１２
ｂの電位において、Ｐ型のＭＯＳ）ランシスターから構
成されるセンスアンプ回路を形成するウェル電位にはＶ
　ｏｏｔ、前記センスアンプ回路以外のＮ型のＭＯＳ）
ランシスターから構成される周辺回路を形成するウェル
電位にはＶ　ｏ　ｏ　Ｉ、１トランジスター、　１キヤ
パシタのメモリーセルを構成するＰ型のＭＯＳトランジ
スターを形成するウェル電位にはＶｏ。３を印加し　そ
の大小関係は次の通りであも Ｖｏ。３　〉　Ｖｏ。１　〉　Ｖｏ、２このことより、
Ｎ型のウェル内に形成されたＰ型のトランジスターのし
きい値電圧はセル内トランジスタのしきい値電圧をｖｔ
ｏ・１、周辺回路のトランジスターのしきい値電圧をＶ
　ｊｅ＊ｒ＋、センスアンプ回路のしきい値電圧をＶｔ
ｍ−とすると、当然次の関係となム Ｖｔｏ、１１〉１ｔ　ｅａｒｌ　ｌ　＞　ｌ　Ｖ　ｔｓ
ｓ実施例１〜４に示したしきい値の設定により、それぞ
れの回路に要求される回路特性を向上させることができ
４　つまり、メモリセル内トランジスターはそのＶｔを
高くし　リークを少なくする事ができ、保持特性がよく
なム　周辺トランジスターにおいても待機時のリーク電
流や、電源ノイズによる誤動作を防ぐことができ、かつ
電流駆動能力を大きく損なわずに済む。そして、センス
アンプ回路においてζよ　待機時にはしきい値電圧がＯ
ｖ付近でも以下に示す回路的工夫で完全にカットオフさ
せることができ問題なくビット線増幅遅延の問題を改善
することができも 第５図は、　センスアンプ回路において、ＤＲＡＭの待
機時に　しきい値電圧がＯＶ付近でもセンスアンプ回路
を構成するトランジスターを完全にカットオフさせるこ
とができる回路図であも　第５図において、　２１はビ
ット線辣　２０，２４はそれぞれＰ型、Ｎ型のフリップ
フロップ回路で、ウェル、基板の電位はそれぞれＶ　ａ
＠ｅ、　■１１２であム　２２に示すのはメモリーセル
であ４Ｎ型のスイッチングトランジスタの基板電位は”
Ｊ　ａｓｓであム　２７．２８に示すのはそれぞれＰ型
、Ｎ型のフリップフロップ回路２０．２４の駆動トラン
ジスターでウェル　基板の電位はそれぞれＶ、。１、Ｖ
ｅｓｔであム３１．３２に示すのは、　Ｐ型、Ｎ型のフ
リップフロップ回路２０．２４の駆動線２５．２６の電
位を決定するクランプ回路であ４　この回路を形成する
ウェル、基板の電位はそれぞれｖ、＋１１　、　Ｖ　ｓ
ｅｔであム３０．２９Ｕ　　それぞれＰ型、Ｎ型のフリ
ップフロップ回路２０．２４の駆動トランジスターの制
御線である。　３４はＧＮＤ線であム　３３は　センス
アンプの電源Ｖｃｃであム　ここで、ｖｏ。１．Ｖｏ。
ａ、　Ｖ　ａａ＋、　Ｖａｓｔ、　ｖｓｉｎ（Ｄ大小関
係は、　実施例１〜４で示した通りであム 第５図に示す回路の動作について簡単に説明すると、制
御線３０、２９ζ戴　それぞれり、Ｈの時にＰ型、Ｎ型
のフリップフロップ回路２０．２４の駆動トランジスタ
ー２７．２８をオンＬ、、Ｈ，Ｌの時にオフすム　又　
この時には　クランプ回路３２．３３をオンして、それ
ぞれ駆動線２５．２６の電位をＶｔ　ｎ、（Ｖｃ　ｃ−
Ｖｔ　ｐ）に決定すム　ここでＶｔｎ、Ｖｔｐはトラン
ジスター３２．３１のしきい値電圧である。このようく
　駆動線２５の電位を１　／　２　Ｖ　ｃ　ｃより小さ
く設定し　駆動線２６の電位を１　／　２　Ｖ　ｃ　ｃ
より大きく設定することにより、　１　／　２　Ｖ　ｃ
　ｃレベルにプリチャージされたビット線に接続された
フリップフロップトランジスター２０．２４を、たとえ
しきい値電圧がｏＶに近くても完全にカットオフさせる
ことができる。
第８図に　１６Ｍｂ　ｉ　ｔ　ＤＲＡＭを仮定してビッ
ト線増幅遅延を回路シミュレーションした結果を示す。
ここで、　ビット線容量３００　ｆ　Ｆ、　　センスア
ンプの電源電圧Ｖｃｃ＝３．ＯＶ、センスアンプ数Ｎ＝
１０２４を仮定すム　シミュレーションは　フリップフ
ロップ型のセンスアンプ回路を構成するＮ型のＭＯＳト
ランジスターのしきい値電圧Ｖｔを０．３ｖから０．９
Ｖ迄変化させて、それぞれの場合において行なツｔ’−
。
ここで、ん　Ａで示すビット線波形ｉｔ　　孤立してい
ない平均的なビット線対で、つまり、△ＶＨの微小電位
差をもつＮ−１個の中の１つのビット線対の波形である
。−Ｘ　　Ｂ、　　Ｂ４；Ｌ　　孤立したビット線妹　
つまり−△ＶＬの微小電位差をもつ１個のビット線対の
波形であム　他から孤立し たビット線対Ｂ、［１他の大多数のビット線対から大き
く遅延しているのがわかム　この遅延は前記センスアン
プを構成するトランジスターのしきい値電圧にも大きく
依存していることがわかム第９図にセンスアンプを活性
化してからビット線対ん　Ａの電位差ｄＶ＝１．５Ｖに
達する時間を、遅延時間と定義して、Ｃｂ＝２００ｆＦ
、　　４００ｆＦにおけるしきい値電圧と遅延時間の関
係を示し九　以上のシミュレーション結果から分かるよ
うに　しきい値電圧Ｖｔを小さくするとビット線増幅遅
延を抑制することができも 以上の様へ　実施例１〜４においては　同−基板又はウ
ェル上に形成されたトランジスタのしきい値電圧を回路
的に最適化することができ、回路の性能を向上させるこ
とができも 発明の詳細 な説明したよう凶　本発明によれば　セル内トランジス
ターはＶｔを高くし　リークを少なくする事ができ、保
持特性がよくなム　周辺トランジスターにおいても待機
時のリーク電流や、電源ノイズによる誤動作を防ぐこと
ができ、かつ電流駆動能力を大きく損なわずに済む。そ
して、センスアンプ回路においてζよ　待機時にはしき
い値電圧がＯｖ付近でも前述した回路的工夫で完全にカ
ットオフさせることができ問題なくビット線増幅遅延の
問題を改善することができも　以上の様に本実施例にお
いては、　同−基板又はウェル上に形成されたトランジ
スタのしきい値電圧を回路的に最適化することができ、
回路の性能を向上させることができ、その実用的効果は
太き（〜
【図面の簡単な説明】
第１図から第４図はそれぞれ本発明の第１から第４の実
施例における半導体記憶装置を構成する各トランジスタ
ーの基板　あるいはウェルの電位を示した半導体基板の
断面図　第５図は本発明のセンスアンプ回路周辺におけ
る半導体記憶装置回路医　第６図は従来例のセンスアン
プ回路周辺における半導体記憶装置回路医　第７図は従
来例の問題点を説明するためのタイミングチャート医第
８図は回路シミュレーション結果により得られたビット
線増幅遅延対ビット線振幅電圧の関係医第９図はビット
線容量をパラメータにして示したビット線増幅遅延対し
きい値電圧の関係医　第１０図は本発明と従来例との基
板　あるいはウェルの電位の比較図であム Ｖｏ。１・・・センスアンプ回路以外の周辺回路のＰＭ
Ｏ８部形成頭形成領域　又はウェル電像ｖ０゜２・・・
センスアンプ回路のＰＭＯ８部形成頭形成領域又はウェ
ル電像　Ｖ−参・・・メモリーセルのＰＭＯ８部形成領
域の基板　又はウェル電４ｆｌ−Ｖｅｓ＋・・・センス
アンプ回路以外の周辺回路のＮＭＯＳ部形成頭形成領域
、又はウェル電位、Ｖ　■ｅ・・・センスアンプ回路の
ＮＭＯＳ部形成頭形成領域　又はウェル電位、Ｖ　ａｓ
ｓ・・・メモリーセルのＮＭＯＳ部形成頭形成領域、又
はウェル電仇

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板上に形成された半導体記憶装置におい
    てメモリーセルから読みだされる微小な電位差を検知、
    増幅するセンスアンプ回路を構成する第１のトランジス
    ターのしきい値電圧を、メモリーセルを形成する第２の
    トランジスター又は、その他の周辺回路を構成する第３
    のトランジスタのしきい値電圧より小さくすることを特
    徴とする半導体記憶装置。
  2. （２）半導体基板上に形成された半導体記憶装置におい
    てメモリーセルから読みだされる微小な電位差を検知、
    増幅するセンスアンプ回路を構成する第１のトランジス
    ターを形成する半導体基板又はウェルの電位を第１の電
    圧値に設定し、メモリーセルを形成する第２のトランジ
    スター又は、その他の周辺回路を構成する第３のトラン
    ジスタを形成する半導体基板又はウェルの電位を第２の
    電圧値に設定することを特徴とする半導体記憶装置。
  3. （３）Ｐ型の半導体基板又は、Ｐ型のウェルの場合は、
    第１の電圧値は第２の電圧値より高い値に設定し、型の
    半導体基板又は、Ｎ型のウェルの場合には、第１の電圧
    値は第２の電圧値より低い値に設定することを特徴とす
    る特許請求の範囲第２項記載の半導体記憶装置。
  4. （４）Ｎ型あるいはＰ型センスアンプを構成する２つの
    ＮＭＯＳあるいはＰＭＯＳトランジスターの共通ソース
    領域が接続されているセンスアンプ駆動線の電位をセン
    スアンプが不活性の時には、前記センスアンプ回路を構
    成するＮＭＯＳあるいはＰＭＯＳトランジスターのしき
    い値電圧が、０Ｖ付近の場合でも十分カットオフする程
    度に、設定することを特徴とする半導体記憶装置。
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