KR20210086930A - 기록 보조 회로를 위한 평형 네거티브 비트라인 전압 - Google Patents
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Abstract
비트라인에 접속된 복수의 메모리 셀을 갖는 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하기 위한 회로 및 방법이 개시된다. MOS 커패시터 및 금속 커패시터가 병렬로 접속된다. MOS 커패시터는 제1 스위치 트랜지스터를 통해 비트라인의 근단에 접속된다. 금속 커패시터는 제1 스위치 트랜지스터를 통해 비트라인의 근단에 그리고 제2 스위치 트랜지스터를 통해 비트라인의 원단에 접속된다. MOS 커패시터 및 금속 커패시터에 하강 네거티브 부스트 전압이 인가된다. 기록 동작 동안 스위치 트랜지스터가 턴온될 때, MOS 커패시터 및 금속 커패시터는 둘 다 근단과 원단에서의 전압에 커플링되며 전압을 부스트 신호와 대략 동일하게 구동시킴으로써, 비트라인에 평형 전압을 제공한다.
Description
본 발명은 기록 보조 회로(write assist circuit)를 위한 평형 네거티브 비트라인 전압(balanced negative bitline voltage)에 관한 것이다.
일반적인 유형의 집적 회로 메모리는 정적 랜덤 액세스 메모리(SRAM; static random access memory) 디바이스이다. 통상의 SRAM 메모리 디바이스는 메모리 셀들의 어레이를 포함하며, 각각의 메모리 셀은 상위 기준 전위와 하위 기준 전위 사이에 접속된 6개의 트랜지스터를 갖는다. 각각의 메모리 셀은 정보가 저장될 수 있는 2개의 저장 노드를 갖는다. 제1 노드는 원하는 정보를 저장하며, 보완 정보(complementary information)는 제2 저장 노드에 저장된다. SRAM 셀은 리프레시를 요구하는 일 없이 데이터를 보유하는 이로운 특징을 갖는다.
SRAM 비트 셀이 기능할 수 있는 가장 낮은 VDD 전압(포지티브 전력 공급 전압)은 Vccmin으로 지칭된다. Vccmin에 가까이 낮은 셀 VDD를 갖는 것은, 누설 전류를 감소시키고, 또한 판독 플립(read flip)의 발생률도 감소시킨다. 그러나 높은 셀 VDD를 가지면, 성공적인 기록 동작의 가능성을 개선한다. 따라서, Vccmin은 기록 동작에 의해 한정된다.
비트라인에 접속된 복수의 메모리 셀을 갖는 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하기 위한 회로 및 방법이 개시된다. MOS 커패시터 및 금속 커패시터가 병렬로 접속된다. MOS 커패시터는 제1 스위치 트랜지스터를 통해 비트라인의 근단에 접속된다. 금속 커패시터는 제1 스위치 트랜지스터를 통해 비트라인의 근단에 그리고 제2 스위치 트랜지스터를 통해 비트라인의 원단에 접속된다. MOS 커패시터 및 금속 커패시터에 하강 네거티브 부스트 전압이 인가된다. 기록 동작 동안 스위치 트랜지스터가 턴온될 때, MOS 커패시터 및 금속 커패시터는 둘 다 근단과 원단에서의 전압에 커플링되며 전압을 부스트 신호와 대략 동일하게 구동시킴으로써, 비트라인에 평형 전압을 제공한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 예시적인 평형 네거티브 비트라인 전압 회로의 양상을 예시한 개략도이다.
도 2a는 일부 실시예에 대하여 예시적인 SRAM 회로의 상이한 동작 전압에 대해 원단-기록-보조(far-end-write-assist) 회로에서의 MOS 커패시터를 사용한 것의 모델링된 결과를 예시한 그래프이다.
도 2b는 일부 실시예에 대하여 예시적인 SRAM 회로의 상이한 동작 전압 레벨에 대해 원단-기록-보조 회로에서의 금속 커패시터를 사용한 것의 모델링된 결과를 예시한 그래프이다.
도 2c는 일부 실시예에 대하여 예시적인 SRAM 회로의 상이한 동작 전압 레벨에 대해 원단-기록-보조 회로에서의 MOS 커패시터 및 금속 커패시터 둘 다를 사용한 것의 모델링된 결과를 예시한 그래프이다.
도 3은 일부 실시예에 따른 제1 대안의 실시예 평형 네거티브 비트라인 전압 회로의 양상을 예시한 개략도이다.
도 4는 일부 실시예에 따른 제2 대안의 실시예 평형 네거티브 비트라인 전압 회로의 양상을 예시한 개략도이다.
도 5는 일부 실시예에 따라 도 1의 평형 네거티브 비트라인 전압 회로가 채용되는 기록 보조 회로를 예시한 기능 블록도이다.
도 6a는 일부 실시예에 따라 비트라인의 근단에서 금속 커패시터 응답에 비교한 MOS 커패시터의 응답을 예시한다.
도 6b는 일부 실시예에 따라 비트라인의 원단에서 금속 커패시터 응답에 비교한 MOS 커패시터의 응답을 예시한다.
도 7은 일부 실시예에 따른 대표적인 중간 단부(middle end) 커패시터의 형성을 예시한 개략도이다.
도 8은 일부 실시예에 따라 기록 보조 회로에서 평형 네거티브 비트라인 전압을 생성하도록 채용될 수 있는 방법의 대표적인 블록도이다.
도 1은 일부 실시예에 따른 예시적인 평형 네거티브 비트라인 전압 회로의 양상을 예시한 개략도이다.
도 2a는 일부 실시예에 대하여 예시적인 SRAM 회로의 상이한 동작 전압에 대해 원단-기록-보조(far-end-write-assist) 회로에서의 MOS 커패시터를 사용한 것의 모델링된 결과를 예시한 그래프이다.
도 2b는 일부 실시예에 대하여 예시적인 SRAM 회로의 상이한 동작 전압 레벨에 대해 원단-기록-보조 회로에서의 금속 커패시터를 사용한 것의 모델링된 결과를 예시한 그래프이다.
도 2c는 일부 실시예에 대하여 예시적인 SRAM 회로의 상이한 동작 전압 레벨에 대해 원단-기록-보조 회로에서의 MOS 커패시터 및 금속 커패시터 둘 다를 사용한 것의 모델링된 결과를 예시한 그래프이다.
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도 4는 일부 실시예에 따른 제2 대안의 실시예 평형 네거티브 비트라인 전압 회로의 양상을 예시한 개략도이다.
도 5는 일부 실시예에 따라 도 1의 평형 네거티브 비트라인 전압 회로가 채용되는 기록 보조 회로를 예시한 기능 블록도이다.
도 6a는 일부 실시예에 따라 비트라인의 근단에서 금속 커패시터 응답에 비교한 MOS 커패시터의 응답을 예시한다.
도 6b는 일부 실시예에 따라 비트라인의 원단에서 금속 커패시터 응답에 비교한 MOS 커패시터의 응답을 예시한다.
도 7은 일부 실시예에 따른 대표적인 중간 단부(middle end) 커패시터의 형성을 예시한 개략도이다.
도 8은 일부 실시예에 따라 기록 보조 회로에서 평형 네거티브 비트라인 전압을 생성하도록 채용될 수 있는 방법의 대표적인 블록도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
기록 동작 동안 “부스트 신호(boost signal)”가 SRAM 메모리 어레이의 비트라인에 제공될 수 있다. 이 부스트 신호는 접지 전압 아래로 비트라인을 낮추며, 이는 기록 동작을 돕는다. 부스트 신호는 복수의 메모리 셀들과 연관된 비트라인의, “근단(near-end)”이라 지칭되는 제1 단부에 인가된다. 복수의 메모리 셀들에 대한 비트라인의 타 단부는 “원단(far-end)”으로 지칭된다. 근단과 원단 사이의 저항 및 어레이 누설 전류로 인해, 부스트 신호는 단부들 사이에 균일하지 않거나 균형이 맞지 않는다. 또한, 비트라인의 원단에서 유효 네거티브 전압 레벨을 달성하기 위해 비트라인의 근단 측에서 오버부스팅(over-boosting)이 요구되었다.
따라서, 기록 Vccmin 성능을 최적화하면서 트랜지스터 신뢰성에 미치는 영향을 최소화하기 위해, 비트 라인에 접속된 복수의 메모리 셀들에 걸쳐 보다 평형인 네거티브 비트라인 전압(“NVSS”, balanced negative bitline voltage)을 가능하게 하는 회로 및 방법이 요구된다. 이는 칩 디바이스 상의 다수의 회로 뿐만 아니라, 예를 들어 SRAM 메모리 어레이를 포함하는 다른 회로에도 유리하다. 본 발명의 원리에 따라 구성된 실시예는 개선된 원단 기록 보조를 제공한다.
이제 도 1로 가면, 일부 실시예에 따른 예시적인 평형 네거티브 비트라인 전압 회로의 양상을 예시한 개략도가 예시되어 있다. 회로는 전반적으로 10으로 도시되어 있다. 금속 커패시터(11) 및 MOS 커패시터(12)에 부스트 신호(여기에서 “킥(Kick)”으로도 지칭됨)가 제공된다. 2개의 커패시터가 병렬로 있으므로, 각자의 커패시턴스는 서로 부가적이다(additive). 금속 커패시터(11)의 제2 플레이트가 제1 NMOS 트랜지스터(13)의 드레인 및 제2 NMOS 트랜지스터(14)의 드레인에 접속된다. 제1 NMOS 트랜지스터(13)의 소스는, 메모리 셀 어레이(17a-17n)의 근단에 위치되어 있는 노드 A(15)에 접속된다. 제2 NMOS 트랜지스터(14)의 소스는, 메모리 셀 어레이(17a-17n)의 원단에 위치되어 있는 노드 B(16)에 접속된다. Wpass 신호가 NMOS 트랜지스터(13)와 NMOS 트랜지스터(14)의 게이트에 접속된다. 일부 실시예에서, Wpass 신호는 Y-어드레스 디코드 모듈에 의해 생성될 수 있다.
동작시에, Kick 신호는 대략 0과 동일한 전압에서 시작된다. 인에이블될 때, Kick 신호는 네거티브로 간다. 일부 실시예에서, 범위는 0 ~ -300 mV 사이이고, 다른 실시예에서 대략 -100 ~ -200 mV의 범위가 제공될 수 있으며, 또 다른 실시예에서 대략 -200 mV의 값이 사용될 수 있다. Y-어드레스 디코드 모듈이 비트라인을 선택하고 제1 및 제2 NMOS 트랜지스터(13, 14)가 턴온될 때, Wpass 신호는 하이로 간다. 그러면, 제1 및 제2 NMOS 트랜지스터는 낮은 저항 상태에 있으며, 금속 커패시터(11) 및 MOS 커패시터(12)를 통해 Kick 전압 신호와 NVSS 사이의 커플링을 생성한다. 커패시터는 전압을 차동 유지하려고 함으로써 동작하며 그리하여 NVSS를 낮게 구동한다. 당해 기술분야에서의 숙련자라면, 이 낮은 기간은 개별 커패시터 및 회로 저항에 기초한 RC 기간 동안 일어난다는 것을 알 수 있을 것이다(아래에 더 기재됨).
금속 커패시터(11)의 제2 플레이트를 근단 및 원단 둘 다에 묶음(tie)으로써, 네거티브 전압이 둘 다에 인가되고, 원단-기록-보조(“FEWA”, far-end-write-assist)를 생성한다. 보다 구체적으로, FEWA는 메모리 셀들의 어레이에 걸쳐 평형 NVSS 부스트 신호를 제공함으로써 생성된다. 금속 커패시터(11)가 낮은 저항 금속으로 구성되고(즉, 커패시터의 플레이트에 걸쳐 본질적으로 전압 강하가 없음) 이 경로에서 어떠한 어레이 누설도 없기 때문에, 평형 NVSS 부스트 신호가 확립된다. 따라서, 근단과 원단 둘 다에 제공되는 NVSS를 불균형하게 하는 전압 차동이 매우 거의 없다. 저항(18) 및 셀들(17a-17n)의 어레이와 연관된 누설이 도 1에서 근단 노드 A(15)와 원단 노드 B(16) 사이에 예시되어 있다.
상기 기재에 따르면, 평형 네거티브 비트라인 회로(10)는 노드 A(15)에서의 근단과 노드 B(16)에서의 원단 둘 다에 동일한 네거티브 전압을 공급한다. 원단을 네거티브 전압으로 구동함으로써, 상기에 기재된 바와 같이 FEWA가 생성된다. 이는 각자의 비트라인 상의 복수의 메모리 셀들(17a-17n)에 걸쳐 보다 평형인 NVSS 레벨을 제공한다. 평형 NVSS 레벨의 이점은, 오버부스팅이 필요하지 않다는 것이다. 또한, FEWA를 제공함으로써, 예를 들어 프로세스 스케일링으로 인해 비트라인 저항이 증가하더라도, 네거티브 비트라인 설계가 채용될 수 있다. 따라서, 본 발명의 원리를 이용함으로써 전체적인 설계 및 포팅 노력이 감소될 수 있다.
도 2a를 참조하면, SRAM 회로의 상이한 동작 전압에 대하여 원단-기록-보조 회로에서 MOS 커패시터만 사용하는 것의 모델링된 결과를 예시한 그래프가 있다. 그래프에서는, MOS 커패시터만 사용함으로써, 네거티브 비트라인 전압 값의 근단 결과가 원단 값보다 더 크다는 것을 보여준다(Y축 상에 예시된 바와 같이). 이 결과는 SRAM 메모리 어레이의 동작 전압에 관계없이 일어난다(x축 상에 예시된 바와 같이). 그러나, 동작 전압이 증가함에 따라 차이는 더 두드러진다(예컨대, Near > Far).
도 2b는 SRAM 회로의 상이한 동작 전압 레벨에 대하여 원단-기록-보조 회로에서 금속 커패시터만 사용하는 것의 모델링된 결과를 예시한다. 이 경우, FEWA가 온일 때, 원단 결과는 근단보다 더 네거티브이다. 또다시, 이 결과는 SRAM 메모리 어레이의 동작 전압에 관계없이 일어난다. 그러나, 동작 전압이 증가함에 따라 차이는 더 크다(예컨대, Far > Near).
도 2c는 SRAM 회로의 상이한 동작 전압 레벨에 대하여 원단-기록-보조 회로에서 MOS 커패시터와 금속 커패시터 둘 다를 사용하는 것의 모델링된 결과를 예시한다. 여기에서, 결과는, FEWA가 오프일 때 네거티브 전압의 큰 차이를 보여주지만, FEWA가 턴온될 때, 더 낮은 동작 전압에서 원단(FEWA_on)과 근단(FEWA_on) 결과 사이에는 차이가 거의 없고 더 높은 동작 전압에서는 매우 작은 갭이 있다. 이는 근단 및 원단 전압을 균형맞추는 이점을 보여준다.
MOS 커패시터(12) 및 금속 커패시터(11)는 SRAM 환경에서 사용하기에 적합한 커패시터 유형이다. MOS 커패시터는 일반적으로 얇은 산화물 층, 절연체, 및 상부 금속을 갖는 반도체 기판을 포함하는 금속 산화물 반도체 구조물을 갖는다. 드레인 및 소스 접속은 커패시터의 하부 플레이트이고, 상부 금속은 게이트 콘택이다. 금속 커패시터는 통상적으로, 서로 적층되며 얇은 산화물 층에 의해 분리된 금속 플레이트들이다. 금속 커패시터는 MIM(metal-insulator-metal)이나 MOM(metal-oxide-metal) 유형으로서 구성될 수 있다. 그러나, 둘 다의 유형은 일반적으로 매우 정확하고 선형이다(예컨대, 커패시턴스는 전압에 독립적임).
일부 실시예에서 MOS 커패시터 및 금속 커패시터가 사용되지만, 다른 유형의 커패시터가 사용될 수 있다는 것을 알 것이다. 대신, 커패시터 플레이트들 사이에 전압 차동을 유지하는 데에 커패시터의 기능이 있으며, 그러면 양단에서 NVSS 전압을 네거티브 레벨로 구동하고, 이는 고려되어야 하는 것이다.
도 3을 참조하면, 일부 실시예에 따라 제1 대안의 실시예 평형 네거티브 비트라인 전압 회로(10')가 예시되어 있다. 이 실시예에서, MOS 커패시터(12)는 근단으로부터 원단으로 교환된다. 다른 요소들은 도 1에 관련하여 상기에 기재된 접속으로 그 위치에 남아있다. 그러나, 이 실시예에서, 금속 커패시터(11)는 이제 원단으로부터 근단으로 네거티브 전압을 제공한다는 것을 알 것이다. 이 실시예로부터, 비트라인에 대해 보다 평형인 NVSS 레벨을 여전히 제공하면서 MOS 커패시터(12)의 위치가 근단으로부터 원단으로 변할 수 있다는 것을 더 알 수 있을 것이다.
도 4를 참조하면, 일부 실시예에 따라 제2 대안의 평형 네거티브 비트라인 전압 회로(10'')가 예시되어 있다. 이 실시예에서, MOS 커패시터(12) 및 금속 커패시터(11)에 추가적으로, 제1 중간 단부 커패시터(20) 및 제2 중간 단부 커패시터(21)가 병렬로 추가된다. 도 3에 관련하여 상기에 언급된 바와 같이, MOS 커패시터(12) 위치는 또한 그 대안에 기재된 바와 같이 도시된다.
일부 실시예에서, “PODE(poly on diffusion edge)” 게이트로부터의 중간 단부 커패시터가 추가의 커플링 커패시턴스를 형성하는데 사용될 수 있다. 이는, MOS 커패시터 및/또는 금속 커패시터의 점유 패널티를 감소시킬 수 있다. 또한, finfet 3D 구조물에서, 금속 층(예컨대, 금속 0 층(M0)) 산화물 확산(M0OD) 또는 액티브 영역의 사용은, M0OD와 폴리실리콘 영역(예컨대, "폴리”로도 지칭됨) 사이에 존재할 수 있는 더 큰 커플링 커패시터를 이용할 수 있는 기회를 제공한다. 또한, 종종 풍부한 사용가능한 더미 폴리가 존재하며, 일부 경우에 MOS 커패시터를 완전히 대체하는 것이 가능할 수 있다.
PODE 구조물은 표준 셀의 에지 상에 형성될 수 있고 프로세싱 동안 반도체 핀의 단부를 보호하는데 사용된다. 즉, PODE 폴리실리콘 구조물은 MOS 디바이스에 대한 게이트로서 전기적으로 접속되지 않고, 대신 회로 내에서 어떠한 기능도 갖지 않는 “더미” 구조물이다. PODE 구조물은 셀에서의 핀의 단부를 커버하고 보호하며, 프로세싱 동안 추가의 신뢰성을 제공한다.
PODE 층으로부터 커패시터를 생성하는 대표적인 예가 도 7에 일반적으로 예시되어 있다. 시작 구조물이 700에 예시되어 있고, 커패시터를 포함하는 수정된 구조물이 701에 도시되어 있다. Kick 전압이 표기 703에 도시되어 있고, NVSS 전압이 표기 704에 도시되어 있다. 시작 구조물(700)은 706에서 제1 핑거를 그리고 707에서 제2 핑거를 갖는 2 핑거 MOS를 형성한다. 표기 708 및 709에서 비아를 포함시킴으로써(즉, 수정된 구조물(700)에 도시된 바와 같이), 빈 중간 단부 층(707)에 중간 단부 커패시터(710)가 형성될 수 있다.
도 5는 일부 실시예에서 평형 네거티브 비트라인 전압을 구현하는 것과 관련하여 사용될 수 있는 기능 블록을 예시한다. 제어 블록(501)은 칩 인에이블 입력(CE), 클록 입력(CLK), 및 기록 인에이블 입력(WE)을 포함한다. 제어 블록으로부터 출력되는 클록 펄스는 X-Decode 블록(502)에 제공되어 회로 타이밍을 제공한다. X-Decode 블록(502)은 X 어드레스(Address-X) 정보를 수신하고 정보를 디코딩하여 워드 라인 신호를 적합한 메모리 셀(17a-17n)에 제공하며, 각각 워드-라인 원단(WL-Far) 내지 워드-라인 근단(WL-Near)에 대응한다.
Y-디코드 블록(503)은 Y 어드레스(Address-Y) 정보를 수신하고 정보를 디코딩하여, 제1 NMOS 트랜지스터(13) 및 제2 NMOS 트랜지스터(14)에의 Wpass 신호를 인에이블한다. 제어 블록(501)은 Y-디코드 블록에 WRITE 타이밍을 위한 클록 펄스를 제공한다. 제어 블록(501)은 네거티브 비트라인 인에이블을 개시하는 신호를 더 제공하며, 이는 NMOS(507)의 게이트에 인가된다. 그 후에, 적합한 지연 및 인버터 블록(505 및 506)을 통해 전파한 후에 Kick이 개시된다. Kick 신호의 하강 에지가, 네거티브 바이어스 신호가 생성되는(NVSS) 커패시터(504)에 커플링된다. 네거티브 바이어스 신호는 보다 균형맞는 방식으로 비트라인의 근단과 원단 둘 다에 제공된다.
도 5에서의 커패시터(504)는 상기에 기재된 다양한 커패시터(예컨대, 금속 커패시터, MOS 커패시터 및/또는 PODE 커패시터)의 총 커패시턴스를 나타내며, FEWA가 달성된다고 하면 이의 임의의 조합으로 구성될 수 있다. 커패시터(504)의 원하는 크기 또는 커패시턴스는 다른 요인들 중에서도 비트라인 커패시턴스, 요구되는 SRAM 비트라인 기록 전압, 및 커플링 효율에 기초하여 결정될 수 있다.
도 6a 및 도 6b는 MOS 커패시터 및 금속 커패시터를 함께 사용하는 것이 유용할 수 있다는 것을 예시한다. 먼저 도 6a를 참조하면, 근단에서 MOS 커패시터는 금속 커패시터에 비교하여 제1 기간 동안 더 네거티브 전압을 제공한다. 그러나, MOS 커패시터에 대하여 일정한 RC 시간은 금속 커패시터보다 더 짧다. 따라서, 금속 커패시터는 전하를 더 오래 그리고 더 깊은 네거티브 전압으로 홀딩한다. 2개의 커패시터가 함께 사용될 때, 결과는 커패시터 중의 어느 하나가 단독으로 사용될 때보다 제1 및 제2 기간 둘 다에 걸쳐 더 네거티브인 전압이다. 또한, NMOS 또는 PMOS 커패시터의 어느 하나가 사용될 수 있고 마찬가지의 결과를 나타낸다. 도 6b는 원단에서 시간이 지남에 따른 전압을 예시한다. 원단에 대한 결과는 근단에 대한 경우와 유사하다. 따라서, 금속 커패시터와 함께 사용되는 MOS 커패시터의 조합은 더 긴 기간에 걸쳐 더 네거티브인 전압을 제공한다.
명시적으로 도시되지 않았지만, 셀(17a-17n)은 하나 이상의 SRAM 디바이스로 구성될 수 있는 메모리 어레이를 형성한다. 각각의 SRAM 디바이스는 6-트랜지스터 SRAM 메모리 셀로서 형성될 수 있다. 그러나, 다른 실시예에서 다른 SRAM 메모리 셀 배열이 채용될 수 있다. 또한, 도면은 단일 비트라인을 예시하지만, 본 발명이 메모리 어레이에서의 각각의 비트라인 또는 비트라인의 서브세트와 관련하여 사용될 수 있다는 것을 알 수 있을 것이다.
도 8을 참조하면, 일부 실시예에 따라 기록 보조 회로를 위한 평형 네거티브 비트라인 전압을 확립하기 위한 방법이 전반적으로 800에 개시되어 있다. 먼저, 블록 801에서, 각각 도 1의 커패시터(12 및 11)와 같은 MOS 커패시터 및 금속 커패시터가 병렬로 접속된다. 블록 802에서, 2개의 커패시터의 제2 플레이트가 제1 스위치 트랜지스터(13)를 통해 비트라인의 근단에 접속된다. 블록 803에서, 금속 커패시터의 제2 플레이트가 제2 스위치 트랜지스터(14)를 통해 비트라인의 원단에 접속된다. 블록 804에서, 하강 네거티브 Kick 전압이 MOS 및 금속 커패시터의 제1 플레이트에 인가된다. 일부 실시예에서, 하강 전압은 0 볼트에서 시작하며 -200 mV로 하강한다. 그러나, 다른 실시예에서 다른 시작 및 종료 전압이 채용될 수 있다.
블록 805에서, 제1 및 제2 스위치 트랜지스터는 Wpass 신호에 의해 턴온된다(즉, Y-어드레스 디코드 모듈이 비트라인을 선택할 때). 낮은 저항 상태에 있는 트랜지스터는 금속 커패시터 및 MOS 커패시터를 통해 Kick 전압 신호와 NVSS 사이의 커플링을 생성한다. 커패시터는 전압을 차동 유지하려고 함으로써 동작하며 그리하여 NVSS를 낮게 구동한다. 블록 806에서, 네거티브 비트라인 전압이 평형 방식으로 비트라인의 근단과 원단 둘 다에 인가됨으로써, 메모리 셀의 WRITE 기능의 정확도를 증가시킨다.
방법은 예를 들어 메모리 어레이에서의 하나 이상의 비트라인과 관련하여 이용될 수 있다. 특히, 기록 보조 회로는, WRITE 정확도를 증가시키면서 근단에서의 네거티브 전압 레벨을 오버드라이브해야 할 필요성을 제한하도록 평형 네거티브 비트라인을 채용할 수 있다. SRAM 디바이스의 메모리 어레이를 비롯하여 낮은 전압 도메인에서 동작하는 메모리 어레이 및 기타 회로는 이들 기술을 채용할 수 있다.
개시된 실시예는 기록 보조 회로를 포함하며, 회로는 근단과 원단을 갖는 비트라인에 연결된다. 제1 및 제2 스위치 트랜지스터가 각각 근단 및 원단에 접속되고, 제1 및 제2 스위치 트랜지스터는 기록 인에이블 신호에 응답한다. 제1 커패시터 및 제2 커패시터가 병렬로 접속된다. 제1 커패시터는 제1 스위치 트랜지스터와 제2 스위치 트랜지스터 중의 적어도 하나에 접속된다. 제2 커패시터는 제1 및 제2 스위치 트랜지스터 둘 다에 접속된다. 이 방식으로, 커패시터는 기록 인에이블 신호가 제1 및 제2 스위치 트랜지스터를 턴온하는 기간 동안 근단 및 원단에의 평형 네거티브 전압을 유지한다.
부가의 개시된 실시예에 따르면, 비트라인의 근단에 접속된 제1 트랜지스터 스위치 및 비트라인의 원단에 접속된 제2 트랜지스터 스위치를 포함하는 디바이스가 개시된다. 제1 및 제2 트랜지스터 스위치는 패스 신호에 응답한다. MOS 커패시터 및 금속 커패시터가 병렬로 접속되며, MOS 커패시터는 제1 트랜지스터 스위치와 제2 트랜지스터 스위치 중의 적어도 하나에 직접 접속된다. 금속 커패시터는 제1 및 제2 트랜지스터 스위치 둘 다에 직접 접속된다. 제어 회로가 기록 동작 동안 킥 신호를 제공한다. 킥 신호는 접지 레벨로부터 네거티브 레벨로 하강한다. MOS 커패시터 및 금속 커패시터에의 킥 신호의 인가는, 근단 및 원단에서의 전압과 킥 신호 전압 간의 평형 커플링을 생성한다. 커플링은 패스 신호가 제1 및 제2 스위치 트랜지스터에 인가되는 시간 동안 지속된다.
또 부가의 개시된 실시예에 따르면, 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하기 위한 방법이 개시된다. 방법은, MOS 커패시터와 금속 커패시터를 병렬로 접속시키는 것을 포함하며, MOS 커패시터의 제2 플레이트가 제1 스위치 트랜지스터를 통해 비트라인의 근단에 접속된다. 금속 커패시터의 제2 플레이트는 제1 스위치 트랜지스터를 통해 비트라인의 근단에 그리고 제2 스위치 트랜지스터를 통해 비트라인의 원단에 접속된다. 하강 네거티브 킥 전압이 MOS 커패시터 및 금속 커패시터의 제1 플레이트에 인가된다. 스위치 트랜지스터가 턴온되며, MOS 커패시터 및 금속 커패시터가 근단 및 원단 둘 다에서의 전압에 커플링된다. 이는 기간 동안 킥 전압과 대략 동일한 평형 전압을 비트라인에 제공한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 기록 보조 회로(write assist circuit)에 있어서,
근단(near-end) 및 원단(far-end)을 갖는 비트 라인;
각각 상기 근단 및 원단에 접속된 제1 및 제2 스위치 트랜지스터 - 상기 제1 및 제2 스위치 트랜지스터는 기록 인에이블 신호에 응답함 - ; 및
병렬로 접속된 제1 커패시터와 제2 커패시터를 포함하고,
상기 제1 커패시터는 상기 제1 스위치 트랜지스터와 상기 제2 스위치 트랜지스터 중의 적어도 하나에 접속되며, 상기 제2 커패시터는 상기 제1 및 제2 스위치 트랜지스터 둘 다에 접속되고, 상기 커패시터는 상기 기록 인에이블 신호가 상기 제1 및 제2 스위치 트랜지스터를 턴온시키는 기간 동안 상기 근단 및 원단에의 평형 네거티브 전압(balanced negative voltage)을 유지하도록 구성되는 것인, 기록 보조 회로.
실시예 2. 실시예 1에 있어서, 상기 평형 네거티브 전압의 레벨을 확립하도록 상기 제1 커패시터 및 상기 제2 커패시터에 하강 네거티브 전압 부스트 신호가 인가되는 것인, 기록 보조 회로.
실시예 3. 실시예 1에 있어서, 상기 제1 커패시터는 MOS 커패시터인 것인, 기록 보조 회로.
실시예 4. 실시예 1에 있어서, 상기 제2 커패시터는 금속 커패시터인 것인, 기록 보조 회로.
실시예 5. 실시예 1에 있어서, 상기 제1 커패시터는 MOS 커패시터이고 상기 제2 커패시터는 금속 커패시터인 것인, 기록 보조 회로.
실시예 6. 실시예 5에 있어서, 상기 부스트 신호는 상기 커패시터의 제1 플레이트에 인가되고, 상기 커패시터의 제2 플레이트가 상기 스위치 트랜지스터에 접속되는 것인, 기록 보조 회로.
실시예 7. 실시예 6에 있어서, 상기 부스트 신호는 0 mV 내지 -300 mV 범위 내의 전압으로 하강하는 것인, 기록 보조 회로.
실시예 8. 실시예 6에 있어서, 상기 부스트 신호는 0 mV로부터 대략 -200 mV로 하강하는 것인, 기록 보조 회로.
실시예 9. 실시예 1에 있어서, 상기 제1 커패시터 또는 제2 커패시터 중의 적어도 하나가 MOS 트랜지스터의 PODE(poly on diffusion edge) 중간 단부(middle end) 부분으로부터 형성되는 것인, 기록 보조 회로.
실시예 10. 디바이스에 있어서,
비트 라인의 근단에 접속된 제1 트랜지스터 스위치 및 비트라인의 원단에 접속된 제2 트랜지스터 스위치 - 상기 제1 및 제2 트랜지스터 스위치는 패스 신호에 응답함 - ;
병렬로 접속된 MOS 커패시터와 금속 커패시터 - 상기 MOS 커패시터는 상기 제1 트랜지스터 스위치와 상기 제2 트랜지스터 스위치 중의 적어도 하나에 직접 접속되며, 상기 금속 커패시터는 상기 제1 및 제2 트랜지스터 스위치 둘 다에 직접 접속됨 - ; 및
기록 동작 동안, 접지 레벨로부터 네거티브 레벨로 하강하는 킥(kick) 신호를 제공하는 제어 회로를 포함하고,
상기 MOS 커패시터 및 상기 금속 커패시터에의 상기 킥 신호의 인가는, 상기 패스 신호가 상기 제1 및 제2 스위치 트랜지스터에 인가되는 시간 동안 상기 킥 신호 전압과 상기 근단 및 상기 원단에서의 전압 간의 평형 커플링(balanced coupling)을 생성하는 것인, 디바이스.
실시예 11. 실시예 10에 있어서, 상기 패스 신호는 y-어드레스 디코드 모듈에 의해 생성되는 것인, 디바이스.
실시예 12. 실시예 10에 있어서, 상기 킥 전압은 상기 MOS 커패시터의 제 플레이트 및 상기 금속 커패시터의 제1 플레이트에 인가되는 것인, 디바이스.
실시예 13. 실시예 12에 있어서, 상기 킥 전압은 상기 제어 모듈에 의해 생성된 다음에 지연 및 반전되는 것인, 디바이스.
실시예 14. 실시예 10에 있어서, 상기 MOS 커패시터의 제2 플레이트 및 상기 금속 커패시터의 제2 플레이트는 상기 스위치 트랜지스터에 접속되는 것인, 디바이스.
실시예 15. 실시예 10에 있어서, 상기 부스트 신호는, 상기 MOS 커패시터 및 상기 금속 커패시터에 인가될 때 0 mV로부터 대략 -200 mV로 하강하는 것인, 디바이스.
실시예 16. 실시예 10에 있어서, 상기 근단과 상기 원단 사이의 상기 비트라인에 접속된 복수의 SRAM 메모리 셀을 더 포함하는, 디바이스.
실시예 17. 실시예 16에 있어서, 복수의 근단 및 원단 비트라인 및 복수의 디바이스를 더 포함하며, 각각의 디바이스가 각자의 비트라인에 대응하는 것인, 디바이스.
실시예 18. 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하는 방법에 있어서,
MOS 커패시터와 금속 커패시터를 병렬로 접속시키는 단계 - 상기 MOS 커패시터의 제2 플레이트가 제1 스위치 트랜지스터를 통해 비트라인의 근단에 접속되고, 상기 금속 커패시터의 제2 플레이트가 상기 제1 스위치 트랜지스터를 통해 상기 비트라인의 근단에 그리고 제2 스위치 트랜지스터를 통해 상기 비트라인의 원단에 접속됨 - ;
상기 MOS 커패시터와 상기 금속 커패시터의 제1 플레이트에 하강 네거티브 킥 전압을 인가하는 단계; 및
상기 제1 및 제2 스위치 트랜지스터를 턴온시키는 단계를 포함하고,
상기 MOS 커패시터 및 상기 금속 커패시터는, 상기 근단 및 원단에서의 전압에 커플링되고, 기간 동안 상기 킥 전압과 대략 동일한 평형 전압을 상기 비트라인에 제공하는 것인, 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하는 방법.
실시예 19. 실시예 18에 있어서, 메모리 셀의 SRAM 어레이에서 y-어드레스 디코드 모듈 신호에 응답하여 상기 제1 및 제2 스위치 트랜지스터를 턴온시키는 단계를 더 포함하는, 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하는 방법.
실시예 20. 실시예 18에 있어서, 상기 평형 전압은 -100 mV와 -200 mV 사이인 것인, 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하는 방법.
Claims (10)
- 기록 보조 회로(write assist circuit)에 있어서,
근단(near-end) 및 원단(far-end)을 갖는 비트 라인;
각각 상기 근단 및 원단에 접속된 제1 및 제2 스위치 트랜지스터 - 상기 제1 및 제2 스위치 트랜지스터는 기록 인에이블 신호에 응답함 - ; 및
병렬로 접속된 제1 커패시터와 제2 커패시터를 포함하고,
상기 제1 커패시터는 상기 제1 스위치 트랜지스터와 상기 제2 스위치 트랜지스터 중의 적어도 하나에 접속되며, 상기 제2 커패시터는 상기 제1 및 제2 스위치 트랜지스터 둘 다에 접속되고, 상기 커패시터는 상기 기록 인에이블 신호가 상기 제1 및 제2 스위치 트랜지스터를 턴온시키는 기간 동안 상기 근단 및 원단에의 평형 네거티브 전압(balanced negative voltage)을 유지하도록 구성되는 것인, 기록 보조 회로. - 청구항 1에 있어서, 상기 평형 네거티브 전압의 레벨을 확립하도록 상기 제1 커패시터 및 상기 제2 커패시터에 하강 네거티브 전압 부스트 신호가 인가되는 것인, 기록 보조 회로.
- 청구항 1에 있어서, 상기 제1 커패시터는 MOS 커패시터인 것인, 기록 보조 회로.
- 청구항 1에 있어서, 상기 제2 커패시터는 금속 커패시터인 것인, 기록 보조 회로.
- 청구항 1에 있어서, 상기 제1 커패시터는 MOS 커패시터이고 상기 제2 커패시터는 금속 커패시터인 것인, 기록 보조 회로.
- 청구항 5에 있어서, 부스트 신호가 상기 커패시터의 제1 플레이트에 인가되고, 상기 커패시터의 제2 플레이트가 상기 스위치 트랜지스터에 접속되는 것인, 기록 보조 회로.
- 청구항 6에 있어서, 상기 부스트 신호는 0 mV 내지 -300 mV 범위 내의 전압으로 하강하는 것인, 기록 보조 회로.
- 청구항 1에 있어서, 상기 제1 커패시터 또는 제2 커패시터 중의 적어도 하나가 MOS 트랜지스터의 PODE(poly on diffusion edge) 중간 단부(middle end) 부분으로부터 형성되는 것인, 기록 보조 회로.
- 디바이스에 있어서,
비트 라인의 근단에 접속된 제1 트랜지스터 스위치 및 비트라인의 원단에 접속된 제2 트랜지스터 스위치 - 상기 제1 및 제2 트랜지스터 스위치는 패스 신호에 응답함 - ;
병렬로 접속된 MOS 커패시터와 금속 커패시터 - 상기 MOS 커패시터는 상기 제1 트랜지스터 스위치와 상기 제2 트랜지스터 스위치 중의 적어도 하나에 직접 접속되며, 상기 금속 커패시터는 상기 제1 및 제2 트랜지스터 스위치 둘 다에 직접 접속됨 - ; 및
기록 동작 동안, 접지 레벨로부터 네거티브 레벨로 하강하는 킥(kick) 신호를 제공하는 제어 회로를 포함하고,
상기 MOS 커패시터 및 상기 금속 커패시터에의 상기 킥 신호의 인가는, 상기 패스 신호가 상기 제1 및 제2 스위치 트랜지스터에 인가되는 시간 동안 상기 킥 신호 전압과 상기 근단 및 상기 원단에서의 전압 간의 평형 커플링(balanced coupling)을 생성하는 것인, 디바이스. - 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하는 방법에 있어서,
MOS 커패시터와 금속 커패시터를 병렬로 접속시키는 단계 - 상기 MOS 커패시터의 제2 플레이트가 제1 스위치 트랜지스터를 통해 비트라인의 근단에 접속되고, 상기 금속 커패시터의 제2 플레이트가 상기 제1 스위치 트랜지스터를 통해 상기 비트라인의 근단에 그리고 제2 스위치 트랜지스터를 통해 상기 비트라인의 원단에 접속됨 - ;
상기 MOS 커패시터와 상기 금속 커패시터의 제1 플레이트에 하강 네거티브 킥 전압을 인가하는 단계; 및
상기 제1 및 제2 스위치 트랜지스터를 턴온시키는 단계를 포함하고,
상기 MOS 커패시터 및 상기 금속 커패시터는, 상기 근단 및 원단에서의 전압에 커플링되고, 기간 동안 상기 킥 전압과 동일한 평형 전압을 상기 비트라인에 제공하는 것인, 비트라인의 근단 및 원단에의 평형 네거티브 전압을 확립하는 방법.
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