TWI754278B - 寫入輔助電路以及建立平衡負位元線電壓的方法 - Google Patents

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Abstract

本揭露揭露一種寫入輔助電路以及用於對位元線的近端 及遠端建立平衡負電壓的方法，所述位元線具有連接至位元線的多個記憶胞。MOS電容器及金屬電容器並聯連接。MOS電容器經由第一開關電晶體連接至位元線的近端。金屬電容器經由第一開關電晶體連接至位元線的近端且經由第二開關電晶體連接至位元線的遠端。下降負升壓電壓施加至MOS電容器及金屬電容器。當在寫入操作期間開關電晶體接通時，MOS電容器及金屬電容器在近端及遠端處皆耦合至電壓且將電壓驅動至約等於升壓電壓，由此向位元線提供平衡電壓。

Description

寫入輔助電路以及建立平衡負位元線電壓的方 法
本發明是有關於一種寫入輔助電路以及建立平衡負位元線電壓的方法。
積體電路記憶體的一種常見類型為靜態隨機存取記憶體(static random access memory；SRAM)裝置。典型SRAM記憶體裝置包含記憶胞的陣列，其中具有六個電晶體的各記憶胞連接於上部參考電位與下部參考電位之間。各記憶胞具有兩個儲存節點，可在其中儲存資訊。第一節點儲存所需的資訊，而補充資訊儲存於第二儲存節點處。SRAM記憶胞具有在無需要刷新的情況下保留資料的有利特徵。
SRAM位元元記憶胞可運行的最低VDD電壓(正光焦度供應電壓)稱為Vccmin。具有接近Vccmin的低單元VDD減少洩漏電流及亦減少讀取翻轉的發生率。但具有高單元VDD改良寫入操作的成功機率。因此，Vccmin受寫入操作限制。
本揭露的寫入輔助電路包括位元線、分別連接至近端及遠端的第一開關電晶體及第二開關電晶體以及並聯連接的第一電容器及第二電容器。第一開關電晶體及第二開關電晶體對寫入使能訊號作出回應。其中第一電容器連接至第一開關電晶體及第二開關電晶體中的至少一者。第二電容器連接至第一開關電晶體及第二開關電晶體兩者。第一電容器及第二電容器在寫入使能訊號接通第一開關電晶體及第二開關電晶體期間的時段內對近端及遠端維持平衡負電壓。
本揭露的寫入輔助裝置包括連接至位元線的近端的第一電晶體開關及連接至位元線的遠端的第二電晶體開關、並聯連接的MOS電容器及金屬電容器以及控制電路。第一電晶體開關及第二電晶體開關對通過訊號作出回應。MOS電容器直接連接至第一電晶體開關及第二電晶體開關中的至少一者，且金屬電容器直接連接至第一電晶體開關及第二電晶體開關兩者。控制電路在寫入操作期間提供突跳訊號，突跳訊號自接地位準下降至負位準，其中在通過訊號施加至第一開關電晶體及第二開關電晶體的期間，突跳訊號對MOS電容器及金屬電容器的施加在突跳訊號電壓與近端及遠端處的電壓之間產生平衡耦合。
本揭露的寫入輔助裝置對位元線的近端及遠端建立平衡負電壓的方法包括：並聯連接MOS電容器及金屬電容器，其中MOS電容器的第二板經由第一開關電晶體連接至位元線的近端，且金屬電容器的第二板經由第一開關電晶體連接至位元線的近端且經由第二開關電晶體連接至位元線的遠端；將下降負突跳電壓施加至MOS電容器的第一板及金屬電容器的第一板；以及接通第 一開關電晶體及第二開關電晶體，其中MOS電容器及金屬電容器被耦合至在近端處及遠端處的電壓且在時段內向位元線提供約等於突跳電壓的平衡電壓。
10:電路
10'、10":平衡負位元線電壓電路
11:金屬電容器
12:MOS電容器
13:第一NMOS電晶體
14:第二NMOS電晶體
15:節點A
16:節點B
17a~17n:記憶胞/記憶胞陣列
18:電阻
20:第一中端電容器
21:第二中端電容器
501:控制區塊
502:X解碼區塊
503:Y解碼區塊
504:電容器
505:延遲
506:反相器區塊
507:NMOS
700:起始結構
701:經修改結構
703、704、708、709:標識
706:第一指狀件
707:第二指狀件
800:方法
801、802、803、804、805、806:區塊
CKP:時脈脈衝
CKPW:用於寫入的時脈脈衝
ENB-NBL、Wpass:訊號
FEWA:寫入輔助
NBL:負位元線電壓值
NVSS:負位元線電壓
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增大或減小各種特徵的尺寸。
圖1為示出根據一些實施例的實例平衡負位元線電壓電路的態樣的示意圖。
圖2A為示出在一些實施例中在遠端寫入輔助電路中將MOS電容器用於實例SRAM電路的不同操作電壓的建模結果的曲線圖。
圖2B為示出在一些實施例中在遠端寫入輔助電路中將金屬電容器用於實例SRAM電路的不同操作電壓位準的建模結果的曲線圖。
圖2C為示出在一些實施例中在遠端寫入輔助電路中將MOS電容器及金屬電容器兩者用於實例SRAM電路不同操作電壓位準的建模結果的曲線圖。
圖3為示出根據一些實施例的第一替代性實施例平衡負位元線電壓電路的態樣的示意圖。
圖4為示出根據一些實施例的第二替代性實施例平衡負位元線電壓電路的態樣的示意圖。
圖5為示出寫入輔助電路的功能方塊圖，其中根據一些實施例採用圖1的平衡負位元線電壓電路。
圖6A示出根據一些實施例將位元線的近端處的MOS電容器的回應與金屬電容器回應進行比較。
圖6B示出根據一些實施例將位元線的遠端處的MOS電容器的回應與金屬電容器回應進行比較。
圖7為示出根據一些實施例形成代表性中端電容器的示意圖。
圖8為可用於根據一些實施例在寫入輔助電路中產生平衡負位元線電壓的方法的代表性方塊圖。
以下揭露內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或上可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一元件或 特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
在寫入操作期間「升壓訊號」可提供至SRAM記憶陣列的位元線。此升壓訊號使位元線低於接地電壓，其輔助寫入操作。升壓訊號在與多個記憶胞相關聯的位元線的第一末端(被稱作「近端」)處施加。位元線針對多個記憶胞的另一末端被稱作「遠端」。歸因於近端與遠端之間的電阻及陣列洩漏電流，升壓訊號在所述末端之間並不均勻或平衡。此外，在位元線的近端側處需要過升壓以在位元線的遠端處達成有效負電壓位準。
因此，為了最佳化寫入Vccmin效能同時最小化對電晶體可靠性的影響，期望一種在連接至位元線的多個記憶胞兩端實現更加平衡的負位元線電壓(「NVSS」)的電路及方法。此對於多個晶片上電路裝置(circuit on chip device)以及其他電路(包含例如SRAM記憶陣列)是有利的。根據本揭露的原理建構的實施例提供改良的遠端寫入輔助。
現轉而參考圖1，示出說明根據一些實施例的實例平衡負位元線電壓電路的態樣的示意圖。所述電路通常示於10處。將升壓訊號(在本文中亦被稱作「突跳(Kick)」)提供至金屬電容器11及MOS電容器12。由於兩個電容器並聯，因此金屬電容器11的電容值及MOS電容器12的電容值大致上被相加。金屬電容器11的第二板連接至第一NMOS電晶體13的汲極及第二NMOS電晶體14的汲極。第一NMOS電晶體13的源極連接至節點A 15，節 點A 15位於記憶胞陣列17a~17n的近端處。第二NMOS電晶體14的源極連接至節點B 16，節點B 16位於記憶胞陣列17a~17n的遠端處。Wpass訊號連接至NMOS電晶體13及NMOS電晶體14的閘極。在一些實施例中，Wpass訊號可藉由Y位址解碼模組產生。
在操作中，突跳訊號以約等於零的電壓開始。當被啟用時，突跳訊號變成負。在一些實施例中，範圍在0至-300毫伏特之間，在其他實施例中，可提供大致-100毫伏特至-200毫伏特的範圍，且在其他實施例中，可使用大致-200毫伏特的值。當Y位址解碼模組選擇位元線時，Wpass訊號變高，因此第一NMOS電晶體13及第二NMOS電晶體14接通。第一NMOS電晶體及第二NMOS電晶體隨後呈低電阻狀態，所述低電阻狀態經由金屬電容器11及MOS電容器12在突跳電壓訊號與NVSS之間產生耦合。電容器藉由試圖維持電壓差而操作且因此驅動NVSS低。如所屬領域中具通常知識者將理解，此低時段基於個別電容器及電路電阻(下文進一步描述)針對RC時段發生。
藉由將金屬電容器11的第二板繋結至近端及遠端兩者，負電壓施加至近端及遠端兩者且產生遠端寫入輔助(far-end-write-assist；FEWA)。更特定言之，藉由在記憶胞陣列兩端提供平衡的NVSS升壓訊號而產生FEWA。平衡的NVSS升壓訊號建立，此是因為金屬電容器11由低電阻金屬構成(亦即，在電容器的板兩端基本上不存在壓降)且此路徑中不存在陣列洩漏。因此，存在極少電壓差以使提供至近端及遠端兩者的NVSS不平衡。與記憶胞陣列17a至記憶胞陣列17n相關聯的電阻18及洩漏示出於圖1中的 近端節點A 15與遠端節點B 16之間。
根據上述描述，平衡的負位元線電路10向節點A 15處的近端及節點B 16處的遠端兩者供應相同負電壓。藉由將遠端驅動至負電壓，如上文所描述產生FEWA。此在各別位元線上的多個記憶胞17a~17n兩端提供更加平衡的NVSS位準。平衡的NVSS位準的優勢在於過升壓為不必要的。此外，藉由提供FEWA，即使位元線電阻增大亦可採用負位元線設計，例如歸因於製程縮放。因此，可藉由利用本揭露的原理減少整體設計及移植努力。
參考圖2A，存在曲線圖，其示出在遠端寫入輔助電路中僅將MOS電容器用於SRAM電路的不同操作電壓的建模結果。曲線圖示出藉由使用僅MOS電容器，負位元線電壓值中的近端結果大於遠端值(如Y軸上所示)。不管SRAM記憶陣列的操作電壓如何皆出現此結果(如x軸上所示)。然而，隨著工作電壓增加，差異更為明顯(例如近端>遠端)。
圖2B示出在遠端寫入輔助電路中僅將金屬電容器用於SRAM電路的不同操作電壓位準的建模結果。在此情況下，當FEWA接通時，遠端結果比近端更負。同樣，不管SRAM記憶陣列的操作電壓如何皆出現此結果。然而，隨著工作電壓增加，差異更大(例如遠端>近端)。
圖2C示出在遠端寫入輔助電路中將MOS電容器及金屬電容器兩者用於SRAM電路的不同操作電壓位準的建模結果。本文中，當FEWA斷開時結果表明負電壓中的較大間隙，但當FEWA接通時，在較低操作電壓下在遠端(FEWA_on)與近端(FEWA_on)結果之間存在極少間隙，且在較高操作電壓下存在極小間隙。此示 出平衡近端電壓與遠端電壓的優勢。
MOS電容器12及金屬電容器11是較適用於SRAM環境中的電容器類型。MOS電容器具有金屬氧化物半導體結構，所述金屬氧化物半導體結構通常包含具有薄氧化物層的半導體基底、絕緣體以及頂部金屬。汲極及源極連接為電容器的底板，且頂部金屬為閘極接點。金屬電容器通常為彼此堆疊且由薄氧化物層分隔開的金屬板。金屬電容器可建構為MIM(金屬-絕緣體-金屬)或MOM(金屬-氧化物-金屬)類型。然而，兩種類型通常為極精確及線性的(例如，電容與電壓無關)。
雖然在一些實施例中使用MOS電容器及金屬電容器，但將瞭解，可使用其他類型的電容器。實際上，應考慮電容器維持電容器板之間的電壓差的功能，所述電壓差隨後在兩個末端處將NVSS電壓驅動至負位準。
參考圖3，根據一些實施例示出第一替代性實施例平衡的負位元線電壓電路10'。在此實施例中，MOS電容器12自近端至遠端互換。其他元件保持在位置中且具有上文結合圖1所描述的連接。然而，應瞭解，在此實施例中，金屬電容器11現將負電壓自遠端提供至近端。自此實施例，應進一步理解，MOS電容器12的位置可在近端至遠端間變化同時持續為位元線提供更加平衡的NVSS位準。
參考圖4，根據一些實施例示出第二替代性平衡的負位元線電壓電路10"。在此實施例中，除MOS電容器12及金屬電容器11以外，並聯地添加第一中端電容器20及第二中端電容器21。如上文結合圖3所提到，MOS電容器12的位置亦如所述替代例 中所描述的示出。
在一些實施例中，來自擴散邊緣上多晶矽(poly on diffusion edge；PODE)閘極的中端電容器可用於形成額外耦合電容。此可減少MOS電容器及/或金屬電容器的實際面積損失。另外，在鰭片式場效電晶體(Fin Field-effect transistor；finfet)的3D結構中，使用金屬層(諸如金屬0層M0)氧化物擴散(M0OD)或主動區來提供利用可能存在於M0OD與多晶矽區(例如，亦被稱作「多晶(poly)」)之間的較大耦合電容器的機會。再者，通常存在大量可用虛設多晶矽，且在一些情況下，或許有可能完全取代MOS電容器。
PODE結構在標準記憶胞的邊緣上形成，且用以在處理期間保護半導體鰭片的末端。亦即，PODE多晶矽結構並不電性連接為MOS裝置的閘極，而實際上是在電路中不具有功能的「虛設」結構。PODE結構覆蓋且保護記憶胞中的鰭片的末端，從而在處理期間提供附加的可靠性。
自PODE層產生電容器的代表性實例通常示出於圖7中。在700處示出起始結構，且在701處繪示包含電容器的經修改結構。在標識703處繪示突跳電壓，且在標識704處繪示NVSS電壓。起始結構700形成兩個指狀MOS，其中第一指狀件在706處且第二指狀件在707處。藉由包含標識708及標識709處的通孔(亦即，如經修改結構701中所示)，中端電容器710可形成於空的中端層707中。
圖5示出在一些實施例中可與實施平衡負位元線電壓結合使用的功能區塊。控制區塊501包含晶片啟用輸入端(CE)、時 脈輸入(CLK)以及寫入使能輸入(WE)。自控制區塊輸出的時脈脈衝經提供至X解碼區塊502以提供電路時序。X解碼區塊502接收X位址(位址-X)資訊且解碼所述資訊以向適當記憶胞17a~17n提供分別對應於遠字元線(WL-遠端)至近字元線(WL-近端)的字線訊號。
Y解碼區塊503接收Y位址(位址-Y)資訊且解碼所述資訊以對第一NMOS電晶體13及第二NMOS電晶體14啟用Wpass訊號。控制區塊501向Y解碼區塊提供用於寫入的時脈脈衝(CKPW)。控制區塊501進一步提供發起負位元線啟用的訊號(ENB-NBL)，所述訊號施加至NMOS 507的閘極。隨後，在經由適當延遲505以及反相器區塊506傳播之後起始突跳。突跳訊號的下降邊緣在負偏壓訊號(NVSS)產生的情況下耦接至電容器504。負偏壓訊號以更加平衡的方式提供至位元線的近端及遠端兩者。
圖5中的電容器504表示上文描述的各種電容器(例如，金屬電容器、MOS電容器及/或PODE電容器)的總電容，且在達成FEWA的條件下，其可由各種電容器的任何組合構成。可基於位元線電容、所需的SRAM位元線寫入電壓以及耦合效率以及其他因素而判定電容器504的期望大小或電容。
圖6A及圖6B示出將MOS電容器及金屬電容器一起使用可為適用的。首先參考圖6A，在近端處，MOS電容器在第一時段期間提供比金屬電容器更大的負電壓。然而，MOS電容器的RC時間常數短於金屬電容器。因此，金屬電容器將電荷保持得更長且處於更深負電壓。當所述兩個電容器一起使用時，結果為在第一時 段及第二時段內的負電壓比單獨使用所述電容器中的任一者更大。此外，可使用NMOS或PMOS電容器且呈現類似結果。圖6B示出遠端處隨時間推移的電壓。遠端的結果類似於近端處的結果。因此，MOS電容器與金屬電容器一起使用的組合在更長時段內提供更大負電壓。
雖然並未明確地繪示，但記憶胞17a~17n形成可由一或多個SRAM裝置構成的記憶陣列。各SRAM裝置可形成為六電晶體SRAM記憶胞。然而，在其他實施例中可採用其他SRAM記憶胞配置。此外，雖然諸圖示出單一位元線，但將瞭解，本揭露可與記憶陣列中的每一位元線或位元線的子集結合使用。
參考圖8，通常在800處揭露根據一些實施例建立用於寫入輔助電路的平衡負位元線電壓的方法。首先，在區塊801處，並聯連接MOS電容器及金屬電容器，諸如分別為圖1的電容器12及電容器11。在區塊802處，兩個電容器的第二板經由第一開關電晶體13連接至位元線的近端。在區塊803處，金屬電容器的第二板經由第二開關電晶體14連接至位元線的遠端。在區塊804處，將下降負突跳電壓施加至MOS電容器及金屬電容器的第一板。在一些實施例中，下降電壓開始於零伏特並下降至負200毫伏特。然而，在其他實施例中可採用其他起始電壓及結束電壓。
在區塊805處，藉由Wpass訊號接通第一開關電晶體及第二開關電晶體(亦即，當Y位址解碼模組選擇位元線時)。呈低電阻狀態的電晶體經由金屬電容器及MOS電容器產生突跳電壓訊號與NVSS之間的耦合。電容器藉由試圖維持電壓差而操作，因此將NVSS驅動為低。在區塊806處，負位元線電壓以平衡方 式施加至位元線的近端及遠端兩者，由此提高記憶胞的寫入功能的精確度。
舉例而言，所述方法可與記憶陣列中的一或多個位元線結合利用。特定言之，寫入輔助電路可採用平衡負位元線以提高寫入精確度同時限制對在近端處過驅動負電壓位準的需要。記憶陣列及低電壓域中的其他電路操作可採用這些技術，包含SRAM裝置的記憶陣列。
所揭露實施例包含寫入輔助電路，其中電路附接至具有近端及遠端的位元線。第一開關電晶體及第二開關電晶體分別連接至近端及遠端，且第一開關電晶體及第二開關電晶體對寫入使能訊號作出回應。第一電容器及第二電容器並聯連接。第一電容器連接至第一開關電晶體及第二開關電晶體中的至少一者。第二電容器連接至第一開關電晶體及第二開關電晶體兩者。以此方式，電容器在時段內維持至近端及遠端的平衡負電壓同時寫入使能訊號接通第一開關電晶體及第二開關電晶體。
在一些實施例中，下降負電壓升壓訊號被施加至第一電容器及第二電容器以建立平衡負電壓的位準。
在一些實施例中，第一電容器為MOS電容器。
在一些實施例中，第二電容器為金屬電容器。
在一些實施例中，第一電容器為MOS電容器且第二電容器為金屬電容器。
在一些實施例中，升壓訊號被施加至第一電容器及第二電容器的第一板，且第一電容器及第二電容器的第二板連接至開關電晶體。
在一些實施例中，升壓訊號下降至在0毫伏特至負300毫伏特範圍內的電壓。
在一些實施例中，升壓訊號自0毫伏特下降至約負200毫伏特。
在一些實施例中，寫入輔助電路更包括第一電容器或第二電容器中的至少一者由MOS電晶體的擴散邊緣上多晶矽中端部分形成。
根據其他所揭露實施例，揭露一種裝置，包括：連接至位元線的近端的第一電晶體開關，及連接至位元線的遠端的第二電晶體開關。第一電晶體開關及第二電晶體開關對通過訊號作出回應。MOS電容器及金屬電容器並聯連接，其中MOS電容器直接連接至第一電晶體開關及第二電晶體開關中的至少一者。金屬電容器直接連接至第一電晶體開關及第二電晶體開關兩者。控制電路在寫入操作期間提供突跳訊號。突跳訊號自接地位準下降至負位準。突跳訊號對MOS電容器及金屬電容器的施加在突跳訊號電壓與近端及遠端處的電壓之間產生平衡耦合。所述耦合在通過訊號施加至第一開關電晶體及第二開關電晶體的期間持續。
在一些實施例中，通過訊號是藉由y位址解碼模組所產生。
在一些實施例中，突跳電壓施加至MOS電容器的第一板及金屬電容器的第一板。
在一些實施例中，突跳電壓在藉由控制模組產生之後延遲並反相。
在一些實施例中，MOS電容器的第二板及金屬電容器的 第二板連接至開關電晶體。
在一些實施例中，升壓訊號在施加至MOS電容器及金屬電容器時自0毫伏特下降至約負200毫伏特。
在一些實施例中，裝置更包括連接至位元線的在近端與遠端之間的多個靜態隨機存取記憶體記憶胞。
在一些實施例中，裝置更包括多個近端及遠端位元線以及多個裝置，每一裝置對應於各位元線。
根據其他所揭露實施例，揭露一種用於對位元線的近端及遠端建立平衡負電壓的方法。所述方法包含並聯連接MOS電容器及金屬電容器，其中MOS電容器的第二板經由第一開關電晶體連接至位元線的近端。金屬電容器的第二板經由第一開關電晶體連接至位元線的近端且經由第二開關電晶體連接至位元線的遠端。下降負突跳電壓施加至MOS電容器及金屬電容器的第一板。開關電晶體接通，其中MOS電容器及金屬電容器在近端及遠端兩者處耦合至所述電壓。此在時段內向位元線提供約等於突跳電壓的平衡電壓。
在一些實施例中，對位元線的近端及遠端建立平衡負電壓的方法，更包括回應於靜態隨機存取記憶體記憶胞陣列中的y位址解碼模組訊號接通第一開關電晶體及第二開關電晶體。
在一些實施例中，平衡電壓在負100毫伏特至負200毫伏特之間。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本揭露內容的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所 引入的實施例的相同目的及/或達成相同優勢的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行改變、替代及更改。
10:電路
11:金屬電容器
12:MOS電容器
13:第一NMOS電晶體
14:第二NMOS電晶體
15:節點A
16:節點B
17a~17n:記憶胞/記憶胞陣列
18:電阻
FEWA:寫入輔助
NVSS:負位元線電壓
Wpass:訊號

Claims (10)

  1. 一種寫入輔助電路，包括：位元線，具有近端及遠端；分別連接至所述近端及所述遠端的第一開關電晶體及第二開關電晶體，且其中所述第一開關電晶體及所述第二開關電晶體對寫入使能訊號作出回應；以及並聯連接的第一電容器及第二電容器，其中所述第一電容器連接至所述第一開關電晶體及所述第二開關電晶體中的至少一者，且所述第二電容器連接至所述第一開關電晶體及所述第二開關電晶體兩者，其中在所述寫入使能訊號接通所述第一開關電晶體及所述第二開關電晶體期間的時段內，所述第一電容器及所述第二電容器經由被接通的所述第一開關電晶體對所述近端維持平衡負電壓，並經由被接通的所述第二開關電晶體對所述遠端維持平衡負電壓。
  2. 如請求項1所述的寫入輔助電路，其中下降負電壓升壓訊號被施加至所述第一電容器及所述第二電容器以建立所述平衡負電壓的位準。
  3. 如請求項1所述的寫入輔助電路，其中所述第一電容器為MOS電容器且所述第二電容器為金屬電容器。
  4. 如請求項3所述的寫入輔助電路，其中所述升壓訊號被施加至所述第一電容器及所述第二電容器的第一板，且所述第一電容器及所述第二電容器的第二板連接至所述第一開關電晶體及所述第二開關電晶體。
  5. 如請求項1所述的寫入輔助電路，更包括所述第一 電容器或所述第二電容器中的至少一者由MOS電晶體的擴散邊緣上多晶矽中端部分形成。
  6. 一種寫入輔助裝置，包括：連接至位元線的近端的第一電晶體開關及連接至所述位元線的遠端的第二電晶體開關，所述第一電晶體開關及所述第二電晶體開關對通過訊號作出回應；並聯連接的MOS電容器及金屬電容器，所述MOS電容器直接連接至所述第一電晶體開關及所述第二電晶體開關中的至少一者，且所述金屬電容器直接連接至所述第一電晶體開關及所述第二電晶體開關兩者；以及控制電路，所述控制電路在寫入操作期間提供突跳訊號，所述突跳訊號自接地位準下降至負位準，其中在所述通過訊號施加至所述第一電晶體開關及所述第二電晶體開關的期間，所述第一電容器及所述第二電容器經由被接通的所述第一電晶體開關連接至所述近端，所述第一電容器及所述第二電容器經由被接通的所述第二電晶體開關連接至所述遠端，所述突跳訊號對所述MOS電容器及所述金屬電容器的施加在所述突跳訊號的突跳電壓與所述近端及所述遠端處的電壓之間產生平衡耦合。
  7. 如請求項6所述的寫入輔助裝置，其中所述通過訊號是藉由y位址解碼模組所產生。
  8. 如請求項6所述的寫入輔助裝置，其中所述突跳電壓施加至所述MOS電容器的第一板及所述金屬電容器的第一板。
  9. 如請求項8所述的寫入輔助裝置，其中所述突跳電壓在藉由控制模組產生之後延遲並反相。
  10. 一種對位元線的近端及遠端建立平衡負電壓的方法，包括：並聯連接MOS電容器及金屬電容器，其中所述MOS電容器的第二板經由第一開關電晶體連接至位元線的近端，且所述金屬電容器的第二板經由所述第一開關電晶體連接至所述位元線的所述近端且經由第二開關電晶體連接至所述位元線的遠端；將下降負突跳電壓施加至所述MOS電容器的第一板及所述金屬電容器的第一板；以及接通所述第一開關電晶體及所述第二開關電晶體，其中所述MOS電容器及所述金屬電容器被耦合至在所述近端處及所述遠端處的電壓且在接通所述第一開關電晶體及所述第二開關電晶體的時段內向所述位元線提供約等於所述突跳電壓的平衡電壓。
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