KR102517711B1 - 메모리 셀 및 이를 포함하는 메모리 장치 - Google Patents

메모리 셀 및 이를 포함하는 메모리 장치 Download PDF

Info

Publication number
KR102517711B1
KR102517711B1 KR1020160082768A KR20160082768A KR102517711B1 KR 102517711 B1 KR102517711 B1 KR 102517711B1 KR 1020160082768 A KR1020160082768 A KR 1020160082768A KR 20160082768 A KR20160082768 A KR 20160082768A KR 102517711 B1 KR102517711 B1 KR 102517711B1
Authority
KR
South Korea
Prior art keywords
bit lines
auxiliary
bit line
complementary bit
complementary
Prior art date
Application number
KR1020160082768A
Other languages
English (en)
Other versions
KR20180003217A (ko
Inventor
정종훈
박성현
임우진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160082768A priority Critical patent/KR102517711B1/ko
Priority to US15/469,037 priority patent/US9940998B2/en
Priority to TW106113099A priority patent/TWI704559B/zh
Priority to CN201710531761.3A priority patent/CN107564564B/zh
Publication of KR20180003217A publication Critical patent/KR20180003217A/ko
Application granted granted Critical
Publication of KR102517711B1 publication Critical patent/KR102517711B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

메모리 셀은 워드라인, 비트라인, 상보 비트라인, 보조 비트라인, 보조 상보 비트라인, 데이터 저장 회로, 제1 트랜지스터, 및 제2 트랜지스터를 포함한다. 데이터 저장 회로는 하나의 비트를 저장한다. 제1 트랜지스터는 비트라인과 데이터 저장 회로의 제1 단자 사이에 연결되고, 워드라인에 연결되는 게이트를 포함한다. 제2 트랜지스터는 상보 비트라인과 데이터 저장 회로의 제2 단자 사이에 연결되고, 워드라인에 연결되는 게이트를 포함한다. 기입 동작 시, 보조 비트라인은 비트라인에 전기적으로 연결되고, 보조 상보 비트라인은 상보 비트라인에 전기적으로 연결되고, 독출 동작 시, 보조 비트라인은 비트라인으로부터 전기적으로 차단되고, 보조 상보 비트라인은 상보 비트라인으로부터 전기적으로 차단된다.

Description

메모리 셀 및 이를 포함하는 메모리 장치{MEMORY CELLS AND MEMORY DEVICES HAVING THE SAME}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 셀 및 이를 포함하는 메모리 장치에 관한 것이다.
일반적으로 SRAM(Static Random Access Memory) 장치는 기입 동작 시 데이터를 비트라인과 상보 비트라인을 통해 메모리 셀의 래치 회로에 저장하고, 독출 동작 시, 상기 래치 회로에 저장된 데이터에 기초하여 결정되는 상기 비트라인과 상기 상보 비트라인 사이의 전압 차이를 센싱하여 상기 래치 회로에 저장된 데이터를 독출한다.
그런데 SRAM 장치의 경우, 비트라인 및 상보 비트라인의 폭이 상대적으로 넓은 경우, 기입 성능은 향상되는 반면에 독출 성능은 저하되고, 반대로, 비트라인 및 상보 비트라인의 폭이 상대적으로 좁은 경우, 기입 성능은 저하되는 반면에 독출 성능은 향상된다.
따라서 SRAM 장치는 기입 성능과 독출 성능을 모두 향상시키기가 어려운 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기입 성능 및 독출 성능을 모두 향상시킬 수 있는 메모리 셀을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 셀을 포함하는 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 셀은 워드라인, 비트라인, 상보 비트라인, 보조 비트라인, 보조 상보 비트라인, 데이터 저장 회로, 제1 트랜지스터, 및 제2 트랜지스터를 포함한다. 상기 데이터 저장 회로는 하나의 비트를 저장한다. 상기 제1 트랜지스터는 상기 비트라인과 상기 데이터 저장 회로의 제1 단자 사이에 연결되고, 상기 워드라인에 연결되는 게이트를 포함한다. 상기 제2 트랜지스터는 상기 상보 비트라인과 상기 데이터 저장 회로의 제2 단자 사이에 연결되고, 상기 워드라인에 연결되는 게이트를 포함한다. 기입 동작 시, 상기 보조 비트라인은 상기 비트라인에 전기적으로 연결되고, 상기 보조 상보 비트라인은 상기 상보 비트라인에 전기적으로 연결되고, 독출 동작 시, 상기 보조 비트라인은 상기 비트라인으로부터 전기적으로 차단되고, 상기 보조 상보 비트라인은 상기 상보 비트라인으로부터 전기적으로 차단된다.
일 실시예에 있어서, 상기 보조 비트라인의 폭 및 상기 보조 상보 비트라인의 폭은 상기 비트라인의 폭 및 상기 상보 비트라인의 폭보다 클 수 있다.
상기 비트라인의 폭과 상기 상보 비트라인의 폭은 서로 동일하고, 상기 보조 비트라인의 폭과 상기 보조 상보 비트라인의 폭은 서로 동일할 수 있다.
일 실시예에 있어서, 기 비트라인, 상기 보조 비트라인, 상기 상보 비트라인, 및 상기 보조 상보 비트라인은 동일한 레이어에 형성될 수 있다.
일 실시예에 있어서, 상기 비트라인과 상기 상보 비트라인은 제1 레이어에 형성되고, 상기 보조 비트라인과 상기 보조 상보 비트라인은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성될 수 있다.
일 실시예에 있어서, 상기 비트라인과 상기 상보 비트라인은 제1 레이어에 형성되고, 상기 워드라인은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성되고, 상기 보조 비트라인 및 상기 보조 상보 비트라인은 상기 제2 레이어의 상부에 위치하는 제3 레이어에 형성될 수 있다.
일 실시예에 있어서, 상기 데이터 저장 회로는, 상기 제1 트랜지스터에 연결되는 입력 단자 및 상기 제2 트랜지스터에 연결되는 출력 단자를 포함하는 제1 인버터, 및 상기 제2 트랜지스터에 연결되는 입력 단자 및 상기 제1 트랜지스터에 연결되는 출력 단자를 포함하는 제2 인버터를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이, 복수의 보조 비트라인들, 복수의 보조 상보 비트라인들, 및 스위치 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들, 복수의 비트라인들, 및 복수의 상보 비트라인들에 연결된다. 상기 복수의 보조 비트라인들은 상기 복수의 비트라인들과 수평한 방향으로 형성된다. 상기 복수의 보조 상보 비트라인들은 상기 복수의 상보 비트라인들과 수평한 방향으로 형성된다. 상기 스위치 회로는 기입 동작 시 턴온되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각에 전기적으로 연결하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각에 전기적으로 연결하고, 독출 동작 시 턴오프되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각으로부터 전기적으로 차단하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각으로부터 전기적으로 차단한다.
일 실시예에 있어서, 상기 스위치 회로는, 상기 복수의 비트라인들 각각의 제1 끝단과 상기 복수의 보조 비트라인들 각각의 제1 끝단 사이에 연결되는 복수의 제1 스위치들, 상기 복수의 비트라인들 각각의 제2 끝단과 상기 복수의 보조 비트라인들 각각의 제2 끝단 사이에 연결되는 복수의 제2 스위치들, 상기 복수의 상보 비트라인들 각각의 제1 끝단과 상기 복수의 보조 상보 비트라인들 각각의 제1 끝단 사이에 연결되는 복수의 제3 스위치들, 및 상기 복수의 상보 비트라인들 각각의 제2 끝단과 상기 복수의 보조 상보 비트라인들 각각의 제2 끝단 사이에 연결되는 복수의 제4 스위치들을 포함할 수 있다.
상기 복수의 제1 스위치들, 상기 복수의 제2 스위치들, 상기 복수의 제3 스위치들, 및 상기 복수의 제4 스위치들 각각은 기입 신호에 응답하여 턴온될 수 있다.
상기 복수의 제1 스위치들, 상기 복수의 제2 스위치들, 상기 복수의 제3 스위치들, 및 상기 복수의 제4 스위치들 중에서 동일한 메모리 셀에 대응되는 비트라인과 상보 비트라인에 연결되는 제1 스위치, 제2 스위치, 제3 스위치, 및 제4 스위치는 상기 기입 신호에 응답하여 동시에 턴온될 수 있다.
일 실시예에 있어서, 상기 복수의 보조 비트라인들의 폭 및 상기 복수의 보조 상보 비트라인들의 폭은 상기 복수의 비트라인들의 폭 및 상기 복수의 상보 비트라인들의 폭보다 클 수 있다.
상기 복수의 비트라인들의 폭과 상기 복수의 상보 비트라인들의 폭은 서로 동일하고, 상기 복수의 보조 비트라인들의 폭과 상기 복수의 보조 상보 비트라인들의 폭은 서로 동일할 수 있다.
일 실시예에 있어서, 상기 복수의 비트라인들, 상기 복수의 보조 비트라인들, 상기 복수의 상보 비트라인들, 및 상기 복수의 보조 상보 비트라인들은 동일한 레이어에 형성될 수 있다.
일 실시예에 있어서, 상기 복수의 비트라인들과 상기 복수의 상보 비트라인들은 제1 레이어에 형성되고, 상기 복수의 보조 비트라인들 및 상기 복수의 보조 상보 비트라인들은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성될 수 있다.
일 실시예에 있어서, 상기 복수의 비트라인들과 상기 복수의 상보 비트라인들은 제1 레이어에 형성되고, 상기 복수의 워드라인들은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성되고, 상기 복수의 보조 비트라인들 및 상기 복수의 보조 상보 비트라인들은 상기 제2 레이어의 상부에 위치하는 제3 레이어에 형성될 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 복수의 비트라인들 및 상기 복수의 상보 비트라인들을 통해 상기 복수의 메모리 셀들에 데이터를 기입하는 기입 드라이버, 상기 복수의 비트라인들 및 상기 복수의 상보 비트라인들을 통해 상기 복수의 메모리 셀들에 저장된 데이터를 독출하는 감지 증폭기, 및 컬럼 어드레스, 기입 인에이블 신호, 및 독출 인에이블 신호에 기초하여 상기 복수의 비트라인들 및 상기 복수의 상보 비트라인들을 상기 기입 드라이버 및 상기 감지 증폭기에 선택적으로 연결하는 멀티플렉서 회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 메모리 셀들 각각은, 하나의 비트를 저장하는 데이터 저장 회로, 상기 복수의 비트라인들 중에서 상응하는 비트라인과 상기 데이터 저장 회로의 제1 단자 사이에 연결되고, 상기 복수의 워드라인들 중에서 상응하는 워드라인에 연결되는 게이트를 포함하는 제1 트랜지스터, 및 상기 복수의 상보 비트라인들 중에서 상응하는 상보 비트라인과 상기 데이터 저장 회로의 제2 단자 사이에 연결되고, 상기 복수의 워드라인들 중에서 상기 상응하는 워드라인에 연결되는 게이트를 포함하는 제2 트랜지스터를 포함할 수 있다.
상기 데이터 저장 회로는, 상기 제1 트랜지스터에 연결되는 입력 단자 및 상기 제2 트랜지스터에 연결되는 출력 단자를 포함하는 제1 인버터, 및 상기 제2 트랜지스터에 연결되는 입력 단자 및 상기 제1 트랜지스터에 연결되는 출력 단자를 포함하는 제2 인버터를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 메모리 장치 및 상기 메모리 장치에 대해 기입 동작 및 독출 동작을 수행하는 프로세서를 포함한다. 상기 메모리 장치는, 복수의 워드라인들, 복수의 비트라인들, 및 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 비트라인들과 수평한 방향으로 형성되는 복수의 보조 비트라인들, 상기 복수의 상보 비트라인들과 수평한 방향으로 형성되는 복수의 보조 상보 비트라인들, 및 상기 기입 동작 시 턴온되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각에 전기적으로 연결하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각에 전기적으로 연결하고, 상기 독출 동작 시 턴오프되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각으로부터 전기적으로 차단하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각으로부터 전기적으로 차단하는 스위치 회로를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는 작은 사이즈 및 적은 제조 비용으로 구현되면서도 기입 성능과 독출 성능을 동시에 효과적으로 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 3은 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타내는 도면이다.
도 4는 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 다른 예를 나타내는 도면이다.
도 5는 도 1의 메모리 장치에 포함되는 복수의 워드라인들, 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타내는 도면이다.
도 6은 도 1에 도시된 메모리 장치의 기입 성능 향상 효과를 설명하기 위한 도면이다.
도 7은 도 1에 도시된 메모리 장치의 독출 성능 향상 효과를 설명하기 위한 도면이다.
도 8은 도 1의 메모리 장치에 포함되는 멀티플렉서 회로의 일 예를 나타내는 블록도이다.
도 9는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100), 컨트롤러(200), 로우 디코더(300), 멀티플렉서 회로(400), 복수의 기입 드라이버들(500), 복수의 감지 증폭기들(600), 및 데이터 입출력 버퍼(700)를 포함한다.
일 실시예에 있어서, 메모리 장치(10)는 SRAM(Static Random Access Memory) 장치일 수 있다.
메모리 셀 어레이(100)는 제1 내지 제n 워드라인들(WL1~WLn), 제1 내지 제m 비트라인들(BL1~BLm), 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)에 연결되어 로우들 및 컬럼들로 배치되는 복수의 메모리 셀들을 포함할 수 있다. 여기서, n 및 m은 양의 정수를 나타낸다. 상기 복수의 메모리 셀들 각각은 SRAM(Static Random Access Memory) 셀일 수 있다.
컨트롤러(200)는 외부로부터 수신되는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 메모리 장치(10)의 전반적인 동작을 제어할 수 있다.
컨트롤러(200)는 어드레스 신호(ADDR)에 기초하여 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 생성하고, 로우 어드레스(RA)를 로우 디코더(300)에 제공하고, 컬럼 어드레스(CA)를 멀티플렉서 회로(400)에 제공할 수 있다. 또한, 컨트롤러(200)는 커맨드 신호(CMD)에 기초하여 기입 인에이블 신호(W_EN) 및 독출 인에이블 신호(R_EN)를 생성하고, 기입 인에이블 신호(W_EN) 및 독출 인에이블 신호(R_EN)를 멀티플렉서 회로(400)에 제공할 수 있다
로우 디코더(300)는 제1 내지 제n 워드라인들(WL1~WLn)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 로우 디코더(300)는 컨트롤러(200)로부터 제공되는 로우 어드레스(RA)를 디코딩하여 제1 내지 제n 워드라인들(WL1~WLn) 중에서 로우 어드레스(RA)에 상응하는 워드라인을 활성화시킴으로써 메모리 셀 어레이(100)에 포함되는 복수의 로우들 중의 하나를 선택할 수 있다. 예를 들어, 로우 디코더(300)는 로우 어드레스(RA)에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
멀티플렉서 회로(400)는 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 멀티플렉서 회로(400)는 컨트롤러(200)로부터 제공되는 컬럼 어드레스(CA)를 디코딩하여 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 중에서 컬럼 어드레스(CA)에 상응하는 비트라인 및 상보 비트라인을 선택할 수 있다.
또한, 멀티플렉서 회로(400)는 컨트롤러(200)로부터 제공되는 기입 인에이블 신호(W_EN)가 활성화되는 경우, 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 상응하는 컬럼의 기입 드라이버(500) 및 감지 증폭기(600) 중에서 기입 드라이버(500)를 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 연결할 수 있다. 이 경우, 데이터 입출력 버퍼(700)는 외부 장치로부터 수신되는 기입 데이터(DT)를 기입 드라이버(500)에 제공하고, 기입 드라이버(500)는 상기 선택된 비트라인 및 상기 선택된 상보 비트라인을 통해 기입 데이터(DT)를 메모리 셀 어레이(100)에 저장할 수 있다.
한편, 멀티플렉서 회로(400)는 컨트롤러(200)로부터 제공되는 독출 인에이블 신호(R_EN)가 활성화되는 경우, 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 상응하는 컬럼의 기입 드라이버(500) 및 감지 증폭기(600) 중에서 감지 증폭기(600)를 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 연결할 수 있다. 이 경우, 감지 증폭기(600)는 상기 선택된 비트라인의 전압 및 상기 선택된 상보 비트라인의 전압에 기초하여 독출 데이터(DT)를 생성하고, 데이터 입출력 버퍼(700)는 감지 증폭기(600)로부터 제공되는 독출 데이터(DT)를 상기 외부 장치에 제공할 수 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 메모리 장치(10)에 포함되는 메모리 셀 어레이(100)는 제1 내지 제m 비트라인들(BL1~BLm)과 수평한 방향으로 형성되는 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 수평한 방향으로 형성되는 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)을 더 포함할 수 있다.
또한, 본 발명에 따른 메모리 장치(10)에 포함되는 메모리 셀 어레이(100)는 제1 내지 제m 비트라인들(BL1~BLm)과 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 사이 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 사이에 연결되는 스위치 회로(110)를 더 포함할 수 있다. 일 실시예에 있어서, 스위치 회로(110)는 컨트롤러(200)로부터 제공되는 기입 신호(WS)에 응답하여 턴온될 수 있다.
기입 동작 시, 컨트롤러(200)는 활성화된 기입 신호(WS)를 스위치 회로(110)에 제공할 수 있다. 이 경우, 스위치 회로(110)는 활성화된 기입 신호(WS)에 응답하여 턴온되어 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각을 제1 내지 제m 비트라인들(BL1~BLm) 각각에 전기적으로 연결하고 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각을 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각에 전기적으로 연결할 수 있다.
반면에, 독출 동작 시, 컨트롤러(200)는 비활성화된 기입 신호(WS)를 스위치 회로(110)에 제공할 수 있다. 이 경우, 스위치 회로(110)는 비활성화된 기입 신호(WS)에 응답하여 턴오프되어 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각을 제1 내지 제m 비트라인들(BL1~BLm) 각각으로부터 전기적으로 차단하고 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각을 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각으로부터 전기적으로 차단할 수 있다.
도 2는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
설명의 편의 상, 도 2에는 메모리 셀 어레이(100)에 포함되는 제1 내지 제m 컬럼들 중에서 제k 컬럼에 상응하는 구성요소들만이 도시된다. 여기서, k는 m 이하의 양의 정수를 나타낸다.
도 2를 참조하면, 메모리 셀 어레이(100)의 상기 제k 컬럼은 제1 내지 제n 워드라인들(WL1~WLn)에 각각 연결되는 n개의 메모리 셀들(101)을 포함할 수 있다.
메모리 셀 어레이(100)에 포함되는 복수의 메모리 셀들(101)의 구조는 동일하므로, 예시적으로 상기 제k 컬럼에서 제1 워드라인(WL1)에 연결되는 메모리 셀(101)의 구조에 대해서만 설명한다.
메모리 셀(101)은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 데이터 저장 회로(103)를 포함할 수 있다.
데이터 저장 회로(103)는 하나의 비트를 저장할 수 있다.
일 실시예에 있어서, 데이터 저장 회로(103)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함할 수 있다.
제1 인버터(INV1)의 출력 단자는 제2 인버터(INV2)의 입력 단자에 연결되고, 제2 인버터(INV2)의 출력 단자는 제1 인버터(INV1)의 입력 단자에 연결되어 래치 회로를 구성할 수 있다.
제1 트랜지스터(M1)는 제k 비트라인(BLk)과 제1 인버터(INV1)의 입력 단자 사이에 연결될 수 있다. 또한, 제1 트랜지스터(M1)는 제1 워드라인(WL1)에 연결되는 게이트를 포함할 수 있다.
제2 트랜지스터(M2)는 제k 상보 비트라인(BLBk)과 제2 인버터(INV2)의 입력 단자 사이에 연결될 수 있다. 또한, 제2 트랜지스터(M2)는 제1 워드라인(WL1)에 연결되는 게이트를 포함할 수 있다.
메모리 셀 어레이(100)에 포함되는 복수의 메모리 셀들(101) 각각은 상술한 상기 제k 컬럼에서 제1 워드라인(WL1)에 연결되는 메모리 셀(101)과 동일한 구조를 가질 수 있다.
한편, 상술한 바와 같이, 메모리 셀 어레이(100)는 제1 내지 제m 비트라인들(BL1~BLm)과 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 사이 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 사이에 연결되는 스위치 회로(110)를 더 포함할 수 있다.
도 2에 도시된 바와 같이, 스위치 회로(110)는 복수의 제1 스위치들(SW1), 복수의 제2 스위치들(SW2), 복수의 제3 스위치들(SW3), 및 복수의 제4 스위치들(SW4)을 포함할 수 있다. 메모리 셀 어레이(100)의 상기 제1 내지 제k 컬럼들 각각에는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 및 제4 스위치(SW4)가 포함될 수 있다.
도 2를 참조하면, 제1 스위치(SW1)는 제k 비트라인(BLk)의 제1 끝단과 제k 보조 비트라인(ABLk)의 제1 끝단 사이에 연결되고, 제2 스위치(SW2)는 제k 비트라인(BLk)의 제2 끝단과 제k 보조 비트라인(ABLk)의 제2 끝단 사이에 연결되고, 제3 스위치(SW3)는 제k 상보 비트라인(BLBk)의 제1 끝단과 제k 보조 상보 비트라인(ABLBk)의 제1 끝단 사이에 연결되고, 제4 스위치(SW4)는 제k 상보 비트라인(BLBk)의 제2 끝단과 제k 보조 상보 비트라인(ABLBk)의 제2 끝단 사이에 연결될 수 있다.
또한, 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 및 제4 스위치(SW4)는 컨트롤러(200)로부터 제공되는 기입 신호(WS)에 응답하여 턴온될 수 있다.
따라서 동일한 메모리 셀(101)에 대응되는 비트라인(BLk)과 상보 비트라인(BLBk)에 연결되는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 및 제4 스위치(SW4)는 기입 신호(WS)에 응답하여 동시에 턴온될 수 있다.
일 실시예에 있어서, 기입 신호(WS)는 기입 인에이블 신호(W_EN)와 동일할 수 있다.
따라서 스위치 회로(110)에 포함되는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 및 제4 스위치(SW4)는 기입 동작 시 턴온되어 보조 비트라인(ABLk)을 비트라인(BLk)에 전기적으로 연결하고, 보조 상보 비트라인(ABLBk)을 상보 비트라인(BLBk)에 전기적으로 연결할 수 있다. 한편, 스위치 회로(110)에 포함되는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 및 제4 스위치(SW4)는 독출 동작 시 턴오프되어 보조 비트라인(ABLk)을 비트라인(BLk)으로부터 전기적으로 차단하고, 보조 상보 비트라인(ABLBk)을 상보 비트라인(BLBk)으로부터 전기적으로 차단할 수 있다.
일 실시예에 있어서, 기입 동작 시, 컨트롤러(200)는 스위치 회로(110)에 포함되는 복수의 제1 스위치들(SW1), 복수의 제2 스위치들(SW2), 복수의 제3 스위치들(SW3), 및 복수의 제4 스위치들(SW4)에 기입 신호(WS)를 공통으로 제공할 수 있다. 이 경우, 기입 동작 시, 제1 내지 제m 비트라인들(BL1~BLm)과 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각은 서로 전기적으로 연결되고, 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각은 서로 전기적으로 연결될 수 있다.
다른 실시예에 있어서, 기입 동작 시, 컨트롤러(200)는 스위치 회로(110)에 포함되는 복수의 제1 스위치들(SW1), 복수의 제2 스위치들(SW2), 복수의 제3 스위치들(SW3), 및 복수의 제4 스위치들(SW4) 중에서 컬럼 어드레스(CA)에 상응하는 컬럼에 포함되는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 및 제4 스위치(SW4)에만 기입 신호(WS)를 제공할 수 있다. 이 경우, 기입 동작 시, 컬럼 어드레스(CA)에 상응하는 컬럼에 포함되는 제k 비트라인(BLk)과 제k 보조 비트라인(ABLk)은 서로 전기적으로 연결되고, 제k 상보 비트라인(BLBk)과 제k 보조 상보 비트라인(ABLBk)은 서로 전기적으로 연결될 수 있다.
일 실시예에 있어서, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 폭은 제1 내지 제m 비트라인들(BL1~BLm) 각각의 폭 보다 클 수 있다. 또한, 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 폭은 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 폭보다 클 수 있다.
이 때, 제1 내지 제m 비트라인들(BL1~BLm) 각각의 폭과 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 폭은 서로 동일하고, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 폭과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 폭은 서로 동일할 수 있다.
일반적으로, 메탈 라인의 폭이 상대적으로 작은 경우, 상기 메탈 라인의 저항은 상대적으로 큰 반면에 상기 메탈 라인의 기생 커패시턴스는 상대적으로 작다. 이에 반해, 메탈 라인의 폭이 상대적으로 큰 경우, 상기 메탈 라인의 저항은 상대적으로 작은 반면에 상기 메탈 라인의 기생 커패시턴스는 상대적으로 크다.
상술한 바와 같이, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 폭은 제1 내지 제m 비트라인들(BL1~BLm) 각각의 폭 보다 크고, 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 폭은 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 폭보다 크므로, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 저항은 제1 내지 제m 비트라인들(BL1~BLm) 각각의 저항보다 작은 반면에 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 기생 커패시턴스는 제1 내지 제m 비트라인들(BL1~BLm) 각각의 기생 커패시턴스보다 크고, 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 저항은 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 저항보다 작은 반면에 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 기생 커패시턴스는 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 기생 커패시턴스보다 클 수 있다.
도 3은 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타내는 도면이다.
도 3에 도시된 바와 같이, 제1 내지 제m 비트라인들(BL1~BLm), 제1 내지 제m 상보 비트라인들(BLB1~BLBm), 제1 내지 제m 보조 비트라인들(ABL1~ABLm), 및 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)은 동일한 레이어(L1)에 형성될 수 있다.
이 경우, 기입 동작 시, 제1 내지 제m 비트라인들(BL1~BLm)과 제1 내지 제m 보조 비트라인들(ABL1~ABLm)은 레이어(L1)에 형성되는 스위치 회로(110)를 통해 서로 전기적으로 연결되고, 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)은 레이어(L1)에 형성되는 스위치 회로(110)를 통해 서로 전기적으로 연결될 수 있다.
도 4는 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 다른 예를 나타내는 도면이다.
도 4에 도시된 바와 같이, 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)은 제1 레이어(L1)에 형성되고, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 및 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)은 제1 레이어(L1)의 상부에 위치하는 제3 레이어(L3)에 형성될 수 있다.
이 경우, 기입 동작 시, 제1 내지 제m 비트라인들(BL1~BLm)과 제1 내지 제m 보조 비트라인들(ABL1~ABLm)은 제1 레이어(L1)와 제3 레이어(L3) 사이에 형성되는 스위치 회로(110)를 통해 서로 전기적으로 연결되고, 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)은 제1 레이어(L1)와 제3 레이어(L3) 사이에 형성되는 스위치 회로(110)를 통해 서로 전기적으로 연결될 수 있다.
도 5는 도 1의 메모리 장치에 포함되는 복수의 워드라인들, 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타내는 도면이다.
도 5의 도면에 포함되는 제1 레이어(L1) 및 제3 레이어(L3)는 도 4의 도면에 포함되는 제1 레이어(L1) 및 제3 레이어(L3)와 동일하다. 다만, 설명의 편의를 위해 도 5에는 스위치 회로(110)가 생략된다.
도 5를 참조하면, 메모리 장치(10)에 포함되는 제1 내지 제n 워드라인들(WL1~WLn)은 제1 레이어(L1)의 상부에 위치하고 제3 레이어(L3)의 하부에 위치하는 제2 레이어(L2)에 형성될 수 있다.
이 경우, 제1 레이어(L1)와 제3 레이어(L3) 사이에 형성되는 스위치 회로(110)는 제2 레이어(L2)에 형성되는 제1 내지 제n 워드라인들(WL1~WLn)과 접하지 않도록 형성될 수 있다.
도 6은 도 1에 도시된 메모리 장치의 기입 성능 향상 효과를 설명하기 위한 도면이다.
기입 동작 시, 기입 인에이블 신호(W_EN)가 활성화되는 동안 메모리 장치(10)에 포함되는 기입 드라이버(500)는 하나의 비트를 비트라인(BLk)과 상보 비트라인(BLBk)을 통해 메모리 셀(101)의 데이터 저장 회로에 저장할 수 있다.
도 6은 메모리 셀(101)에 논리 하이 레벨의 비트가 저장된 상태에서 논리 로우 레벨의 비트를 기입하는 과정을 나타낸다.
기입 인에이블 신호(W_EN)가 활성화된 후 기입 드라이버(500)가 로우 레벨의 전압을 비트라인(BLk)에 인가하면, 비트라인의 전압(V_BL)은 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다.
이 때, 비트라인(BLk)의 저항 및 상보 비트라인(BLBk)의 저항이 상대적으로 낮은 경우, 제1 그래프(G1)와 같이 비트라인의 전압(V_BL)은 빠른 속도로 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다.
이에 반해, 비트라인(BLk)의 저항 및 상보 비트라인(BLBk)의 저항이 상대적으로 높은 경우, 제2 그래프(G2)와 같이 비트라인의 전압(V_BL)은 느린 속도로 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다. 따라서 기입 인에이블 신호(W_EN)가 비활성화되기 전에 기입 동작이 완료되지 않아 기입 에러가 발생할 수 있다.
상술한 바와 같이, 본 발명에 따른 메모리 장치(10)의 경우, 기입 동작 시, 상대적으로 작은 폭을 갖는 제1 내지 제m 비트라인들(BL1~BLm) 각각에 상대적으로 큰 폭을 갖는 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각이 전기적으로 연결되고, 상대적으로 작은 폭을 갖는 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각에 상대적으로 큰 폭을 갖는 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각이 전기적으로 연결될 수 있다.
따라서 기입 동작 시, 기입 드라이버(500)와 메모리 셀(101) 사이의 비트라인의 실질적인 저항은 감소될 수 있다. 따라서 본 발명에 따른 메모리 장치(10)는 기입 성능을 효과적으로 향상시킬 수 있다.
도 7은 도 1에 도시된 메모리 장치의 독출 성능 향상 효과를 설명하기 위한 도면이다.
도 7은 메모리 셀(101)에 논리 하이 레벨의 비트가 저장된 상태에서 독출 동작을 수행하는 과정을 나타낸다.
독출 인에이블 신호(R_EN)가 활성화된 후, 메모리 셀(101)에 저장된 비트의 논리 레벨에 기초하여 비트라인의 전압(V_BL) 및 상보 비트라인의 전압(V_BLB)은 변할 수 있다. 감지 증폭기(600)는 독출 인에이블 신호(R_EN)가 활성화되는 동안 비트라인의 전압(V_BL)과 상보 비트라인의 전압(V_BLB)의 차이에 기초하여 메모리 셀(101)에 저장된 비트의 논리 레벨을 결정할 수 있다.
이 때, 비트라인(BLk)의 커패시턴스 및 상보 비트라인(BLBk)의 커패시턴스가 상대적으로 높은 경우, 제3 그래프(G3)와 같이 상보 비트라인의 전압(V_BLB)은 느린 속도로 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다. 이 경우, 비트라인의 전압(V_BL)과 상보 비트라인의 전압(V_BLB)의 차이가 느리게 벌어지므로, 독출 에러가 발생할 수 있다.
이에 반해, 비트라인(BLk)의 커패시턴스 및 상보 비트라인(BLBk)의 커패시턴스가 상대적으로 낮은 경우, 제4 그래프(G4)와 같이 상보 비트라인의 전압(V_BLB)은 빠른 속도로 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다.
상대적으로 작은 폭을 갖는 제1 내지 제m 비트라인들(BL1~BLm) 각각에 상대적으로 큰 폭을 갖는 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각이 전기적으로 연결되고, 상대적으로 작은 폭을 갖는 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각에 상대적으로 큰 폭을 갖는 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각이 전기적으로 연결되는 경우, 감지 증폭기(600)와 메모리 셀(101) 사이의 비트라인의 실질적인 커패시턴스는 증가될 수 있다.
그러나, 상술한 바와 같이, 본 발명에 따른 메모리 장치(10)의 경우, 독출 동작 시, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각은 제1 내지 제m 비트라인들(BL1~BLm) 각각으로부터 전기적으로 차단되고, 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각은 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각으로부터 전기적으로 차단될 수 있다.
따라서 독출 동작 시, 감지 증폭기(600)와 메모리 셀(101) 사이의 비트라인의 실질적인 커패시턴스는 감소될 수 있다. 따라서 본 발명에 따른 메모리 장치(10)는 독출 성능을 효과적으로 향상시킬 수 있다.
도 8은 도 1의 메모리 장치에 포함되는 멀티플렉서 회로의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 멀티플렉서 회로(400)는 비트라인(BLk)과 제1 기입 드라이버(500-1) 사이에 연결되는 제3 트랜지스터(M3), 비트라인(BLk)과 감지 증폭기(600) 사이에 연결되는 제4 트랜지스터(M4), 상보 비트라인(BLBk)과 제2 기입 드라이버(500-2) 사이에 연결되는 제5 트랜지스터(M5), 및 상보 비트라인(BLBk)과 감지 증폭기(600) 사이에 연결되는 제6 트랜지스터(M6)를 포함할 수 있다.
일 실시예에 있어서, 제3 트랜지스터(M3) 및 제5 트랜지스터(M5)는 n-type metal oxide semiconductor (NMOS) 트랜지스터로 구현되고, 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)는 p-type metal oxide semiconductor (PMOS) 트랜지스터로 구현될 수 있다.
한편, 멀티플렉서 회로(400)는 컨트롤러(200)로부터 제공되는 컬럼 어드레스(CA), 기입 인에이블 신호(W_EN) 및 독출 인에이블 신호(R_EN)에 기초하여 기입 선택 신호(WRS) 및 독출 선택 신호(RDS)를 내부적으로 생성할 수 있다.
예를 들어, 컬럼 어드레스(CA)에 기초하여 비트라인(BLk) 및 상보 비트라인(BLBk)이 선택된 경우, 기입 인에이블 신호(W_EN)가 활성화되는 동안 기입 선택 신호(WRS)가 활성화되고, 독출 인에이블 신호(R_EN)가 활성화되는 동안 독출 선택 신호(RDS)가 활성화될 수 있다.
따라서 컬럼 어드레스(CA)에 기초하여 비트라인(BLk) 및 상보 비트라인(BLBk)이 선택된 경우, 기입 인에이블 신호(W_EN)가 활성화되는 동안 제1 기입 드라이버(500-1)가 비트라인(BLk)에 연결되고 제2 기입 드라이버(500-2)가 상보 비트라인(BLBk)에 연결되어 기입 동작이 수행될 수 있다.
반면에, 컬럼 어드레스(CA)에 기초하여 비트라인(BLk) 및 상보 비트라인(BLBk)이 선택된 경우, 독출 인에이블 신호(R_EN)가 활성화되는 동안 감지 증폭기(600)가 비트라인(BLk) 및 상보 비트라인(BLBk)에 연결되어 독출 동작이 수행될 수 있다.
도 9는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 기입 동작 시, 컨트롤러(200)는 선택된 비트라인(BLk) 및 선택된 상보 비트라인(BLBk)에 연결되는 제1 내지 제4 스위치들(SW1, SW2, SW3, SW4)에 활성화된 기입 신호(WS)를 제공할 수 있다.
따라서 제1 내지 제4 스위치들(SW1, SW2, SW3, SW4)은 턴온되어 보조 비트라인(ABLk)은 비트라인(BLk)에 전기적으로 연결되고, 보조 상보 비트라인(ABLBk)은 상보 비트라인(BLBk)에 전기적으로 연결될 수 있다.
한편, 멀티플렉서 회로(400)는 제3 트랜지스터(M3) 및 제5 트랜지스터(M5)를 턴온시켜 제1 기입 드라이버(500-1)를 비트라인(BLk)에 연결시키고 제2 기입 드라이버(500-2)를 상보 비트라인(BLBk)에 연결시킬 수 있다.
따라서 제1 기입 드라이버(500-1) 및 제2 기입 드라이버(500-2)는 비트라인(BLk) 및 상보 비트라인(BLBk)을 각각 통해 메모리 셀(101)에 데이터를 저장할 수 있다.
이 때, 보조 비트라인(ABLk)은 비트라인(BLk)에 전기적으로 연결되고, 보조 상보 비트라인(ABLBk)은 상보 비트라인(BLBk)에 전기적으로 연결되므로, 비트라인(BLk)의 실질적인 저항 및 상보 비트라인(BLBk)의 실질적인 저항은 감소할 수 있다. 따라서 메모리 장치(10)의 기입 성능은 효과적으로 향상될 수 있다.
반면에, 독출 동작 시, 컨트롤러(200)는 선택된 비트라인(BLk) 및 선택된 상보 비트라인(BLBk)에 연결되는 제1 내지 제4 스위치들(SW1, SW2, SW3, SW4)에 비활성화된 기입 신호(WS)를 제공할 수 있다.
따라서 제1 내지 제4 스위치들(SW1, SW2, SW3, SW4)은 턴오프되어 보조 비트라인(ABLk)은 비트라인(BLk)으로부터 전기적으로 차단되고, 보조 상보 비트라인(ABLBk)은 상보 비트라인(BLBk)으로부터 전기적으로 차단될 수 있다.
한편, 멀티플렉서 회로(400)는 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)를 턴온시켜 감지 증폭기(600)를 비트라인(BLk) 및 상보 비트라인(BLBk)에 연결시킬 수 있다.
따라서 감지 증폭기(600)는 비트라인의 전압(V_BL) 및 상보 비트라인의 전압(V_BLB)의 차이에 기초하여 메모리 셀(101)에 저장된 데이터를 독출할 수 있다.
이 때, 보조 비트라인(ABLk)은 비트라인(BLk)으로부터 전기적으로 차단되고, 보조 상보 비트라인(ABLBk)은 상보 비트라인(BLBk)으로부터 전기적으로 차단되므로, 비트라인(BLk)의 실질적인 커패시턴스 및 상보 비트라인(BLBk)의 실질적인 커패시턴스는 감소할 수 있다. 따라서 메모리 장치(10)의 독출 성능은 효과적으로 향상될 수 있다.
또한, 본 발명은 액티브 소자가 아닌 패시브 소자에 해당하는 메탈 라인으로 구성되는 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 및 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)을 사용하여 구현되므로, 메모리 장치(10)는 작은 사이즈 및 적은 제조 비용으로 구현되면서도 기입 성능과 독출 성능을 동시에 효과적으로 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 10을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(NVM)(840), 휘발성 메모리 장치(VM)(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(850)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 9를 참조하여 상세히 설명하였으므로, 여기서는 휘발성 메모리 장치(850)에 대한 상세한 설명은 생략한다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 11을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 11에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.
프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(940)은 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치(941)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 9를 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(941)에 대한 상세한 설명은 생략한다.
입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 11에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 장치의 기입 성능 및 독출 성능을 모두 향상시키는 데에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 워드라인, 비트라인, 상보 비트라인, 보조 비트라인, 및 보조 상보 비트라인;
    하나의 비트를 저장하는 데이터 저장 회로;
    상기 비트라인과 상기 데이터 저장 회로의 제1 단자 사이에 연결되고, 상기 워드라인에 연결되는 게이트를 포함하는 제1 트랜지스터; 및
    상기 상보 비트라인과 상기 데이터 저장 회로의 제2 단자 사이에 연결되고, 상기 워드라인에 연결되는 게이트를 포함하는 제2 트랜지스터를 포함하고,


    기입 동작 시, 상기 보조 비트라인은 상기 비트라인에 전기적으로 연결되고, 상기 보조 상보 비트라인은 상기 상보 비트라인에 전기적으로 연결되고,
    독출 동작 시, 상기 보조 비트라인은 상기 비트라인으로부터 전기적으로 차단되고, 상기 보조 상보 비트라인은 상기 상보 비트라인으로부터 전기적으로 차단되는 메모리 셀.
  2. 제1 항에 있어서, 상기 보조 비트라인의 폭 및 상기 보조 상보 비트라인의 폭은 상기 비트라인의 폭 및 상기 상보 비트라인의 폭보다 큰 메모리 셀.
  3. 제2 항에 있어서, 상기 비트라인의 폭과 상기 상보 비트라인의 폭은 서로 동일하고, 상기 보조 비트라인의 폭과 상기 보조 상보 비트라인의 폭은 서로 동일한 메모리 셀.
  4. 제1 항에 있어서, 상기 비트라인, 상기 보조 비트라인, 상기 상보 비트라인, 및 상기 보조 상보 비트라인은 동일한 레이어에 형성되는 메모리 셀.
  5. 제1 항에 있어서, 상기 비트라인과 상기 상보 비트라인은 제1 레이어에 형성되고, 상기 보조 비트라인과 상기 보조 상보 비트라인은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성되는 메모리 셀.
  6. 제1 항에 있어서, 상기 비트라인과 상기 상보 비트라인은 제1 레이어에 형성되고, 상기 워드라인은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성되고, 상기 보조 비트라인 및 상기 보조 상보 비트라인은 상기 제2 레이어의 상부에 위치하는 제3 레이어에 형성되는 메모리 셀.
  7. 제1 항에 있어서, 상기 데이터 저장 회로는,
    상기 제1 트랜지스터에 연결되는 입력 단자 및 상기 제2 트랜지스터에 연결되는 출력 단자를 포함하는 제1 인버터; 및
    상기 제2 트랜지스터에 연결되는 입력 단자 및 상기 제1 트랜지스터에 연결되는 출력 단자를 포함하는 제2 인버터를 포함하는 메모리 셀.
  8. 복수의 워드라인들, 복수의 비트라인들, 및 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 비트라인들과 수평한 방향으로 형성되는 복수의 보조 비트라인들;
    상기 복수의 상보 비트라인들과 수평한 방향으로 형성되는 복수의 보조 상보 비트라인들; 및
    기입 동작 시 턴온되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각에 전기적으로 연결하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각에 전기적으로 연결하고, 독출 동작 시 턴오프되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각으로부터 전기적으로 차단하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각으로부터 전기적으로 차단하는 스위치 회로를 포함하는 메모리 장치.
  9. 제8 항에 있어서, 상기 스위치 회로는,
    상기 복수의 비트라인들 각각의 제1 끝단과 상기 복수의 보조 비트라인들 각각의 제1 끝단 사이에 연결되는 복수의 제1 스위치들;
    상기 복수의 비트라인들 각각의 제2 끝단과 상기 복수의 보조 비트라인들 각각의 제2 끝단 사이에 연결되는 복수의 제2 스위치들;
    상기 복수의 상보 비트라인들 각각의 제1 끝단과 상기 복수의 보조 상보 비트라인들 각각의 제1 끝단 사이에 연결되는 복수의 제3 스위치들; 및
    상기 복수의 상보 비트라인들 각각의 제2 끝단과 상기 복수의 보조 상보 비트라인들 각각의 제2 끝단 사이에 연결되는 복수의 제4 스위치들을 포함하는 메모리 장치.
  10. 제9 항에 있어서, 상기 복수의 제1 스위치들, 상기 복수의 제2 스위치들, 상기 복수의 제3 스위치들, 및 상기 복수의 제4 스위치들 각각은 기입 신호에 응답하여 턴온되는 메모리 장치.
  11. 제9 항에 있어서, 상기 복수의 제1 스위치들, 상기 복수의 제2 스위치들, 상기 복수의 제3 스위치들, 및 상기 복수의 제4 스위치들 중에서 동일한 메모리 셀에 대응되는 비트라인과 상보 비트라인에 연결되는 제1 스위치, 제2 스위치, 제3 스위치, 및 제4 스위치는 기입 신호에 응답하여 동시에 턴온되는 메모리 장치.
  12. 제8 항에 있어서, 상기 복수의 보조 비트라인들의 폭 및 상기 복수의 보조 상보 비트라인들의 폭은 상기 복수의 비트라인들의 폭 및 상기 복수의 상보 비트라인들의 폭보다 큰 메모리 장치.
  13. 제12 항에 있어서, 상기 복수의 비트라인들의 폭과 상기 복수의 상보 비트라인들의 폭은 서로 동일하고, 상기 복수의 보조 비트라인들의 폭과 상기 복수의 보조 상보 비트라인들의 폭은 서로 동일한 메모리 장치.
  14. 제8 항에 있어서, 상기 복수의 비트라인들, 상기 복수의 보조 비트라인들, 상기 복수의 상보 비트라인들, 및 상기 복수의 보조 상보 비트라인들은 동일한 레이어에 형성되는 메모리 장치.
  15. 제8 항에 있어서, 상기 복수의 비트라인들과 상기 복수의 상보 비트라인들은 제1 레이어에 형성되고, 상기 복수의 보조 비트라인들 및 상기 복수의 보조 상보 비트라인들은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성되는 메모리 장치.
  16. 제8 항에 있어서, 상기 복수의 비트라인들과 상기 복수의 상보 비트라인들은 제1 레이어에 형성되고, 상기 복수의 워드라인들은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성되고, 상기 복수의 보조 비트라인들 및 상기 복수의 보조 상보 비트라인들은 상기 제2 레이어의 상부에 위치하는 제3 레이어에 형성되는 메모리 장치.
  17. 제8 항에 있어서,
    상기 복수의 비트라인들 및 상기 복수의 상보 비트라인들을 통해 상기 복수의 메모리 셀들에 데이터를 기입하는 기입 드라이버;
    상기 복수의 비트라인들 및 상기 복수의 상보 비트라인들을 통해 상기 복수의 메모리 셀들에 저장된 데이터를 독출하는 감지 증폭기; 및
    컬럼 어드레스, 기입 인에이블 신호, 및 독출 인에이블 신호에 기초하여 상기 복수의 비트라인들 및 상기 복수의 상보 비트라인들을 상기 기입 드라이버 및 상기 감지 증폭기에 선택적으로 연결하는 멀티플렉서 회로를 더 포함하는 메모리 장치.
  18. 제8 항에 있어서, 상기 복수의 메모리 셀들 각각은,
    하나의 비트를 저장하는 데이터 저장 회로;
    상기 복수의 비트라인들 중에서 상응하는 비트라인과 상기 데이터 저장 회로의 제1 단자 사이에 연결되고, 상기 복수의 워드라인들 중에서 상응하는 워드라인에 연결되는 게이트를 포함하는 제1 트랜지스터; 및
    상기 복수의 상보 비트라인들 중에서 상응하는 상보 비트라인과 상기 데이터 저장 회로의 제2 단자 사이에 연결되고, 상기 복수의 워드라인들 중에서 상기 상응하는 워드라인에 연결되는 게이트를 포함하는 제2 트랜지스터를 포함하는 메모리 장치.
  19. 제18 항에 있어서, 상기 데이터 저장 회로는,
    상기 제1 트랜지스터에 연결되는 입력 단자 및 상기 제2 트랜지스터에 연결되는 출력 단자를 포함하는 제1 인버터; 및
    상기 제2 트랜지스터에 연결되는 입력 단자 및 상기 제1 트랜지스터에 연결되는 출력 단자를 포함하는 제2 인버터를 포함하는 메모리 장치.
  20. 메모리 장치; 및
    상기 메모리 장치에 대해 기입 동작 및 독출 동작을 수행하는 프로세서를 포함하고,
    상기 메모리 장치는,
    복수의 워드라인들, 복수의 비트라인들, 및 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 비트라인들과 수평한 방향으로 형성되는 복수의 보조 비트라인들;
    상기 복수의 상보 비트라인들과 수평한 방향으로 형성되는 복수의 보조 상보 비트라인들; 및
    상기 기입 동작 시 턴온되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각에 전기적으로 연결하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각에 전기적으로 연결하고, 상기 독출 동작 시 턴오프되어 상기 복수의 보조 비트라인들 각각을 상기 복수의 비트라인들 각각으로부터 전기적으로 차단하고 상기 복수의 보조 상보 비트라인들 각각을 상기 복수의 상보 비트라인들 각각으로부터 전기적으로 차단하는 스위치 회로를 포함하는 전자 장치.
KR1020160082768A 2016-06-30 2016-06-30 메모리 셀 및 이를 포함하는 메모리 장치 KR102517711B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160082768A KR102517711B1 (ko) 2016-06-30 2016-06-30 메모리 셀 및 이를 포함하는 메모리 장치
US15/469,037 US9940998B2 (en) 2016-06-30 2017-03-24 Memory cell, memory device, and electronic device having the same
TW106113099A TWI704559B (zh) 2016-06-30 2017-04-19 記憶體胞元、記憶體裝置、及具有其之電子裝置
CN201710531761.3A CN107564564B (zh) 2016-06-30 2017-06-30 存储器单元、存储器件及其电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160082768A KR102517711B1 (ko) 2016-06-30 2016-06-30 메모리 셀 및 이를 포함하는 메모리 장치

Publications (2)

Publication Number Publication Date
KR20180003217A KR20180003217A (ko) 2018-01-09
KR102517711B1 true KR102517711B1 (ko) 2023-04-04

Family

ID=60807817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160082768A KR102517711B1 (ko) 2016-06-30 2016-06-30 메모리 셀 및 이를 포함하는 메모리 장치

Country Status (4)

Country Link
US (1) US9940998B2 (ko)
KR (1) KR102517711B1 (ko)
CN (1) CN107564564B (ko)
TW (1) TWI704559B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102363670B1 (ko) * 2017-08-23 2022-02-16 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
TWI693766B (zh) 2018-04-18 2020-05-11 力旺電子股份有限公司 靜電放電防護裝置
KR20190130828A (ko) * 2018-05-15 2019-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US11289538B2 (en) * 2019-07-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and semiconductor die, and method of fabricating memory device
US11195567B2 (en) 2019-12-31 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Balanced negative bitline voltage for a write assist circuit
US11742001B2 (en) * 2020-04-28 2023-08-29 Arm Limited Configurable multiplexing circuitry
US11393831B2 (en) * 2020-07-31 2022-07-19 Taiwan Semiconductor Manufacturing Company Limited Optimized static random access memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150138865A1 (en) 2011-10-24 2015-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW235363B (ko) * 1993-01-25 1994-12-01 Hitachi Seisakusyo Kk
JP3579205B2 (ja) 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
US5991217A (en) 1996-12-26 1999-11-23 Micro Magic, Inc. Fast SRAM design using embedded sense amps
JP3853513B2 (ja) * 1998-04-09 2006-12-06 エルピーダメモリ株式会社 ダイナミック型ｒａｍ
US5982700A (en) * 1998-05-21 1999-11-09 Integrated Device Technology, Inc. Buffer memory arrays having nonlinear columns for providing parallel data access capability and methods of operating same
US6657880B1 (en) 2002-12-04 2003-12-02 Virtual Silicon Technology, Inc. SRAM bit line architecture
US7009861B2 (en) * 2003-02-20 2006-03-07 Stmicroelectronics Pvt. Ltd. Content addressable memory cell architecture
KR100585090B1 (ko) * 2003-06-04 2006-05-30 삼성전자주식회사 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법
KR100600056B1 (ko) * 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
US7570527B2 (en) * 2005-06-02 2009-08-04 Texas Instruments Incorporated Static random-access memory having reduced bit line precharge voltage and method of operating the same
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
JP4965981B2 (ja) 2006-11-30 2012-07-04 株式会社東芝 半導体記憶装置
WO2010050283A1 (ja) * 2008-10-31 2010-05-06 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリセル及びそれを用いた連想記憶装置
JP2010244646A (ja) * 2009-04-08 2010-10-28 Sony Corp Ｓｒａｍ装置およびそのテスト方法
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
WO2012086138A1 (ja) 2010-12-20 2012-06-28 パナソニック株式会社 半導体記憶装置
KR20120093531A (ko) * 2011-02-15 2012-08-23 삼성전자주식회사 음 전압 생성기 및 반도체 메모리 장치
US8755239B2 (en) 2011-11-17 2014-06-17 Texas Instruments Incorporated Read assist circuit for an SRAM
FR3007185B1 (fr) * 2013-06-12 2015-06-19 St Microelectronics Rousset Dispositif de memoire associant un plan-memoire du type sram et un plan-memoire du type non volatil, et procedes de fonctionnement
US9129707B2 (en) * 2013-10-02 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM with dummy read recovery
US9070432B2 (en) 2013-11-12 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative bitline boost scheme for SRAM write-assist
US9767891B2 (en) 2013-11-27 2017-09-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Passive SRAM write assist
KR102235211B1 (ko) * 2014-03-25 2021-04-05 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치, 그것의 쓰기 방법 및 읽기 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150138865A1 (en) 2011-10-24 2015-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof

Also Published As

Publication number Publication date
TW201812769A (zh) 2018-04-01
TWI704559B (zh) 2020-09-11
CN107564564A (zh) 2018-01-09
US20180005692A1 (en) 2018-01-04
US9940998B2 (en) 2018-04-10
KR20180003217A (ko) 2018-01-09
CN107564564B (zh) 2023-01-13

Similar Documents

Publication Publication Date Title
KR102517711B1 (ko) 메모리 셀 및 이를 포함하는 메모리 장치
US8934313B2 (en) Negative voltage generator and semiconductor memory device
KR102274259B1 (ko) 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치
US9496016B2 (en) Memory cell and memory device having the same
US9536580B2 (en) Clock signal processor and non-volatile memory device including the same
US9754678B2 (en) Method of programming one-time programmable (OTP) memory device and method of testing semiconductor integrated circuit including the same
US8947951B2 (en) Semiconductor memory devices
US9892773B2 (en) Unit array of a memory device, memory device, and memory system including the same
KR102363670B1 (ko) 메모리 장치 및 메모리 장치의 동작 방법
US8416617B2 (en) Semiconductor device, semiconductor system having the same, and method for operating the semiconductor device
US9378797B2 (en) Provide a memory device capable of increasing performance by performing a write operation using stable multi voltages that are applied to a word line
KR102048217B1 (ko) 메모리 장치 및 이를 갖는 메모리 시스템
US9076539B2 (en) Common source semiconductor memory device
US20150049546A1 (en) Method of programming fuse cells and repairing memory device using the programmed fuse cells
US9865341B2 (en) Electronic device
US9350395B2 (en) Transmitting circuit and transceiver system including the same
US9324384B2 (en) Sense amplifiers and memory devices having the same
KR20230076224A (ko) 메모리 장치
US20150262337A1 (en) Reconfigurable image scaling circuit
KR20150083207A (ko) 단위 메모리 셀 및 이를 포함하는 메모리 셀 어레이

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant