KR20150083207A - 단위 메모리 셀 및 이를 포함하는 메모리 셀 어레이 - Google Patents

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KR20150083207A
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삼성전자주식회사
경북대학교 산학협력단
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

단위 메모리 셀은 고 문턱 전압 트랜지스터 및 정상 문턱 전압 트랜지스터를 포함한다. 고 문턱 전압 트랜지스터는 기입 비트라인과 연결되어 기입 데이터를 전달받는 제1 노드, 데이터 노드와 연결되어 기입 데이터를 전달하는 제2 노드, 기입 워드라인에 연결되는 게이트 노드 및 전압 레벨이 조절되는 바디 바이어스 전압 노드를 포함한다. 정상 문턱 전압 트랜지스터는 독출 비트라인과 연결되어 독출 전류를 전달받는 제1 노드, 독출 워드라인과 연결되어 독출 전류를 전달하는 제2 노드, 데이터 노드와 연결되는 게이트 노드 및 전압 레벨이 조절되는 바디 바이어스 전압 노드를 포함한다. 단위 메모리 셀에 따르면 트랜지스터의 문턱 전압 및 바디 바이어스 전압을 조절하여 트랜지스터의 누설 전류를 줄이고 리텐션 타임을 증가시킬 수 있다.

Description

단위 메모리 셀 및 이를 포함하는 메모리 셀 어레이{MEMORY CELL UNIT AND MEMORY CELL ARRAY INCLUDING THE SAME}
본 발명은 메모리 장치에 관한 것으로서, 보다 상세하게는 메모리 장치에 포함되는 단위 메모리 셀 및 이를 포함하는 메모리 셀 어레이에 관한 것이다.
모바일 장치(mobile device)가 소형화 되면서 모바일 장치에 포함되는 임베디드 메모리(embedded memory)의 사이즈를 줄이는 것이 중요한 이슈가 되고 있다.
모바일 장치에 포함되는 임베디드 메모리의 사이즈을 줄이는 것은 임베디드 메모리 장치에 포함되는 메모리 셀의 트랜지스터 개수를 줄이는 것과 밀접하게 관련된다. 트랜지스터의 개수를 줄여 메모리 셀을 구현하면 트랜지스터의 누설 전류(leakage current)가 증가하여 리텐션 타임(retention time)에 제약이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 트랜지스터의 문턱 전압 및 바디 바이어스 전압을 조절하여 트랜지스터의 누설 전류를 줄이고 리텐션 타임을 증가시키는 단위 메모리 셀을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 트랜지스터의 문턱 전압 및 바디 바이어스 전압을 조절하여 트랜지스터의 누설 전류를 줄이고 리텐션 타임을 증가시키는 메모리 셀 어레이를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 단위 메모리 셀은 고 문턱 전압 트랜지스터 및 정상 문턱 전압 트랜지스터를 포함한다. 상기 고 문턱 전압 트랜지스터는 기입 비트라인과 연결되어 기입 데이터를 전달받는 제1 노드, 데이터 노드와 연결되어 상기 기입 데이터를 전달하는 제2 노드, 기입 워드라인에 연결되는 게이트 노드 및 전압 레벨이 조절되는 바디 바이어스 전압 노드를 포함한다. 상기 정상 문턱 전압 트랜지스터는 독출 비트라인과 연결되어 독출 전류를 전달받는 제1 노드, 독출 워드라인과 연결되어 상기 독출 전류를 전달하는 제2 노드, 상기 데이터 노드와 연결되는 게이트 노드 및 전압 레벨이 조절되는 바디 바이어스 전압 노드를 포함한다.
예시적인 실시예에 있어서, 상기 고 문턱 전압 트랜지스터의 문턱 전압값은 정상 문턱 전압 트랜지스터의 문턱 전압값 보다 크고, 상기 고 문턱 전압 트랜지스터 및 상기 정상 문턱 전압 트랜지스터의 바디 바이어스 전압 노드의 전압은 상기 단위 메모리 셀을 포함하는 메모리 장치의 동작 모드에 따라 결정될 수 있다.
예시적인 실시예에 있어서, 상기 메모리 장치가 기입 모드로 동작하는 경우, 상기 고 문턱 전압 트랜지스터를 턴-온하기 위하여 상기 기입 워드라인에 인가되는 전압은 전원 전압 및 상기 고 문턱 전압 트랜지스터의 문턱 전압을 합한 값보다 클 수 있다.
예시적인 실시예에 있어서, 상기 고 문턱 전압 트랜지스터 및 상기 정상 문턱 전압 트랜지스터의 바디 바이어스 전압 노드의 전압은 상기 기입 모드로 동작하는 전체 구간 중 일정 구간 동안 음의 전압을 유지할 수 있다.
예시적인 실시예에 있어서, 상기 고 문턱 전압 트랜지스터 및 상기 정상 문턱 전압 트랜지스터의 바디 바이어스 전압 노드의 전압이 상기 일정 구간 동안 음의 전압을 유지한 후 접지 전압으로 천이함에 따라 상기 바디 바이어스 전압 노드 및 상기 데이터 노드 사이의 기생 커패시터에 기초하여 상기 데이터 노드의 전압을 부스팅할 수 있다.
예시적인 실시예에 있어서, 상기 고 문턱 전압 트랜지스터 및 상기 정상 문턱 전압 트랜지스터의 바디 바이어스 전압 노드의 전압은 동일한 전압값을 갖을 수 있다.
예시적인 실시예에 있어서, 상기 메모리 장치가 독출 모드로 동작하는 경우, 상기 고 문턱 전압 트랜지스터 및 상기 정상 문턱 트랜지스터의 바디 바이어스 전압 노드의 전압은 접지 전압을 유지할 수 있다.
예시적인 실시예에 있어서, 상기 데이터 노드의 전압이 제1 레벨인 경우, 상기 정상 문턱 전압 트랜지스터를 턴-온하여 상기 독출 전류가 상기 독출 워드라인에 전달되고, 상기 데이터 노드의 전압이 제2 레벨인 경우, 상기 정상 문턱 전압 트랜지스터를 턴-오프하여 상기 독출 전류를 차단할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 장치가 스탠바이 모드로 동작하는 경우, 상기 고 문턱 전압 트랜지스터 및 정상 문턱 트랜지스터의 바디 바이어스 전압 노드의 전압은 접지 전압을 유지할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 셀 어레이는 복수의 기입 비트라인들, 복수의 기입 워드라인들, 복수의 독출 비트라인들, 복수의 독출 워드라인들 및 복수의 단위 메모리 셀들을 포함한다. 상기 복수의 단위 메모리 셀들 중 각각의 단위 메모리 셀은 고 문턱 전압 트랜지스터 및 정상 문턱 전압 트랜지스터를 포함한다. 상기 고 문턱 전압 트랜지스터는 상기 복수의 기입 비트라인들 중 상응하는 기입 비트라인과 연결되어 기입 데이터를 전달받는 제1 노드, 데이터 노드와 연결되어 상기 기입 데이터를 전달하는 제2 노드, 상기 복수의 기입 워드라인들 중 상응하는 기입 워드라인에 연결되는 게이트 노드 및 전압 레벨이 조절되는 바디 바이어스 전압 노드를 포함한다. 상기 정상 문턱 전압 트랜지스터는 상기 복수의 독출 비트라인들 중 상응하는 독출 비트라인과 연결되어 독출 전류를 전달받는 제1 노드, 상기 복수의 독출 워드라인들 중 상응하는 독출 워드라인과 연결되어 상기 독출 전류를 전달하는 제2 노드, 상기 데이터 노드와 연결되는 게이트 노드 및 전압 레벨이 조절되는 바디 바이어스 전압 노드를 포함한다.
도 1은 본 발명의 실시예들에 따른 단위 메모리 셀을 나타내는 블록도이다.
도 2는 도 1의 단위 메모리 셀을 포함하는 메모리 장치의 기입 모드를 설명하기 위한 타이밍도이다.
도 3은 도 1의 단위 메모리 셀에 포함되는 데이터 노드와 바디 바이어스 전압 노드 사이의 기생 커패시터를 나타내는 도면이다.
도 4는 도 1의 단위 메모리 셀에 포함되는 데이터 노드와 고 문턱 전압 트랜지스터의 게이트 노드 사이의 기생 커패시터를 나타내는 도면이다.
도 5는 도 1의 단위 메모리 셀을 포함하는 메모리 장치의 독출 모드를 설명하기 위한 타이밍도이다.
도 6은 도 1의 단위 메모리 셀을 포함하는 메모리 장치의 스탠바이 모드를 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시예들에 따른 메모리 셀 어레이를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 메모리 셀 어레이를 포함하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 메모리 셀 어레이를 포함하는 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 단위 메모리 셀을 나타내는 블록도이다.
도 1을 참조하면, 단위 메모리 셀(10)은 고 문턱 전압 트랜지스터(100) 및 정상 문턱 전압 트랜지스터(200)를 포함한다. 고 문턱 전압 트랜지스터(100)는 제 1노드(N1_M1), 제 2 노드(N2_M1), 게이트 노드(G_M1) 및 바디 바이어스 전압 노드(BBN_M1)를 포함하고, 정상 문턱 전압 트랜지스터(200)는 제 1노드(N1_M2), 제 2 노드(N2_M2), 게이트 노드(G_M2) 및 바디 바이어스 전압 노드(BBN_M2)를 포함한다.
고 문턱 전압 트랜지스터의 제1 노드(N1_M1)는 기입 비트라인(Write Bit Line, WBL)과 연결되어 기입 데이터를 전달받을 수 있다. 고 문턱 전압 트랜지스터(100)의 제2 노드(N2_M1)는 데이터 노드(DN)와 연결되어 기입 데이터를 데이터 노드(DN)에 전달할 수 있다. 고 문턱 전압 트랜지스터(100)의 게이트 노드(G_M1)는 기입 워드라인(Write Word Line, WWL)에 연결될 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압 노드(BBN_M1)는 전압 레벨이 조절될 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 기입 모드로 동작하는 경우, 고 문턱 전압 트랜지스터(100)는 단위 메모리 셀(10)에 데이터를 기입하기 위해 턴-온될 수 있다. 예를 들어 기입 비트라인(WBL)의 데이터 값이 0이고 기입 워드라인(WWL)의 값이 로직 하이를 유지하는 경우, 고 문턱 전압 트랜지스터(100)는 턴-온되어 기입 비트라인(WBL)의 데이터 값 0을 고 문턱 전압 트랜지스터(100)의 제2 노드(N2_M1)에 전달하여 데이터 노드(DN)에 데이터 0을 저장할 수 있다. 기입 비트라인(WBL)의 데이터 값이 1이고 기입 워드라인(WWL)의 값이 로직 하이를 유지하는 경우, 고 문턱 전압 트랜지스터는 턴-온되어 기입 비트라인(WBL)의 데이터 값 1을 고 문턱 전압 트랜지스터(100)의 제2 노드(N2_M1)에 전달하여 데이터 노드(DN)에 데이터 1을 저장할 수 있다. 데이터 노드(DN)에 저장되는 데이터는 데이터 노드(DN)와 접지 노드 사이의 기생 커패시터(500)에 저장될 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 기입 모드로 동작하는 경우, 독출 워드라인(Read Word Line, RWL)의 값은 로직 하이를 유지할 수 있다. 예를 들어 독출 워드라인(RWL)의 값이 로직 하이를 유지하면, 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)의 값은 로직 하이일 수 있다. 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)와 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2) 사이에 정상 문턱 전압 트랜지스터(200)의 문턱 전압 이상의 전압차를 가져야 정상 문턱 전압 트랜지스터(200)는 턴-온될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)가 로직 하이를 유지하면, 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)의 값이 로직 하이를 유지하더라도 정상 문턱 전압 트랜지스터(200)는 턴-온하지 않을 수 있다. 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)가 로직 하이를 유지하면, 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)의 값이 로직 로우를 유지하더라도 정상 문턱 전압 트랜지스터(200)는 턴-온하지 않을 수 있다. 따라서 메모리 장치가 기입 모드로 동작하는 동안 독출 워드라인(RWL)의 값을 로직 하이로 유지하면 메모리 장치가 기입 동작을 수행하는 동안 동시에 독출 동작이 수행되는 것을 차단할 수 있다.
정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)는 독출 비트라인(Read Bit Line, RBL)과 연결되어 독출 전류(IRD)를 전달받을 수 있다. 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)는 독출 워드라인(RWL)과 연결되어 독출 전류(IRD)를 독출 워드라인(RWL)에 전달할 수 있다. 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)는 데이터 노드(DN)와 연결될 수 있다. 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)는 전압 레벨이 조절될 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 독출 모드로 동작하는 경우, 정상 문턱 전압 트랜지스터(200)는 단위 메모리 셀(10)로부터 데이터를 독출하기 위해 턴-온될 수 있다. 예를 들어 독출 워드라인(RWL)의 값이 0인 경우, 데이터 노드(DN)의 값이 1이면 정상 문턱 전압 트랜지스터(200)는 턴-온될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-온되면 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 전도 경로가 형성될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 연결되는 전도 경로를 통해서 독출 전류(IRD)가 전달될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-온되면 독출 비트라인(RBL)의 전압값이 낮아질 수 있다.
독출 워드라인(RWL)의 값이 0인 경우, 데이터 노드(DN)의 값이 0이면 정상 문턱 전압 트랜지스터(200)는 턴-오프될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-오프되면 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 전도 경로가 차단될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 연결되는 전도 경로를 통해서 독출 전류(IRD)가 전달될 수 없다. 정상 문턱 전압 트랜지스터(200)가 턴-오프되면 독출 비트라인(RBL)의 전압값이 일정하게 유지될 수 있다. 이 경우, 독출 비트라인(RBL)의 전압값은 전원 전압으로 유지될 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 독출 모드로 동작하는 경우, 기입 워드라인(WWL)의 값은 로직 로우를 유지할 수 있다. 예를 들어 기입 워드라인(WWL)의 값이 로직 로우를 유지하면, 고 문턱 전압 트랜지스터(100)는 턴-오프될 수 있다. 따라서 메모리 장치가 독출 모드로 동작하는 동안 기입 워드라인(WWL)의 값을 로직 로우로 유지하면 메모리 장치가 독출 동작을 수행하는 동안 동시에 기입 동작이 수행되는 것을 차단할 수 있다.
고 문턱 전압 트랜지스터(100)의 문턱 전압값은 정상 문턱 전압 트랜지스터(200)의 문턱 전압값 보다 크고, 고 문턱 전압 트랜지스터 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)의 전압은 단위 메모리 셀(10)을 포함하는 메모리 장치의 동작 모드에 따라 결정될 수 있다. 고 문턱 전압 트랜지스터(100)의 문턱 전압은 정상 문턱 전압 트랜지스터(200)의 문턱 전압보다 높을 수 있다. 트랜지스터의 문턱 전압이 높은 경우, 트랜지스터에서 발생하는 누설 전류는 감소할 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치는 기입 모드, 독출 모드 및 스탠바이 모드를 포함할 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압(body bias voltage, VBB) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압(VBB)은 메모리 장치의 동작 모드에 따라 조절될 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압((VBB) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압(VBB)을 조절하는 경우, 후술하는 바와 같이 리텐션 타임을 증가시킬 수 있다.
본 발명의 실시예들에 따른 단위 메모리 셀(10)은 트랜지스터의 문턱 전압 및 바디 바이어스 전압(VBB)을 조절하여 트랜지스터의 누설 전류를 감소 시킬 수 있고 리텐션 타임을 증가 시킬 수 있다.
도 2는 도 1의 단위 메모리 셀을 포함하는 메모리 장치의 기입 모드를 설명하기 위한 타이밍도이다.
도 2를 참조하면, 단위 메모리 셀(10)을 포함하는 메모리 장치가 기입 모드로 동작하는 경우, 고 문턱 전압 트랜지스터(100)를 턴-온하기 위하여 기입 워드라인(WWL)에 인가되는 전압은 전원 전압(VDD) 및 고 문턱 전압 트랜지스터(100)의 문턱 전압을 합한 값보다 클 수 있다.
예를 들어, 기입 비트라인(WBL)의 데이터 값이 1이고 기입 워드라인(WWL)의 값이 로직 하이를 유지하는 경우, 고 문턱 전압 트랜지스터(100)는 턴-온되어 기입 비트라인(WBL)의 데이터 값 1을 고 문턱 전압 트랜지스터(100)의 제2 노드(N2_M1)에 전달하여 데이터 노드(DN)에 데이터 1을 저장할 수 있다. 이 경우, 기입 비트라인(WBL)의 데이터 1에 해당하는 전압값이 전원 전압(VDD)이라고 하면 데이터 노드(DN)에 저장되는 데이터 1의 전압값은 전원 전압(VDD)에서 고 문턱 전압 트랜지스터(100)의 문턱 전압(Vth)을 뺀 전압값일 수 있다. 따라서 데이터 노드(DN)에 저장되는 데이터 1에 해당하는 전압값이 전원 전압(VDD)이 되기 위해서는 기입 워드라인(WWL)에 인가되는 전압값이 전원 전압(VDD)에 고 문턱 전압 트랜지스터(100)의 문턱 전압(Vth)을 더한 값보다 클 수 있다.
도 3은 도 1의 단위 메모리 셀에 포함되는 데이터 노드와 바디 바이어스 전압 노드 사이의 기생 커패시터를 나타내는 도면이고, 도 4는 도 1의 단위 메모리 셀에 포함되는 데이터 노드와 고 문턱 전압 트랜지스터의 게이트 노드 사이의 기생 커패시터를 나타내는 도면이다.
도 2, 도 3및 도 4를 참조하면, 고 문턱 전압 트랜지스터(100) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)의 전압은 기입 모드로 동작하는 전체 구간 중 일정 구간 동안 음의 전압을 유지할 수 있다.
예시적인 실시예에 있어서, 고 문턱 전압 트랜지스터(100) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)의 전압이 일정 구간 동안 음의 전압을 유지한 후 접지 전압(VSS)으로 천이함에 따라 바디 바이어스 전압 노드(BBN) 및 데이터 노드(DN) 사이의 기생 커패시터(C_DB)(510)에 기초하여 데이터 노드(DN)의 전압을 부스팅할 수 있다.
메모리 장치가 기입 모드로 동작하는 경우, 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압(VBB) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압(VBB)은 접지 전압(VSS)에서 음의 전압으로 천이할 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압(VBB) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압(VBB)이 음의 전압으로 천이하는 경우, 바디 바이어스 전압 노드(BBN)와 데이터 노드(DN) 사이의 기생 커패시터(510)에 의하여 데이터 노드(DN)의 전압값은 낮아질 수 있다. 다음으로 기입 워드라인(WWL)의 전압값이 전원 전압(VDD) 보다 고 문턱 전압 트랜지스터(100)의 문턱 전압 이상으로 천이하면 고 문턱 전압 트랜지스터(100)는 턴-온하여 기입 비트라인(WBL)의 데이터를 데이터 노드(DN)에 전달할 수 있다. 예를 들어 고 문턱 전압 트랜지스터(100)가 턴-온하고, 기입 데이터가 1인 경우, 데이터 노드(DN)의 전압값은 전원 전압(VDD)으로 천이할 수 있다. 고 문턱 전압 트랜지스터(100)가 턴-온하고, 기입 데이터가 0인 경우, 데이터 노드(DN)의 전압값은 접지 전압(VSS)으로 천이할 수 있다.
다음으로 기입 워드라인(WWL)의 전압값이 전원 전압(VDD)에 고 문턱 전압 트랜지스터(100)의 문턱 전압만큼 더한 값에서 접지 전압(VSS)으로 천이하는 경우, 데이터 노드(DN)와 고 문턱 전압 트랜지스터(100)의 게이트 노드(G_M1) 사이의 기생 커패시터(C_DG)(530)에 의하여 데이터 노드(DN)의 전압값은 낮아질 수 있다. 다음으로 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압(VBB) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압(VBB)이 음의 전압에서 접지 전압(VSS)으로 천이하는 경우, 바디 바이어스 전압 노드(BBN)와 데이터 노드(DN) 사이의 기생 커패시터(510)에 의하여 데이터 노드(DN)의 전압값은 상승할 수 있다. 기입 워드라인(WWL)의 전압값이 전원 전압(VDD)에 고 문턱 전압 트랜지스터(100)의 문턱 전압만큼 더한 값에서 접지 전압(VSS)으로 천이하면서 데이터 노드(DN)에 전압 강하가 발생할 수 있다. 또한 바디 바이어스 전압(VBB)이 음의 전압에서 접지 전압(VSS)으로 천이하면서 데이터 노드(DN)에 전압을 상승할 수 있다. 기입 워드라인(WWL)의 전압값이 전원 전압(VDD)에 고 문턱 전압 트랜지스터(100)의 문턱 전압만큼 더한 값에서 접지 전압(VSS)으로 천이하면서 발생하는 전압 강하는 바디 바이어스 전압(VBB)이 음의 전압에서 접지 전압(VSS)으로 천이하면서 데이터 노드(DN)에 전압을 상승하면서 보상될 수 있다. 따라서 본 발명에 따른 단위 메모리 셀(10)에 따르면 기입 워드라인(WWL)에 인가되는 전압을 전원 전압(VDD)에 고 문턱 전압 트랜지스터(100)의 문턱 전압을 더한 값보다 큰 값으로 하여 데이터 노드(DN)에 전원 전압(VDD)에 해당하는 데이터 1을 기입할 수 있다.
예시적인 실시예에 있어서, 고 문턱 전압 트랜지스터(100) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)의 전압은 동일한 전압값을 갖을 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압 노드(BBN_M1) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)는 서로 연결되어 동일한 전압으로 조절될 수 있다. 이 경우, 고 문턱 전압 트랜지스터(100) 및 정상 문턱 전압 트랜지스터(200)는 접지 전압(VSS)과 분리되도록 삼중웰(triple well)로 구성될 수 있다.
본 발명의 실시예들에 따른 단위 메모리 셀(10)은 트랜지스터의 문턱 전압 및 바디 바이어스 전압(VBB)을 조절하여 트랜지스터의 누설 전류를 감소 시킬 수 있고 리텐션 타임을 증가 시킬 수 있다.
도 5는 도 1의 단위 메모리 셀을 포함하는 메모리 장치의 독출 모드를 설명하기 위한 타이밍도이다.
도 1 및 도 5를 참조하면, 메모리 장치가 독출 모드로 동작하는 경우, 고 문턱 전압 트랜지스터(100) 및 정상 문턱 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M1, BBN_M2)의 전압은 접지 전압(VSS)을 유지할 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 독출 모드로 동작하는 경우, 정상 문턱 전압 트랜지스터(200)는 단위 메모리 셀(10)로부터 데이터를 독출하기 위해 턴-온될 수 있다. 예를 들어 독출 워드라인(RWL)의 값이 0인 경우, 데이터 노드(DN)의 값이 1이면 정상 문턱 전압 트랜지스터(200)는 턴-온될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-온되면 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 전도 경로가 형성될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 연결되는 전도 경로를 통해서 독출 전류(IRD)가 전달될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-온되면 독출 비트라인(RBL)의 전압값이 낮아질 수 있다. 독출 비트라인(RBL)의 전압값은 전원 전압(VDD) 보다 정상 문턱 전압 트랜지스터(200)의 문턱 전압만큼 낮은 전압일 수 있다.
독출 워드라인(RWL)의 값이 0인 경우, 데이터 노드(DN)의 값이 0이면 정상 문턱 전압 트랜지스터(200)는 턴-오프될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-오프되면 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 전도 경로가 차단될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 연결되는 전도 경로를 통해서 독출 전류(IRD)가 전달될 수 없다. 정상 문턱 전압 트랜지스터(200)가 턴-오프되면 독출 비트라인(RBL)의 전압값이 일정하게 유지될 수 있다. 이 경우, 독출 비트라인(RBL)의 전압값은 전원 전압(VDD)으로 유지될 수 있다.
예시적인 실시예에 있어서, 데이터 노드(DN)의 전압이 제1 레벨인 경우, 정상 문턱 전압 트랜지스터(200)를 턴-온하여 독출 전류(IRD)가 독출 워드라인(RWL)에 전달되고, 데이터 노드(DN)의 전압이 제2 레벨인 경우, 정상 문턱 전압 트랜지스터(200)를 턴-오프하여 독출 전류(IRD)를 차단할 수 있다. 예를 들어 제1 레벨은 로직 하이일 수 있고 제2 레벨은 로직 로우일 수 있다.
도 6은 도 1의 단위 메모리 셀을 포함하는 메모리 장치의 스탠바이 모드를 설명하기 위한 타이밍도이다.
도 6을 참조하면, 메모리 장치가 스탠바이 모드로 동작하는 경우, 고 문턱 전압 트랜지스터(100) 및 정상 문턱 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M1, BBN_M2)의 전압은 접지 전압(VSS)을 유지할 수 있다. 메모리 장치가 데이터를 메모리 장치에 기입하는 동작을 수행하거나 데이터를 메모리 장치로부터 독출하는 동작을 수행하는 경우 이외에는 스탠바이 모드에서 동작한다. 이 경우, 바디 바이어스 전압(VBB)은 접지 전압(VSS)을 유지하고 데이터 노드(DN)에 저장되는 데이터는 변동이 없다.
도 7은 본 발명의 실시예들에 따른 메모리 셀 어레이를 나타내는 블록도이다.
도 1 및 도 7을 참조하면, 메모리 셀 어레이(20)는 복수의 기입 비트라인들(WBL1, WBL2), 복수의 기입 워드라인들(WWL1 내지WWL3), 복수의 독출 비트라인들(RBL1, RBL2), 복수의 독출 워드라인들(RWL1 내지 RWL3) 및 복수의 단위 메모리 셀(10)들을 포함한다. 복수의 단위 메모리 셀(10)들 중 각각의 단위 메모리 셀(10)은 고 문턱 전압 트랜지스터(100) 및 정상 문턱 전압 트랜지스터(200)를 포함한다.
고 문턱 전압 트랜지스터(100)의 제1 노드(N1_M1)는 복수의 기입 비트라인들(WBL1 내지 WBL3) 중 상응하는 기입 비트라인과 연결되어 기입 데이터를 전달받을 수 있다. 고 문턱 전압 트랜지스터(100)의 제2 노드(N2_M1)는 데이터 노드(DN)와 연결되어 기입 데이터를 전달할 수 있다. 고 문턱 전압 트랜지스터(100)의 게이트 노드(G_M1)는 복수의 기입 워드라인들 중 상응하는 기입 워드라인에 연결될 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압 노드(BBN_M1)는 전압 레벨이 조절될 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 기입 모드로 동작하는 경우, 고 문턱 전압 트랜지스터(100)는 단위 메모리 셀(10)에 데이터를 기입하기 위해 턴-온될 수 있다. 예를 들어 기입 비트라인의 데이터 값이 0이고 기입 워드라인의 값이 로직 하이를 유지하는 경우, 고 문턱 전압 트랜지스터(100)는 턴-온되어 기입 비트라인의 데이터 값 0을 고 문턱 전압 트랜지스터(100)의 제2 노드(N2_M1)에 전달하여 데이터 노드(DN)에 데이터 0을 저장할 수 있다. 기입 비트라인의 데이터 값이 1이고 기입 워드라인의 값이 로직 하이를 유지하는 경우, 고 문턱 전압 트랜지스터(100)는 턴-온되어 기입 비트라인의 데이터 값 1을 고 문턱 전압 트랜지스터(100)의 제2 노드(N2_M1)에 전달하여 데이터 노드(DN)에 데이터 1을 저장할 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 기입 모드로 동작하는 경우, 독출 워드라인의 값은 로직 하이를 유지할 수 있다. 예를 들어 독출 워드라인의 값이 로직 하이를 유지하면, 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)의 값은 로직 하이일 수 있다. 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)와 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2) 사이에 정상 문턱 전압 트랜지스터(200)의 문턱 전압 이상의 전압차를 가져야 정상 문턱 전압 트랜지스터(200)는 턴-온될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)가 로직 하이를 유지하면, 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)의 값이 로직 하이를 유지하더라도 정상 문턱 전압 트랜지스터(200)는 턴-온하지 않을 수 있다. 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)가 로직 하이를 유지하면, 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)의 값이 로직 로우를 유지하더라도 정상 문턱 전압 트랜지스터(200)는 턴-온하지 않을 수 있다. 따라서 메모리 장치가 기입 모드로 동작하는 동안 독출 워드라인의 값을 로직 하이로 유지하면 메모리 장치가 기입 동작을 수행하는 동안 동시에 독출 동작이 수행되는 것을 차단할 수 있다.
정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)는 복수의 독출 비트라인들(RBL1, RBL2) 중 상응하는 독출 비트라인과 연결되어 독출 전류(IRD)를 전달받을 수 있다. 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)는 복수의 독출 워드라인들 중 상응하는 독출 워드라인과 연결되어 독출 전류(IRD)를 전달할 수 있다. 정상 문턱 전압 트랜지스터(200)의 게이트 노드(G_M2)는 데이터 노드(DN)와 연결될 수 있다. 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)는 전압 레벨이 조절될 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 독출 모드로 동작하는 경우, 정상 문턱 전압 트랜지스터(200)는 단위 메모리 셀(10)로부터 데이터를 독출하기 위해 턴-온될 수 있다. 예를 들어 독출 워드라인의 값이 0인 경우, 데이터 노드(DN)의 값이 1이면 정상 문턱 전압 트랜지스터(200)는 턴-온될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-온되면 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 전도 경로가 형성될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 연결되는 전도 경로를 통해서 독출 전류(IRD)가 전달될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-온되면 독출 비트라인의 전압값이 낮아질 수 있다.
독출 워드라인의 값이 0인 경우, 데이터 노드(DN)의 값이 0이면 정상 문턱 전압 트랜지스터(200)는 턴-오프될 수 있다. 정상 문턱 전압 트랜지스터(200)가 턴-오프되면 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 전도 경로가 차단될 수 있다. 정상 문턱 전압 트랜지스터(200)의 제1 노드(N1_M2)로부터 정상 문턱 전압 트랜지스터(200)의 제2 노드(N2_M2)로 연결되는 전도 경로를 통해서 독출 전류(IRD)가 전달될 수 없다. 정상 문턱 전압 트랜지스터(200)가 턴-오프되면 독출 비트라인의 전압값이 일정하게 유지될 수 있다. 이 경우, 독출 비트라인의 전압값은 전원 전압(VDD)으로 유지될 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치가 독출 모드로 동작하는 경우, 기입 워드라인의 값은 로직 로우를 유지할 수 있다. 예를 들어 기입 워드라인의 값이 로직 로우를 유지하면, 고 문턱 전압 트랜지스터(100)는 턴-오프될 수 있다. 따라서 메모리 장치가 독출 모드로 동작하는 동안 기입 워드라인의 값을 로직 로우로 유지하면 메모리 장치가 독출 동작을 수행하는 동안 동시에 기입 동작이 수행되는 것을 차단할 수 있다.
고 문턱 전압 트랜지스터(100)의 문턱 전압값은 정상 문턱 전압 트랜지스터(200)의 문턱 전압값 보다 크고, 고 문턱 전압 트랜지스터(100) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압 노드(BBN_M2)의 전압은 단위 메모리 셀(10)을 포함하는 메모리 장치의 동작 모드에 따라 결정될 수 있다. 고 문턱 전압 트랜지스터(100)의 문턱 전압은 정상 문턱 전압 트랜지스터(200)의 문턱 전압보다 높을 수 있다. 트랜지스터의 문턱 전압이 높은 경우, 트랜지스터에서 발생하는 누설 전류는 감소할 수 있다.
단위 메모리 셀(10)을 포함하는 메모리 장치는 기입 모드, 독출 모드 및 스탠바이 모드를 포함할 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압(VBB) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압(VBB)은 메모리 장치의 동작 모드에 따라 조절될 수 있다. 고 문턱 전압 트랜지스터(100)의 바디 바이어스 전압(VBB) 및 정상 문턱 전압 트랜지스터(200)의 바디 바이어스 전압(VBB)을 조절하는 경우, 후술하는 바와 같이 리텐션 타임을 증가시킬 수 있다.
본 발명의 실시예들에 따른 메모리 셀 어레이(20)는 트랜지스터의 문턱 전압 및 바디 바이어스 전압(VBB)을 조절하여 트랜지스터의 누설 전류를 감소 시킬 수 있고 리텐션 타임을 증가 시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 셀 어레이를 포함하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
도 8을 참조하면, 모바일 장치(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 장치(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 장치(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 장치(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 장치(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명의 실시예들에 따른 메모리 셀 어레이(20)는 트랜지스터의 문턱 전압 및 바디 바이어스 전압(VBB)을 조절하여 트랜지스터의 누설 전류를 감소 시킬 수 있고 리텐션 타임을 증가 시킬 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 장치(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 장치(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 장치(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 장치(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있다. 상기 메모리 장치들은 메모리 컨트롤러(811)와 직접 연결되는 제1 랭크를 구성하는 제1 세트의 메모리 장치들과 상기 제1 세트의 메모리 장치들을 경유하여 상기 메모리 컨트롤러(811)와 연결되며 적어도 제2 랭크를 구성하는 제2 세트의 메모리 장치들을 포함한다. 따라서 메모리 컨트롤러(811)는 제1 랭크(RANK0)에 해당하는 메모리 장치들의 로딩만을 부담하면 되므로 메모리 모듈(840)의 동작 속도를 감소시키지 않으면서 랭크의 수를 증가시킬 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따른 메모리 셀 어레이(20)는 트랜지스터의 문턱 전압 및 바디 바이어스 전압(VBB)을 조절하여 트랜지스터의 누설 전류를 감소 시킬 수 있고 리텐션 타임을 증가 시킬 수 있다.
본 발명의 실시예들에 따른 메모리 셀 어레이는 트랜지스터의 누설 전류를 줄이고 리텐션 타임을 증가시킬 수 있어 메모리 셀 어레이를 사용하는 반도체 장비에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 기입 데이터를 전달받는 기입 비트라인과 데이터 노드 사이에 연결되고, 게이트가 기입 워드라인에 연결된 고 문턱 전압 트랜지스터; 및
    독출 전류를 전달받는 독출 비트라인과 독출 워드라인 사이에 연결되고, 게이트가 상기 데이터 노드와 연결되고, 상기 고 문턱 전압 트랜지스터의 문턱 전압보다 작은 문턱 전압을 갖는 정상 문턱 전압 트랜지스터를 포함하는 단위 메모리 셀.
  2. 제1 항에 있어서,
    상기 고 문턱 전압 트랜지스터의 바디 바이어스 전압 및 상기 정상 문턱 전압 트랜지스터의 바디 바이어스 전압은 상기 단위 메모리 셀을 포함하는 메모리 장치의 동작 모드에 따라 결정되는 것을 특징으로 하는 단위 메모리 셀.
  3. 제1 항에 있어서, 기입 모드로 동작하는 경우,
    상기 고 문턱 전압 트랜지스터를 턴-온하기 위하여 상기 기입 워드라인에 인가되는 전압은 전원 전압 및 상기 고 문턱 전압 트랜지스터의 문턱 전압을 합한 값보다 큰 것을 특징으로 하는 단위 메모리 셀.
  4. 제1 항에 있어서,
    상기 고 문턱 전압 트랜지스터의 바디 바이어스 전압 및 상기 정상 문턱 전압 트랜지스터의 바디 바이어스 전압은 기입 모드로 동작하는 전체 구간의 적어도 일부 구간 동안 음의 전압을 유지하는 것을 특징으로 하는 단위 메모리 셀.
  5. 제4 항에 있어서,
    상기 고 문턱 전압 트랜지스터의 상기 바디 바이어스 전압 및 상기 정상 문턱 전압 트랜지스터의 상기 바디 바이어스 전압이 상기 음의 전압을 유지한 후 접지 전압으로 천이함에 따라 상기 데이터 노드의 전압을 부스팅하는 것을 특징으로 하는 단위 메모리 셀.
  6. 제5 항에 있어서,
    상기 고 문턱 전압 트랜지스터의 상기 바디 바이어스 전압 및 상기 정상 문턱 전압 트랜지스터의 상기 바디 바이어스 전압은 동일한 것을 특징으로 하는 단위 메모리 셀.
  7. 제1 항에 있어서, 독출 모드로 동작하는 경우,
    상기 고 문턱 전압 트랜지스터의 바디 바이어스 전압 및 상기 정상 문턱 전압 트랜지스터의 바디 바이어스 전압은 접지 전압을 유지하는 것을 특징으로 하는 단위 메모리 셀.
  8. 제7 항에 있어서,
    상기 데이터 노드의 전압이 제1 레벨인 경우, 상기 정상 문턱 전압 트랜지스터가 턴-온되어 상기 독출 전류가 상기 독출 워드라인에 전달되고,
    상기 데이터 노드의 전압이 제2 레벨인 경우, 상기 정상 문턱 전압 트랜지스터가 턴-오프되어 상기 독출 전류를 차단하는 것을 특징으로 하는 단위 메모리 셀.
  9. 제1 항에 있어서, 스탠바이 모드로 동작하는 경우,
    상기 고 문턱 전압 트랜지스터의 바디 바이어스 전압 및 정상 문턱 트랜지스터의 바디 바이어스 전압은 접지 전압을 유지하는 것을 특징으로 하는 단위 메모리 셀.
  10. 복수의 기입 비트라인들;
    복수의 기입 워드라인들;
    복수의 독출 비트라인들;
    복수의 독출 워드라인들; 및
    복수의 단위 메모리 셀들을 포함하고,
    복수의 단위 메모리 셀들 중 각각의 단위 메모리 셀은
    기입 데이터를 전달받는 기입 비트라인과 데이터 노드 사이에 연결되고, 게이트가 기입 워드라인에 연결된 고 문턱 전압 트랜지스터; 및
    독출 전류를 전달받는 독출 비트라인과 독출 워드라인 사이에 연결되고, 게이트가 상기 데이터 노드와 연결되고, 상기 고 문턱 전압 트랜지스터의 문턱 전압보다 작은 문턱 전압을 갖는 정상 문턱 전압 트랜지스터를 포함하는 메모리 셀 어레이.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243857A (ja) * 1997-06-25 2000-09-08 Hyundai Electronics Ind Co Ltd 半導体メモリデバイス及びその製造方法
KR20020077016A (ko) * 2001-03-30 2002-10-11 후지쯔 가부시끼가이샤 반도체 장치 및 그 검사 방법
US7120072B2 (en) * 2004-06-30 2006-10-10 Intel Corporation Two transistor gain cell, method, and system
JP2006318643A (ja) * 2006-07-14 2006-11-24 Toshiba Corp 半導体記憶装置
KR100922884B1 (ko) * 2009-03-03 2009-10-20 주식회사 하이닉스반도체 반도체메모리소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243857A (ja) * 1997-06-25 2000-09-08 Hyundai Electronics Ind Co Ltd 半導体メモリデバイス及びその製造方法
KR20020077016A (ko) * 2001-03-30 2002-10-11 후지쯔 가부시끼가이샤 반도체 장치 및 그 검사 방법
US7120072B2 (en) * 2004-06-30 2006-10-10 Intel Corporation Two transistor gain cell, method, and system
JP2006318643A (ja) * 2006-07-14 2006-11-24 Toshiba Corp 半導体記憶装置
KR100922884B1 (ko) * 2009-03-03 2009-10-20 주식회사 하이닉스반도체 반도체메모리소자

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