JP2006318643A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】複数のメモリセルから構成されたメモリセルアレイを有し、各メモリセルは、フローティングボディを共有する第1、第2MISFETからなり、それぞれのドレインは異なるビット線に、ゲートは異なるワード線に接続されており、前記メモリセルアレイのビット線の一方側に配置された第1センスアンプ回路と、ビット線の他方側に配置された第2センスアンプ回路と、前記メモリセルに対して第1の動作サイクルで読み出し又は書き込み動作である通常動作を行うために入力される第1外部ローアドレスと、第2の動作サイクルで通常動作を行うために入力される第2外部ローアドレスとを比較するローアドレス比較回路と、前記ローアドレス比較回路の比較結果に基づいて、前記第1、第2の動作サイクルにおけるアクセスをコントロールするコントロール回路と、を更に備える。
【選択図】図1
Description
複数のメモリセルから構成されたメモリセルアレイを有する半導体記憶装置であって、各メモリセルは、
半導体層に形成された第1ソース領域と、この第1ソース領域と離れて前記半導体層に形成された第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間における前記半導体層上に形成された第1ゲート電極とを有しており、前記第1ソース領域と前記第1ドレイン領域との間の前記半導体層がフローティング状態のフローティングボディとなる、第1MISFETと、
前記半導体層に形成された第2ソース領域と、この第2ソース領域と離れて前記半導体層に形成された第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間における前記半導体層上に形成された第2ゲート電極とを有しており、前記第2ソース領域と前記第2ドレイン領域との間の前記半導体層が、前記第1MISFETと共通に使用されるフローティングボディである、第2MISFETと、
を備える半導体記憶装置であって、
前記第1MISFETの前記第1ゲート電極は、第1ワード線に接続されており、
前記第2MISFETの前記第2ゲート電極は、前記第1ワード線とは異なる第2ワード線に接続されており、
前記第1MISFETの前記第1ドレイン領域は、第1ビット線に接続されており、
前記第2MISFETの前記第2ドレイン領域は、前記第1ビット線とは異なる第2ビット線に接続されているとともに、
前記メモリセルアレイのビット線方向の一方側に配置され、選択されたメモリセルのデータをセンスする第1センスアンプ回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、選択されたメモリセルのデータをセンスする第2センスアンプ回路と、
前記メモリセルに対して第1の動作サイクルで読み出し動作又は書き込み動作である通常動作を行うために入力される第1外部ローアドレスと、前記メモリセルに対して第2の動作サイクルで読み出し動作又は書き込み動作である通常動作を行うために入力される第2外部ローアドレスとを比較する、ローアドレス比較回路と、
前記ローアドレス比較回路の比較結果に基づいて、前記第1の動作サイクルと前記第2の動作サイクルの前記通常動作における前記メモリセルアレイに対するアクセスをコントロールする、コントロール回路と、
をさらに備えることを特徴とする。
本発明の第1実施形態は、メモリセルアレイを構成するメモリセルをフローティングボディを共通にする第1MISFETと第2MISFETとで構成することにより、このメモリセルに対して第1MISFETからも第2MISFETからもアクセスすることができるようにしてものである。さらに、各メモリセルにおける第1MISFETのゲート及びドレインを通常ワード線及び通常ビット線にそれぞれ接続し、第2MISFETのゲート及びドレインをリフレッシュ用ワード線及びリフレッシュ用ビット線にそれぞれ接続することにより、このメモリセルアレイに対するリフレッシュ動作をメモリセルアレイ外部から隠蔽することができるようにしたものである。より詳しくを、以下に説明する。
選択された1本の通常ワード線NWLi(i=0〜255)が活性化されてハイレベルになり、第1ビット線選択回路SL10により選択された1本の通常ビット線NBLが通常センスアンプ回路NS/Aに接続される。すなわち、第1選択信号線NNBS0〜NNBS3の選択信号のいずれか1つが活性化されてハイレベルになり、通常ビット線NBL0〜NBL3のいずれか1本が、通常センスアンプ回路NS/Aに接続される。通常センスアンプ回路NS/Aでは、選択されたメモリセルMCのデータを、MISFET Tr1を用いて読み出し、ラッチする。通常動作が読み出し動作であれば、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作であれば、書き込むデータに応じて、このラッチしたデータをそのままメモリセルMCに書き込むか、このラッチしたデータを反転してメモリセルMCに書き込む。
選択された1本の通常ワード線NWLi(i=0〜255)が活性化されてハイレベルになり、第3ビット線選択回路SL14により選択された1本のリフレッシュ用ビット線RBLがリフレッシュ用センスアンプ回路RS/Aに接続される。すなわち、第3選択信号線RRBS0〜RRBS3の選択信号のいずれか1つが活性化されてハイレベルになり、リフレッシュ用ビット線RBL0〜RBL3のいずれか1本が、リフレッシュ用センスアンプ回路RS/Aに接続される。リフレッシュ用センスアンプ回路RS/Aでは、選択されたメモリセルMCのデータを、MISFET Tr2を用いて読み出し、再度、メモリセルMCに書き込む。
これは、例えば図5において、メモリセルMC−1に対して通常動作をしている間に、メモリセルMC−2やメモリセルMC−4に対してリフレッシュ動作の要求があった場合である。この場合、通常動作で活性化される通常ワード線NWLと、リフレッシュ動作で活性化されるリフレッシュ用ワード線RWLとは、異なるワード線選択アドレスに属しているので、上述した(1)の動作と(2)の動作を独立に行えばよい。
これは、例えば図5において、メモリセルMC−1に対して通常動作をしている間に、同じメモリセルMC−1に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した(1)に従って動作をしていることになる。上述した前提条件があるので、このメモリセルMCに対する読み出し動作において、メモリセルMCへのライトバックが行われるか、又は、このメモリセルMCに対する書き込み動作において、メモリセルMCへの書き込みが行われる。したがって、このメモリセルMCに対するリフレッシュ動作は不要である。このため、このメモリセルMCに対するリフレッシュ動作は行わず、リフレッシュ制御用のカウンタ(ここでは、内部ローアドレスカウンタ)を1つ先に進める。リフレッシュ動作を行わないため、リフレッシュ用ワード線RWLを活性化することはせず、また、リフレッシュ用センスアンプ回路RS/Aも活性化しない。
これは、例えば図5において、メモリセルMC−1に対してリフレッシュ動作をしている間に、同じメモリセルMC−1に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した(2)に従って動作をしていることになる。そこで、通常動作は、リフレッシュ用センスアンプ回路RS/Aを経由して行うように、I/Oポートを切り替える。このため、通常ワード線NWLを活性化することはせずに、また、通常センスアンプ回路NS/Aも活性化しない。通常動作が読み出し動作である場合には、リフレッシュ用センスアンプ回路RS/Aにラッチされているデータを読み出す。通常動作が書き込み動作である場合には、書き込むデータに応じて、リフレッシュ用センスアンプ回路RS/AにラッチされているデータをそのままメモリセルMCに書き込むか、リフレッシュ用センスアンプ回路RS/Aにラッチされているデータを反転して書き込む。
これは、例えば図5において、メモリセルMC−1に対して通常動作をしている間に、メモリセルMC−3に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した(1)に従って動作をしていることになる。そこで、リフレッシュ動作では、第4ビット線選択回路SL16により、通常ビット線NBL2を選択して、リフレッシュ用センスアンプ回路RS/Aに接続する。そして、リフレッシュ用センスアンプ回路RS/Aは、メモリセルMC−3のデータを、MISFET Tr1を用いて読み出し、再度、書き込みを行う。リフレッシュ用ワード線RWLは活性化しない。
これは、例えば図5において、メモリセルMC−1に対してリフレッシュ動作をしている間に、メモリセルMC−3に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した(2)に従って動作をしていることになる。そこで、通常動作では、第2ビット線選択回路SL12により、リフレッシュ用ビット線RBL2を選択して、通常センスアンプ回路NS/Aに接続する。そして、通常センスアンプ回路NS/Aは、メモリセルMC−3のデータを、MISFET Tr2を用いてラッチする。通常動作が読み出し動作である場合には、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作である場合には、書き込むデータに応じて、ラッチしたデータをそのまま書き込むか、又は、ラッチしたデータを反転して書き込む。
上述した第1実施形態に係る半導体記憶装置においては、通常動作とリフレッシュ動作とを平行して行えるようにしたが、同様の方式を採用して通常動作を二重に行うことにより、メモリアクセス用のサイクル時間を半分にすることもできる。但し、この場合は、リフレッシュ動作は通常動作と別に規定する必要があり、通常動作によるアクセスが禁止される時間が存在することとなる。より詳しくを、以下に説明する。
また、このメモリセルアレイMCAのカラム方向には、第1ワード線WL1nと、第2ワード線WL2nとが、2本ずつ交互に並列に形成されている。より詳しくは、同一のカラムに配置されているMISFET Tr1のゲートは、第1ワード線WL1nに接続されており、同一のカラムに配置されているMISFET Tr2のゲートは、第2ワード線WL2nに接続されている。
MCA メモリセルアレイ
Tr1、Tr2 MISFET
NWL 通常ワード線
RWL リフレッシュ用ワード線
NBL 通常ビット線
RBL リフレッシュ用ビット線
NS/A 通常センスアンプ回路
RS/A リフレッシュ用センスアンプ回路
26、46 ソース領域
28、48 ドレイン領域
30 フローティングボディ
34、54 ゲート電極
60、62 ビット線選択回路
64、66 基準電圧発生回路
Claims (5)
- 複数のメモリセルから構成されたメモリセルアレイを有する半導体記憶装置であって、各メモリセルは、
半導体層に形成された第1ソース領域と、この第1ソース領域と離れて前記半導体層に形成された第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間における前記半導体層上に形成された第1ゲート電極とを有しており、前記第1ソース領域と前記第1ドレイン領域との間の前記半導体層がフローティング状態のフローティングボディとなる、第1MISFETと、
前記半導体層に形成された第2ソース領域と、この第2ソース領域と離れて前記半導体層に形成された第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間における前記半導体層上に形成された第2ゲート電極とを有しており、前記第2ソース領域と前記第2ドレイン領域との間の前記半導体層が、前記第1MISFETと共通に使用されるフローティングボディである、第2MISFETと、
を備える半導体記憶装置であって、
前記第1MISFETの前記第1ゲート電極は、第1ワード線に接続されており、
前記第2MISFETの前記第2ゲート電極は、前記第1ワード線とは異なる第2ワード線に接続されており、
前記第1MISFETの前記第1ドレイン領域は、第1ビット線に接続されており、
前記第2MISFETの前記第2ドレイン領域は、前記第1ビット線とは異なる第2ビット線に接続されているとともに、
前記メモリセルアレイのビット線方向の一方側に配置され、選択されたメモリセルのデータをセンスする第1センスアンプ回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、選択されたメモリセルのデータをセンスする第2センスアンプ回路と、
前記メモリセルに対して第1の動作サイクルで読み出し動作又は書き込み動作である通常動作を行うために入力される第1外部ローアドレスと、前記メモリセルに対して第2の動作サイクルで読み出し動作又は書き込み動作である通常動作を行うために入力される第2外部ローアドレスとを比較する、ローアドレス比較回路と、
前記ローアドレス比較回路の比較結果に基づいて、前記第1の動作サイクルと前記第2の動作サイクルの前記通常動作における前記メモリセルアレイに対するアクセスをコントロールする、コントロール回路と、
をさらに備えることを特徴とする半導体記憶装置。 - 前記コントロール回路は、
第1の動作サイクルにおける通常動作と第2の動作要求における通常動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、第1外部アドレスのワード線選択アドレスと第2外部アドレスのワード線選択アドレスとが異なっていることを示している場合には、
前記第1センスアンプ回路と前記第1ワード線と前記第1ビット線とを用いて第1の動作サイクルの前記通常動作を行い、前記第2センスアンプ回路と前記第2ワード線と前記第2ビット線を用いて第2の動作サイクルの前記通常動作を行うようにコントロールする、ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記コントロール回路は、
第1の動作サイクルにおける通常動作と第2の動作要求における通常動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、第1外部ローアドレスのワード線選択アドレスと第2外部ローアドレスのワード線選択アドレスとが一致していることを示しているが、そのビット線選択アドレスが異なっていることを示している場合には、
第1の動作サイクルで前記第1センスアンプ回路を用いた前記通常動作を行っている間に、第2の動作サイクルの前記通常動作の要求があったときには、前記第2センスアンプ回路と前記第1ワード線と前記第1ビット線とを用いて第2の動作サイクルの前記通常動作を行うようにコントロールし、
第2の動作サイクルで前記第2センスアンプ回路を用いた前記通常動作を行っている間に、第1の動作サイクルの前記通常動作の要求があったときには、前記第1センスアンプ回路と前記第2ワード線と前記第2ビット線とを用いて第1の動作サイクルの前記通常動作を行うようにコントロールする、
ことを特徴とする請求項2に記載の半導体記憶装置。 - 前記コントロール回路は、
第1の動作サイクルにおける通常動作と第2の動作要求における通常動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、第1外部ローアドレスのワード線選択アドレスと第2内部ローアドレスのワード線選択アドレスとが一致していることを示しており、且つ、第1外部ローアドレスのビット線選択アドレスと第2内部ローアドレスのビット線選択アドレスとが一致していることを示している場合には、
第1の動作サイクルで前記第1センスアンプ回路を用いた前記通常動作を行っている間に、第2の動作サイクルの前記通常動作の要求があったときには、前記第1センスアンプ回路と前記第1ワード線と前記第1ビット線とを用いて第2の動作サイクルの前記通常動作を行うようにコントロールし、
第2の動作サイクルで前記第2センスアンプ回路を用いた前記通常動作を行っている間に、第1の動作サイクルの前記通常動作の要求があったときには、前記第2センスアンプ回路と前記第2ワード線と前記第2ビット線とを用いて第1の動作サイクルの前記通常動作を行うようにコントロールする、
ことを特徴とする請求項3に記載の半導体記憶装置。 - 前記各メモリセルは、前記フローティングボディに多数キャリアを保持した第1データ状態と、前記フローティングボディから多数キャリアを放出した第2データ状態とを有し、
前記第1センスアンプ回路は、メモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第1データ状態であるか、前記第2データ状態であるかを判定し、
前記第2センスアンプ回路は、メモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第1データ状態であるか、前記第2データ状態であるかを判定する、
ことを特徴とする請求項1乃至請求項4のいずれかに記載の半導体記憶装置。
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