JP2008135461A - 半導体記憶装置および半導体集積回路装置 - Google Patents

Abstract

【課題】ＳＲＡＭセルのダイナミックスタビリティを考慮して、メモリセルの安定性をさらに増大させる。
【解決手段】フラッシュメモリセルのフローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を製造する工程を利用して、容量素子（Ｃ１，Ｃ２）を、記憶ノード（ＳＮ，／ＳＮ）に接続する。すなわち、ＳＲＡＭセルの負荷トランジスタ（ＰＴ１，ＰＴ２）およびドライバトランジスタ（ＮＴ１，ＮＴ２）のゲート電極を、フローティングゲートと同一層の配線で形成し、コントロールゲートと同一の配線層の配線を、負荷およびドライバトランジスタのゲート電極と整列して配置するキャパシタ電極として形成する。
【選択図】図３

Description

この発明は、半導体記憶装置に関し、特に、フラッシュメモリと同一半導体基板上に集積化されるスタティック型半導体記憶装置およびこのスタティック型半導体記憶装置およびフラッシュメモリを有する半導体集積回路装置に関する。

スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、メモリセルがインバータラッチ（フリップフロップ）で構成され、電源が供給されている間データを保持する。このＳＲＡＭは、メモリセルのキャパシタの蓄積電荷によりデータを記憶するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と異なり、データ保持のための再書込を行なうリフレッシュ動作が不要である。また、ＳＲＡＭは、スタティックに動作するため、信号線のプリチャージを行なうプリチャージサイクルが不要であり、ＤＲＡＭに比べてアクセス時間が短い。このような特徴を有するＳＲＡＭは、キャッシュメモリなどの高速処理が要求される用途に広く用いられている。

近年、システムＬＳＩ（大規模集積回路）においては、１つの半導体チップ上に、プロセッサなどのロジック回路および複数種類のメモリが集積化されて、１つの処理システムが実現される。このようなシステムＬＳＩ（ＳＯＣ；システム・オン・チップ）においては、消費電力の低減およびチップサイズの低減の観点から、各デバイスは、低電源電圧および小占有面積が求められる。

ＳＲＡＭは、フルＣＭＯＳセル構造の場合、１対の負荷トランジスタ、１対のドライバトランジスタ、および１対のアクセストランジスタでメモリセルが構成される。したがって、メモリセルが１トランジスタ／１キャパシタで構成されるＤＲＡＭに比べて、ＳＲＡＭは、メモリセルの占有面積が大きい。

一般に、ＳＲＡＭ等のメモリ装置においては、低電源電圧下でも、安定にデータの読出および書込を行なうことが要求され、また、データ保持の安定性が求められる。特に、ＳＲＡＭにおいては、データ読出は非破壊的に行なわれるため、データの読出時において、データを安定に保持することが要求され、また、データ書込時においては、高速でメモリセルの記憶データを反転してデータの書込を行なうことが要求される。

このＳＲＡＭのメモリセルのデータ保持の安定性に対しては、従来から、スタティック・ノイズ・マージン（ＳＮＭ）と呼ばれるスタティックな安定性（スタティック・スタビリティ）と、たとえば非特許文献１（Y. Haraguchi et al. “A Hierarchical Sensing Scheme (HSS) of High-Density and Low-Voltage Operation SRAMs,”1997 Symposium on VLSI Circuits Digest of Technical Papers, PP.79-80.）に示されるように、ビット線容量とメモリセルの記憶ノードの容量との比を考慮するダイナミックな安定性（ダイナミック・スタビリティ）の２つの観点がある。

スタティック・ノイズ・マージンは、メモリセルを構成するインバータの伝達特性を考慮し、インバータラッチのインバータの伝達特性の双安定点が、データ読出時においても、安定に維持されるかを検討する。データ読出時において非破壊的にデータを読出すために、メモリセルの記憶ノードのロー側の電位が大きく変化して記憶データが反転するのを防止するために、ドライバトランジスタのトランス・コンダクタンスβｄとアクセストランジスタのトランス・コンダクタンスβａの比（セル比），βｄ／βａを比較的大きく、２ないし３の値に設定する。すなわち、ドライバトランジスタの電流駆動力をアクセストランジスタの電流駆動力よりも大きく設定し、データ読出時におけるセルの記憶ノードの電位変動を抑制する。これにより、データ読出時においてセルの記憶ノードがビット線に接続されても、データ破壊を生じさせずにデータを安定に記憶することを保証する。

非特許文献１に示されるダイナミックな安定性においては、ビット線容量Ｃｂとセルの記憶ノードの容量Ｃｓの比，Ｃｂ／Ｃｓ，を考慮して、セル比，βｄ／βａを設定する。この場合、データ書込時において、ビット線電流およびセル内を流れる電流をファクタとして、記憶ノードの電位変化を求める。このダイナミックな安定性を考慮する場合、スタティックな安定性を考慮する場合と異なり、ビット線容量Ｃｂが、有限値に設定される。ビット線負荷電流によりセルの記憶ノードの電位変化が生じても、この記憶データの反転が生じないように、できるだけセル比を小さくするように、ビット線容量とセルの記憶ノードの容量比を求める。このダイナミック安定性を確保するためには、スタティックな安定性を確保する場合に比べて、セル比，βｄ／βａを小さくすることができる。非特許文献１においては、容量比Ｃｂ／Ｃｓが２０の場合、セル比βｄ／βａが１．５でも、電源電圧が３Ｖの場合、安定にデータを保持することが示される。通常、低電源電圧下において、セル比が２以下の場合でも、安定にデータの破壊を伴うことなくデータの読出を行なうことができ、また高速でデータの書込を行なうことができる。

また、メモリセルの記憶ノードの容量値を増大させる構成が、非特許文献２（日経エレクトロニクス２００３年９月２９日号第３４頁から第３５頁参照）に示される。この意Ｈ特許文献２に示される低消費電力型ＳＲＡＭは、メモリセルの記憶ノードに、ＤＲＡＭキャパシタを接続する。負荷トランジスタがＴＦＴ（薄膜トランジスタ）で構成される。ドライバトランジスタ、ＴＦＴおよびＤＲＡＭキャパシタを、三次元的に積層する。このＤＲＡＭキャパシタとしては、円筒型キャパシタが用いられる。
Y. Haraguchi et al. "A Hierarchical Sensing Scheme (HSS) of High-Density and Low-Voltage Operation SRAMs,"1997 Symposium on VLSI Circuits Digest of Technical Papers, PP.79-80. 日経エレクトロニクス ２００３年９月２９日号 第３４頁から第３５頁

メモリセルの安定性について、スタティックな安定性およびダイナミックな安定性いずれにおいても、セル比（β比）を大きくする必要がある。したがって、ドライバトランジスタのサイズ（チャネル幅Ｗとチャネル長Ｌの比，Ｗ／Ｌ）を大きくする必要があり、このため、メモリセルの面積が増大する。一方、セル比を小さくすると、データ保持の安定性が悪化する。

セル比を小さくすることのできるダイナミックな安定性の観点からＳＲＡＭの回路設計を行なう場合、セル面積の増大を抑制するため、記憶ノードに接続される容量（配線容量）は、５ｆＦ程度の容量値を有する。ビット線構造などのセルの周辺回路の構成に応じて、データ破壊を生じさせない容量比Ｃｂ／Ｃｓが設定される。ビット線容量Ｃｂを大きくした場合、ビット線容量Ｃｂからの流入電荷により、メモリセルの記憶ノードの容量Ｃｓの保持電位が変化し、データ保持の安定性が劣化するため、このビット線容量Ｃｂの上限値も決定される。

セルの記憶ノードの容量Ｃｓが上述の様に小さいため、必然的に、ビット線容量Ｃｂの容量値も、小さな値に制限される。セル比βｄ／βａとビット線／記憶ノード容量比Ｃｂ／Ｃｓは、相関関係を有しており（非特許文献１参照）、セル比が決定されれば、応じて、ビット線／記憶ノードの容量比Ｃｂ／Ｃｓの値も、ほぼ一意的に定められる。

ビット線容量Ｃｂを大きくすることができない場合、ビット線を長くすることができない。従来、このビット線長として、１つのビット線に、１００個以上のメモリセル接続することはできなかった。

ビット線長に上限が存在する場合、大容量のＳＲＡＭを構成するためには、ワード線を長くして、メモリアレイ内のメモリセル数を増大させる必要がある。この場合、メモリセルアレイの拡張方向がワード線方向に制限され、メモリセルアレイの設計の自由度が小さいという問題があった。

また、メモリセルの微細化が進むにつれて、メモリセルの記憶ノードの容量が低減される。この場合、ソフトエラー耐性が低減され、データ保持の安定性が損なわれる問題が生じる。

このソフトエラー耐性を改善するために、非特許文献２に示されるのように、メモリセルの記憶ノードにＤＲＡＭキャパシタを接続した場合、３次元構造であり、またセル比を小さくすることが可能であり、セルサイズの増大を抑制することができる。しかしながら、このＤＲＡＭキャパシタを製造するための工程が必要となり、製造工程数が増大する。また、ＳＲＡＭセルが、三次元構造であり、通常の円筒型キャパシタを有するＤＲＡＭセルよりも、さらに、ＴＦＴを形成する分その高さが高くなる。したがって、ロジック回路との間の段差が高くなり、システムＬＳＩへの適用に対しては課題が残るという問題がある。

また、この低消費電力型ＳＲＡＭは、ＤＲＡＭキャパシタを記憶ノードに接続しており、その容量値は、ＤＲＡＭセルキャパシタの容量値と同程度である。現状のＤＲＡＭでは、低電源電圧下においても一定の大きさの読出電圧を確保するために、セルキャパシタは容量値が３０ｆＦ程度である。従って、ＤＲＡＭセルキャパシタを、ＳＲＡＭセルに適用した場合、その容量値が大きく、データ書込時に記憶データを反転させるのに時間を要し、高速書込に対する阻害要因となる。

それゆえ、この発明の目的は、メモリセルのデータ保持の安定性を増加させることのできる、混載に適した半導体記憶装置を提供することである。

この発明の他の目的は、メモリセルのデータ保持の安定性を損なうことなくメモリセルアレイの設計の自由度を大きくすることのできる半導体記憶装置を提供することである。

この発明のさらに他の目的は、製造工程数を増加させることなく低電源電圧化においても安定にデータを保持することのできる混載に適した半導体記憶装置およびこの半導体記憶装置を備える半導体集積回路装置を提供することである。

この発明は、要約すれば、スタティックメモリセルの記憶ノードに、フラッシュメモリセルのフローティングゲートを利用して容量を追加したものである。

この発明に係る半導体記憶装置は、１つの実施の形態においては、負荷トランジスタおよびドライバトランジスタのゲート電極と重なるように形成されるキャパシタ電極を有する。このキャパシタ電極は、対向する記憶ノード、ハイ側電源ノードおよびロー側電源ノードのいずれかに接続する。ゲート電極およびキャパシタ電極は、１つの実施の形態においては、フラッシュメモリセルのフローティングゲートおよびコントロールゲートとそれぞれ同一工程で形成される。

メモリセルの記憶ノードに容量を追加する。したがって、記憶ノードの容量が、単に配線容量のみが設けられる場合に比べて増大し、応じて、ビット線容量を大きくすることができる。また、ドライバトランジスタのサイズも、この追加の容量により小さくすることができ、セルサイズも小さくすることが可能である。

また、フラッシュメモリセルのフローティングゲートおよびコントロールゲートを利用して、負荷トランジスタおよびドライバトランジスタのゲート電極およびキャパシタ電極を構成している。従って、システムＬＳＩにおいて、製造工程を増加させることなくＳＲＡＭセルの記憶ノードの容量を増大させることができる。また、フラッシュメモリセルと同様の構造を利用することにより、必要以上にその容量値を増大させることがなく、また、その高さをＤＲＡＭキャパシタを利用する場合に比べて低くすることができる。

また、フラッシュメモリと同一半導体チップに集積化される場合、フラッシュメモリセルと同一製造工程でＳＲＡＭメモリセルを製造することができ、容量素子追加のための製造工程が増大することがない。

これにより、混載に適したＳＲＡＭを実現することができる。

［発明の原理的構成］
図１は、この発明に従う半導体記憶装置（以下、ＳＲＡＭと称す）を含む半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置１は、ロジック回路２と、ＳＲＡＭ４と、フラッシュメモリ６とを含む。ロジック回路２は、プロセッサまたはコントローラであってもよく、また専用のＤＳＰ（デジタル・シグナル・プロセッサ）であってもよい。ＳＲＡＭ４は、ロジック回路２が使用するデータを格納する。フラッシュメモリ６は、たとえば画像／音声などのデータおよびこの半導体集積回路装置の固有情報（識別情報、ＩＤ情報）等を記憶する。

この図１に示す半導体集積回路装置１は、システムＬＳＩであり、１つの半導体チップ上に集積化される。ロジック回路２、ＳＲＡＭ４、およびフラッシュメモリ６は、同一の製造工程で並行して形成される。ＳＲＡＭ４のメモリセル記憶ノードに、容量素子を、フラッシュメモリ６のメモリセル工程を利用して形成する。

図２は、図１に示すフラッシュメモリ６に含まれるメモリセル１０の断面構造を概略的に示す図である。図２において、フラッシュメモリセル１０は、半導体基板領域１０ａ表面に形成されるソース不純物領域１０ｂおよびドレイン不純物領域１０ｃを含む。ソース不純物領域１０ｂは、ソース線ＳＬに結合され、ドレイン不純物領域１０ｃは、ビット線ＢＬに結合される。

フラッシュメモリセル１０は、さらに、これらの不純物領域１０ｂおよび１０ｃの間の基板領域１０ａ表面に図示しない絶縁膜を介して形成されるフローティングゲート（ＦＧ）１０ｄと、フローティングゲート１０ｄ上に図示しない絶縁膜を介して形成されるコントロールゲート（ＣＧ）１０ｅとを含む。コントロールゲート１０ｅは、ワード線ＷＬに結合される。

フローティングゲート１０ｄは、その周囲が絶縁膜により取囲まれており、電気的にフローティング状態にある。このフローティングゲート１０ｄに電荷を蓄積し、その蓄積電荷量に応じてデータを記憶する。すなわち、フラッシュメモリセル１０は、積層ゲート型ＭＯＳトランジスタであり、フローティングゲート１０ｄに蓄積される電荷（電子）の量が大きくなると、フラッシュメモリセル１０のしきい値電圧が高くなる（ＮチャネルＭＯＳトランジスタを利用する場合）。一方、フローティングゲート１０ｄの蓄積電荷量（電子量）が少なくなると、このフラッシュメモリセル１０のしきい値電圧が小さくなる。したがって、コントロールゲート１０ｅに一定の読出電圧を印加した場合、しきい値電圧の大きさに応じて、ビット線ＢＬとソース線ＳＬの間に流れる電流量が異なる。この電流量を検出することにより、データの読出を行なう。

図３は、この発明に従うＳＲＡＭセルの電気的等価回路を示す図である。図３において、ＳＲＡＭセル１５は、負荷トランジスタＰＴ１およびＰＴ２と、ドライバトランジスタＮＴ１およびＮＴ２と、アクセストランジスタＮＴ３およびＮＴ４とを含む。この図３に示すＳＲＡＭセル１５は、フルＣＭＯＳ構成のセルである。

負荷トランジスタＰＴ１は、ハイ側電源ノードと記憶ノードＳＮの間に接続され、そのゲートが記憶ノード／ＳＮに結合される。負荷トランジスタＰＴ２は、ハイ側電源ノードと記憶ノード／ＳＮの間に接続され、そのゲートが記憶ノードＳＮに結合される。

ドライバトランジスタＮＴ１は、記憶ノードＳＮとロー側電源ノードの間に接続され、そのゲートが記憶ノード／ＳＮに結合される。ドライバトランジスタＮＴ２は、記憶ノード／ＳＮとロー側電源ノードの間に接続され、かつそのゲートが記憶ノードＳＮに結合される。

アクセストランジスタＮＴ３は、ワード線ＷＬが選択状態のとき（Ｈレベルのとき）、導通し、記憶ノードＳＮをビット線ＢＬに電気的に結合する。アクセストランジスタＮＴ４は、このワード線ＷＬが選択状態のとき、記憶ノード／ＳＮをビット線／ＢＬに結合する。

メモリセルアレイにおいてはこのＳＲＡＭセルが行列状に配列される。ワード線ＷＬには、１行に整列して配置されるＳＲＡＭセルが接続される。ビット線ＢＬおよび／ＢＬは、対を成してＳＲＡＭセル列に対応して配置され、対応の列に整列して配置されるＳＲＡＭセルが接続される。

本発明においては、記憶ノードＳＮおよび／ＳＮに、それぞれ、フラッシュメモリセルのコントロールゲート（ＣＧ）１０ｅおよびフローティングゲート（ＦＧ）１０ｄを利用して、容量Ｃ１およびＣ２をそれぞれ形成する。したがって、記憶ノードＳＮおよび／ＳＮの容量値Ｃｓが、配線の寄生容量Ｃｐｓのみの場合と比べて大きくすることができ、ビット線ＢＬおよび／ＢＬの配線容量Ｃｂも大きくすることができる。応じて、ビット線ＢＬおよび／ＢＬを長くすることができ、メモリセルアレイのビット数増大時、ワード線方向のみならず、ビット線方向にも、拡張してＳＲＡＭセルを配置することができる。

図４は、ビット線容量Ｃｂと記憶ノードの容量Ｃｓの比，Ｃｂ／Ｃｓとセル比βｄ／βａの関係を示す図である。図４において、縦軸に、容量比Ｃｂ／Ｃｓを示し、横軸にセル比（β比）を示す。この図４の相関関係は、例えば前述の非特許文献１に示されている。

図４に示すように、容量比Ｃｂ／Ｃｓが大きくなると、セル比（β比）も応じて大きくすることができる。また、セルのレイアウト面積およびデータ読出時の非破壊読出を考慮して、セル比（β比）の値が定められると、容量比Ｃｂ／Ｃｓの値もそれに応じて決定される。この場合、セル記憶ノードの容量値Ｃｓを大きくすることができれば、ビット線容量Ｃｂも大きくすることができる。ビット線容量Ｃｂは、その配線の寄生容量であり、配線長が長くなればその値も大きくなる。したがって、記憶ノードＳＮおよび／ＳＮの容量Ｃ１およびＣ２を接続することにより、セル記憶ノード容量Ｃｓの値を大きくすることができ、応じて、ビット線容量Ｃｂも大きくすることができる。これにより、ビット線ＢＬおよび／ＢＬの長さも長くすることができる。

また、記憶ノードＳＮおよび／ＳＮの容量値が増大するため、ソフトエラー耐性も増大し、安定にデータを保持することが可能となる。ここで、ソフトエラーは、以下の現象を示す：α線の照射によりメモリセル基板領域に電子−正孔対が発生し、この電子が記憶ノードを構成するＮ型不純物領域に移動する。応じて、記憶ノードＳＮおよび／ＳＮの電位が低下する。この記憶ノードＳＮ及び／ＳＮの電位が、ドライバトランジスタＮＴ１およびＮＴ２のしきい値電圧よりも低下すると、これらのドライバトランジスタＮＴ１およびＮＴ２がオフ状態となる。応じて、フリップフロップを構成するインバータがともに非活性状態となって、フリップフロップが不安定となって誤動作を起こし、記憶データが反転する。

また、フラッシュメモリセルのコントロールゲート（ＣＧ）およびフローティングゲート（ＦＧ）を用いて、図３に示す容量Ｃ１およびＣ２を形成しており、その周辺回路とメモリセルの段差は十分小さくすることができる。すなわち、図１に示すシステムＬＳＩにおいて、ＳＲＡＭ４とロジック回路２の段差を、フラッシュメモリ６とロジック回路２の間の段差と同程度とすることができる。これにより、ＤＲＡＭセルキャパシタを利用する構成に比べて、より混載に適したＳＲＡＭとメモリセルを実現することができる。

また、図５に示すように、メモリセルアレイ２０において、記憶容量増大時、ワード線（ＷＬ）方向に、アレイを拡張でき、また、ビット線（ＢＬ）方向にも、メモリアレイ２０を拡張することができる。したがって、メモリ容量の増大時、ワード線（ＷＬ）およびビット線（ＢＬ）いずれの方向にも拡張可能であり、ワード線選択用のロウデコーダおよびビット線選択用のコラムデコーダの配置を含む設計の自由度が大きくなる。

［実施の形態１］
図６は、この発明の実施の形態１に従うＳＲＡＭセル１５の電気的等価回路を示す図である。図６に示すＳＲＡＭセル１５においては、負荷トランジスタＰＴ１のゲートと記憶ノードＳＮの間に容量素子Ｃ１１が接続される。また、負荷トランジスタＰＴ２のゲートと記憶ノード／ＳＮの間に容量素子Ｃ１２が接続される。負荷トランジスタＰＴ１のゲートは、ドライバトランジスタＮＴ１のゲートに接続されており、したがって、容量素子Ｃ１１の一方電極は、負荷トランジスタＰＴ１およびＮＴ１のゲート電極と記憶ノードＳＮの間に接続される。同様、容量素子Ｃ１２も、負荷トランジスタＰＴ２およびドライバトランジスタＮＴ２のゲート電極と記憶ノード／ＳＮの間に接続される。

ＳＲＡＭセル１５の他のトランジスタの構成は先の図３に示すＳＲＡＭセルと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

記憶ノードＳＮおよび／ＳＮには、各々、寄生容量Ｃｐｓが存在する。ビット線ＢＬおよび／ＢＬには、寄生容量Ｃｂが存在する。容量素子Ｃ１１およびＣ１２の容量値は、この記憶ノードの寄生容量Ｃｐｓが、５ｆＦ程度の場合、約１０ｆＦ程度に設定する。この場合、記憶ノードＳＮおよび／ＳＮの容量値が１５ｆＦとなり、寄生容量Ｃｐｓの容量値のみが存在する場合の３倍の値に設定することができる。

したがって、ダイナミックな安定性（ダイナミック・スタビリティ）で考慮される容量比Ｃｂ／Ｃｓにおいて、セル記憶ノードの容量Ｃｓが大きくなるため、ビット線容量Ｃｂを大きくすることができ、ビット線を長くすることができる。セル記憶ノードの寄生容量が５ｆＦの場合に比べて、１５ｆＦと約３倍、セル記憶ノードの容量値が増大するため、ビット線に接続されるメモリセルの数を、寄生容量のみの場合の１００個から３００個程度にまで増加させることができる。

また、容量素子Ｃ１１およびＣ１２は、容量値は小さく、データ書込時において記憶ノードＳＮおよび／ＳＮの電位変化に対する影響は充分小さく、高速でデータを書込むことができる。

なお、図６に示す構成においては、記憶ノードＳＮおよび／ＳＮの間に、容量素子Ｃ１１およびＣ１２が並列に接続される。この場合、容量素子Ｃ１１およびＣ１２を介して、記憶ノードＳＮおよび／ＳＮが結合される。容量結合により、記憶ノードＳＮおよび／ＳＮの電位変化が伝達されるため、記憶ノードＳＮおよび／ＳＮの間の電位差を維持することができ、スタティック・ノイズ・マージンは十分に確保することができる。

図７は、図６に示すＳＲＡＭセル１５の平面レイアウトを概略的に示す図である。図７においては、ＳＲＡＭセル１５のトランジスタの平面レイアウトを示し、ビット線、ワード線およびハイ側およびロー側の電源線の配置は示していない。これらのハイ側およびロー側電源線の配置は、書込特性を改善するために、書込時、選択列ごとに電源線の電圧を制御するライトアシスト回路を用いる等の構成に応じて、ハイ側およびロー側電源線のレイアウトが異なる。また、ワード線およびビット線は、図７のＸ方向およびＹ方向それぞれに延在する上層の配線により形成されるが、図面を簡略化するために、図７においては、これらのワード線およびビット線は示していない。

図７において、Ｙ方向に延在するＮ型活性領域３０ａおよび３０ｂが設けられる。Ｎ型の活性領域３０ａおよび３０ｂは、Ｙ方向に連続的に延在する。

活性領域３０ａおよび３０ｂの間に、互いに間をおいてかつＹ方向において位置をずらせてＰ型活性領域３１ａおよび３１ｂが設けられる。活性領域３１ａおよび３１ｂは、各々、Ｙ方向において隣接するメモリセルと共有されるようにＹ方向に延在する。

活性領域３０ａおよび３１ａを横切るようにＸ方向に延在して、第１ゲート電極配線３２ｂが設けられ、また、活性領域３０ｂおよび３１ｂを横切るようにＸ方向に延在して第１ゲート電極配線３２ａが設けられる。これらの第１ゲート電極配線３２ａおよび３２ｂは、それぞれ、Ｙ方向において活性領域３１ａおよび３１ｂと対向する領域にまで延在して配置される。

第１ゲート電極配線３２ａおよび３２ｂと整列して、その上層に、図示しない絶縁膜を介して第２ゲート電極配線３４ａおよび３４ｃが設けられる。第２ゲート電極配線３４ａは、活性領域３１ａを超える領域にまで延在し、活性領域３１ｂとは対向しない。また、第２ゲート電極配線３４ｃは、活性領域３１ｂを超える領域まで延在し、活性領域３１ａとは対向しない。

ゲート電極配線３２ａと整列して、活性領域３０ａを横切るように第２ゲート電極配線３４ｂが設けられ、また、第１ゲート電極配線３２ｂとＸ方向において整列して、活性領域３０ｂを横切るように第２ゲート電極配線３４ｄが設けられる。

活性領域３０ａにおいては、コンタクト３６ａ、３６ｂおよび３６ｃが、それぞれゲート電極配線３４ｂ、および３２ｂ／３２ａの間において形成される。コンタクト３６ａは、図示しないビット線に対するコンタクトであり、コンタクト３６ｂは、記憶ノードＳＮの内部配線を行なうためのコンタクトである（この記憶ノード相互接続用内部配線は示していない）。コンタクト３６ｃは、ロー側電源ノードに対するコンタクトである。

活性領域３１ａおよび３１ｂに対して、共有コンタクト３８ａおよび３８ｂがそれぞれ設けられる。共有コンタクト３８ａは、第１ゲート電極配線３２ａと活性領域３１ａと第２ゲート電極配線３４ａを相互接続する。共有コンタクト３８ｂは、第２ゲート電極配線３４ｃと活性領域３１ｂと第１ゲート電極配線３２ｂを相互接続する。活性領域３１ａにおいて、また共有コンタクト３８ａと対向して、コンタクト３６ｄが設けられる。活性領域３１ｂにおいても、共有コンタクト３８ｂと対向してコンタクト３６ｅが設けられる。コンタクト３６ｄおよび３６ｅは、各々、ハイ側電源線に対する接続を行なうためのコンタクトである。

活性領域３０ｂにおいても、ゲート電極配線３４ｄおよび３２ａ／３４ｃを間においてコンタクト３６ｆ，３６ｇおよび３６ｈが設けられる。コンタクト３６ｆは、ロー側電源線との電気的接続を取るためのコンタクトである。コンタクト３６ｇは、記憶ノード／ＳＮを内部接続するためのコンタクトである。コンタクト３６ｈは、図示しないビット線／ＢＬに対する接続を取るためのコンタクトである。

第１ゲート電極配線３２ａおよび３２ｂは、先のフラッシュメモリセルのフローティングゲートＦＧと同一配線層の配線であり、第２ゲート電極配線３４ａ−３４ｄは、フラッシュメモリセルのコントロールゲートＣＧと同一配線層の配線である。

第１ゲート電極配線３２ｂと活性領域３０ａにより、ドライバトランジスタＮＴ１が形成され、ゲート電極配線３４ｂと活性領域３０ａとにより、アクセストランジスタＮＴ３が形成される。活性領域３１ａと第１ゲート電極配線３２ｂとにより、負荷トランジスタＰＴ１が形成される。同様、活性領域３１ｂにおいて負荷トランジスタＰＴ２が形成され、第１ゲート電極配線３２ａが、負荷トランジスタＰＴ２のゲート電極を構成する。活性領域３０ｂにおいて、ゲート電極配線３４ｄが、アクセストランジスタＮＴ４のゲート電極であり、ゲート電極配線３２ａが、ドライバトランジスタＮＴ２のゲート電極を構成する。

共有コンタクト３８ａにより、トランジスタＰＴ２およびＮＴ２のゲートが、記憶ノードＳＮ（負荷トランジスタＰＴ１のドレインノード）に接続されかつ容量素子Ｃ１１の電極に接続される。同様、共有コンタクト３８ｂが、トランジスタＮＴ１およびＰＴ１のゲートを、記憶ノード／ＳＮ（負荷トランジスタＰＴ２のドレインノード）に接続するとともに、容量素子の電極３４ｃと接続する。ゲート電極配線３２ｂおよび３４ａとその間の図示しない絶縁膜とにより、図６に示す容量素子Ｃ１１が形成される。ゲート電極配線３２ａおよび３４ｃとその間の図示しない絶縁膜により、図６に示す容量素子Ｃ１２が形成される。

これらの共有コンタクト３８ａおよび３８ｂは、図７において破線の円で示す領域４０ａおよび４０ｂにおいて、容量素子Ｃ１１およびＣ１２の電極を負荷トランジスタＰＴ１およびＰＴ２のドレインノードに接続し、さらに、それぞれコンタクト３６ｂおよび３６ｇと図示しない配線を介して電気的に接続される。これにより、図６に示すように、記憶ノードと負荷／ドライバトランジスタのゲートとの間に接続される容量素子Ｃ１１およびＣ１２を形成することができる。

図８は、図７に示す線Ｌ８−Ｌ８に沿った断面構造を概略的に示す図である。図８において、半導体基板領域４２上に、活性領域３１ｂの不純物領域４３ａおよび４３ｂが形成される。不純物領域４３ｂに対しコンタクト３６ｅが電気的に接続される。このコンタクト３６ｅは、不純物領域４３ｂに接続される脚部３６ｅｂと、この脚部３６ｅｂを、他の図示しない上層の配線に接続するための頂部３６ｅａを含む。

不純物領域４３ａおよび４３ｂの間に、図示しない絶縁膜を介して第１ゲート電極配線３２ａが形成される。第１ゲート電極配線３２上に、この第１ゲート電極配線３２ａと整列して、絶縁膜４４ａを介して第２ゲート電極配線３４ｃが形成される。第１ゲート電極配線３２ａが、フラッシュメモリセルのフローティングゲート（ＦＧ）と同一配線層の配線であり、第２ゲート電極配線３４ｃが、フラッシュメモリセルのコントロールゲート（ＣＧ）と同一配線層の配線である。

すなわち、このＳＲＡＭセルは、同一半導体チップ上に形成されるフラッシュメモリと同一工程で並行して形成される。同一配線層の配線とは、同一製造工程で形成される配線を示す。

不純物領域４３ａに隣接して、素子分離膜４６が形成される。この素子分離膜４６上に図示しない絶縁膜を介して第１ゲート電極配線３２ｂが形成される。共有コンタクト３８ｂは、このゲート電極配線３２ｂおよび３４ｃと不純物領域４３ａを電気的に接続する。この供給コンタクト３８ｂは、ゲート電極配線３２ｂおよび３４ｃと不純物領域４３ａを接続する脚部３８ｂｂと、この共有コンタクトを記憶ノード（／ＳＮ）に接続する配線との接続のための頂部３８ｂａを含む。

ゲート電極配線３２ａおよび３４ｃには側壁絶縁膜が形成され、これらのゲート電極配線３２ａおよび３４ｃが、コンタクト３６ｅと電気的に分離され、また、第１ゲート電極配線３２ａが共有コンタクト３８ｂと電気的に分離される。同様、第１ゲート電極配線３２ｂに対しても、側壁絶縁膜が形成される。この側壁絶縁膜は、配線間の電気的分離のみならず、ドレイン／ソース不純物領域の横方向拡散を抑制し、また、ドレイン高電界が発生するのを抑制するためにドレイン領域近傍の不純物濃度を低減するために用いられる。

図９は、図７に示す線Ｌ−Ｌ９に沿った断面構造を概略的に示す図である。図９において、活性領域３０ｂにおいては、互いに間をおいて不純物領域４８ａ、４８ｂおよび４８ｃが半導体基板領域４２表面上に形成される。不純物領域４８ａおよび４８ｂの間の基板領域表面上に図示しないゲート絶縁膜を介して第１ゲート電極配線３４ｂが設けられる。第２ゲート電極配線３４ｃが、この第１ゲート電極配線３４ｂ上に絶縁膜４４ａを介して第１ゲート電極配線３４ｂと整列して形成される。

不純物領域４８ｂおよび４８ｃの間の基板領域表面上に、図示しないゲート絶縁膜を介して第２ゲート電極配線３４ｄが形成される。これらのゲート電極配線３２ａ、３４ｃおよび３４ｄには、それぞれ側壁絶縁膜が形成される。

コンタクト３６ｆは、不純物領域４８ａに接続する脚部３６ｆｂと、ロー側電源線に接続するための中間領域となる頂部３６ｆａを含む。コンタクト３６ｇは、不純物領域４８ｂに接続する脚部３６ｇｂと、共有コンタクト３８ｂに接続する配線との接続を取るための頂部３６ｇａを含む。コンタクト３６ｈは、不純物領域４８ｃに電気的に接続する脚部３６ｈｂと、ビット線に接続するための中間層として機能する頂部３６ｈａを含む。

図８および図９に示すように、第１ゲート電極配線３２ａおよび第２ゲート電極配線３４ｃを有するＭＯＳトランジスタＰＴ２およびＮＴ２は、そのゲート構造としては、フラッシュメモリセルと同じである。第１ゲート電極配線３２ａが、記憶ノードＳＮに電気的に接続される。したがって、フラッシュメモリセルの製造工程と同一製造工程で、このＳＲＡＭセルを形成することができる。

図１０は、図７に示す線Ｌ１０−Ｌ１０に沿った断面構造を概略的に示す図である。半導体基板領域４２表面に、活性領域３０ａ、３１ａおよび３０ｂが形成される。これらの活性領域３０ａ、３１ａ、および３０ｂは、それぞれ、素子分離膜４６ａ−４６ｄにより互いに分離される。

素子分離膜４６ａから素子分離膜４６ｃ上にわたって連続的に延在して第１ゲート電極配線３２ｂが形成される。第１ゲート電極配線３２ｂ上に、絶縁膜４４ｂを介して第２ゲート電極配線３４ａが形成される。また、活性領域３０ｂに対しては、第２ゲート電極配線３４ｄが形成される。第１ゲート電極配線３２ｂは、素子分離膜４６ｃ上の領域においてシェアードコンタクト３８ｂに接続される。第２ゲート電極配線３４ａは、活性領域３１ａの領域においてシェアードコンタクト３８ａに接続される。

図１０に示すように、第１ゲート電極配線３２ｂおよび絶縁膜４６ｂおよび第２ゲート電極配線３４ａは、比較的長い距離にわたって対向して配置される。したがって、比較的大きな容量値の容量素子を、ＳＲＡＭセルのレイアウト面積を増加させることなく、形成することができる。

通常、フラッシュメモリセルがプロセッサなどと同一半導体チップ上に形成される場合、このフラッシュメモリセルの構造として、積層ゲート構造のメモリトランジスタと、このメモリトランジスタと直列に接続される選択トランジスタとを有する構造が利用される場合がある。この場合、フラッシュメモリセルの段差が、プロセッサ形成部と差が大きくならないように、コントロールゲート電極配線は、比較的薄くされる。したがって、この様は選択トランジスタを利用するメモリセルにおいて、選択トランジスタのゲート電極は、メモリトランジスタのコントロールゲートと同一配線層の配線を用いて形成されることが多い。この実施の形態１に従うＳＲＡＭセルにおいても、アクセストランジスタのゲートに、フラッシュメモリセルの選択トランジスタと同様、コントロールゲートと同一配線層の第２ゲート電極配線を用いて形成する。これにより、段差を十分小さくして、記憶ノードの容量を大きくすることのできるＳＲＡＭセルを、製造工程を増加させることなく実現することができる。

［変更例］
図１１は、この発明の実施の形態１の変更例のＳＲＡＭセルの平面レイアウトを概略的に示す図である。この図１１に示すＳＲＡＭセルのレイアウトは、図７に示すＳＲＡＭセルのレイアウトと、以下の点でその構成が異なる。すなわち、アクセストランジスタＮＴ３およびＮＴ４のゲートを、第１ゲート電極配線３２ｃおよび３２ｄでそれぞれ形成する。この図１１に示すＳＲＡＭセルの平面レイアウトの他の配置および構成は、先の図７に示すＳＲＡＭセルの平面レイアウトの配置および構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１１に示すＳＲＡＭセルの場合、ＳＲＡＭセル内のトランジスタのゲート電極は、すべてフラッシュメモリセルのフローティングゲートと同じ材料で同一製造工程で形成される。したがって、トランジスタのゲートの電気的特性を、ＳＲＡＭセル内のトランジスタについてすべて同じとすることができ、正確にセル比（β比）を、そのチャネル幅とチャネル長の比に応じて設定することができる。

以上のように、この発明の実施の形態１に従えば、ＳＲＡＭセルのトランジスタのゲート電極を、フラッシュメモリセルのフローティングゲートと同一配線層の配線で形成し、その上層に、フラッシュメモリセルのコントロールゲートと同一配線層の配線でキャパシタ電極を形成している。これにより、メモリセルのレイアウト面積を増大させることなく、またフラッシュメモリとの混載時、その製造工程を増加させることなく、ＳＲＡＭセル内の記憶ノードに容量を接続することができる。これにより、ソフトエラー耐性が改善され、かつダイナミックスタビリティの観点から安定性を維持して、ビット線容量Ｃｂを大きくすることができる。応じて、メモリアレイにおいてビット線に接続されるメモリセルの数を増大させることができ、メモリ容量増大時のメモリアレイの設計の自由度が改善される。また、メモリアレイの記憶容量が同一の場合、記憶ノードの容量値が増加しており、安定にデータを保持することができる。

また、ＤＲＡＭキャパシタを利用する構成と異なり、単に、第１および第２ゲート電極配線の対向電極を利用しているだけであり、円筒型キャパシタのスタック構造を利用する場合に比べて、段差は十分に小さくすることができる。また、記憶ノードの容量値も、書込時の記憶ノードの充放電が十分高速で行なうことのできる容量値に抑制することができ、高速アクセスを実現することができる。

［実施の形態２］
図１２は、この発明の実施の形態２に従うＳＲＡＭセルの平面レイアウトを示す図である。図１２においても、ＳＲＡＭセルのトランジスタのゲート電極および容量素子の電極を示し、上層のハイ側電源線およびロー側電源線、ワード線およびビット線のレイアウトは示していない。

この図１２に示すＳＲＡＭセルの平面レイアウトは、以下の点で、図７に示すＳＲＡＭセルと、その配置が異なる。すなわち、活性領域３０ａにおいて、図７に示すコンタクト３６ｂに代えて共有コンタクト３８ｃが設けられる。この共有コンタクト３８ｃは、破線円領域４０ｃにおいて、記憶ノードＳＮを構成する不純物領域とゲート電極配線３４ａとを接続する。

活性領域３１ａに対して設けられる共有コンタクト３８ｄは、第１ゲート電極配線３２ａと活性領域３１ａの不純物領域とを接続する。この共有コンタクト３８ｄは、第２ゲート電極配線３４ａには接続されない。

活性領域３１ｂに対して設けられる共有コンタクト３８ｅは、第１ゲート電極配線３２ｂと活性領域３１ｂの不純物領域とを接続する。

活性領域３０ｂにおいて、また、破線円領域４０ｄにおいて第２ゲート電極配線３４ｃを記憶ノード／ＳＮを構成する不純物領域に接続する共有コンタクト３８ｆが設けられる。従って、共有コンタクト３８ｃおよび３８ｆは、それぞれ、図１２の破線円で示す領域４０ｃおよび４０ｄそれぞれにおいて、記憶ノードとキャパシタ電極とを接続する。

この図１２に示す平面レイアウトの他の配置は、図７に示す平面レイアウトの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

なお、アクセストランジスタＮＴ３およびＮＴ４のゲート電極を構成するゲート電極配線は、先の実施の形態１の変更例と同様、第１ゲート電極配線３２ｃおよび３２ｄでそれぞれ形成されてもよい。

図１３は、図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を示す図である。この図１３に示す断面構造は、以下の点で、図８に示す断面構造と、その構成が異なる。すなわち、共有コンタクト３８ｅは、下部の不純物領域４３ａと第１ゲート電極配線３２ｂとに接続する脚部３８ｅｂを有する。この脚部３８ｅｂ上部に、記憶ノードとの接続を取るための中間層となる頂部３８ｅａが設けられる。共有コンタクト３８ｅは、第２ゲート電極配線３４ｃとは分離される。この図１３に示す断面構造の他の構成は、図８に示す断面構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この共有コンタクト３８ｅにより、トランジスタＮＴ１およびＰＴ１のゲート電極を、記憶ノード／ＳＮに結合する。

図１４は、図１２に示す線Ｌ１４−Ｌ１４に沿った断面構造を概略的に示す図である。この図１４に示す断面構造は、図９に示す断面構造と、以下の点で、その構成が異なる。すなわち、共有コンタクト３８ｆは、その脚部３８ｆｂが、第２ゲート電極配線３４ｃと不純物領域４８ｂに接続され第１ゲート電極配線３４ｄとは分離される。この脚部３８ｆｂ上部に、図１２に示す共有コンタクト３８ｅと接続するための中間層として機能する頂部３８ｆａが設けられる。

この図１４に示す断面構造の構成要素の他の構成要素は、図９に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１４に示すように、共有コンタクト３８ｆにより、トランジスタＰＴ２およびＮＴ２のゲート電極と平行に形成される容量素子の電極（キャパシタ電極）を記憶ノード／ＳＮに結合する。

図１５は、図１２に示す線Ｌ１５−Ｌ１５に沿った断面構造を概略的に示す図である。この図１５に示す断面構造は、以下の点で、図１０に示す断面構造と、その構成が異なる。すなわち、素子分離膜４６ｃの形成領域において、第１ゲート電極配線３２ｂに共有コンタクト３８ｅが接続される。また活性領域３０ａ上の領域において、共有コンタクト３８ｃが、第２ゲート電極配線３４ａに接続される。この図１５に示す構造の他の構成要素は、図１０に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

これらの図１２から図１５に示すＳＲＡＭセルの構成において、その電気的等価回路は実施の形態１と同様であり、負荷トランジスタＰＴ１およびドライバトランジスタＮＴ１のゲートと記憶ノードＳＮの間に容量素子（ゲート電極配線３２ｂおよび３４ａで形成される容量素子）が接続される。また、ゲート電極配線３２ａおよび３４ｃにより形成される容量素子が、負荷トランジスタＰＴ２とドライバトランジスタＮＴ２のゲート電極と記憶ノード／ＳＮの間に接続される。これにより、記憶ノードＳＮおよび／ＳＮに、有意の大きさの容量値を有する容量を接続することができ、実施の形態１と同様、ビット線容量の増大を実現でき、ビット線を長くすることができる。また、ソフトエラー耐性も改善され、安定にデータを保持することができる。この場合、記憶ノードの容量値は、実施の形態１と同様、寄生容量を含めて１５ｆＦ程度であり、データ書込時においても、高速でデータの書込を行なうことができる。

なお、アクセストランジスタＮＴ３およびＮＴ４のゲート電極は、第２ゲート電極配線３４ｂおよび３４ｄに代えて、図１２において括弧内に示すように、第１ゲート電極配線３２ｃおよび３２ｄで、それぞれ形成されてもよい。実施の形態１の変更例と同様の効果を得ることができる。

［実施の形態３］
図１６は、この発明の実施の形態３に従うＳＲＡＭセルの電気的等価回路を示す図である。この図１６に示すＳＲＡＭセルの構成は、以下の点で、図６に示すＳＲＡＭセルの構成と異なる。すなわち、容量素子Ｃ２１が、負荷トランジスタＰＴ１およびドライバトランジスタＮＴ１のゲートとハイ側電源ノード５０ａの間に接続される。同様、容量素子Ｃ２２が、負荷トランジスタＰＴ２およびドライバトランジスタＮＴ２のゲートとハイ側電源ノード５０ｂの間に接続される。負荷トランジスタＰＴ１およびＮＴ１のゲート電極が、記憶ノード／ＳＮに接続され、また、負荷トランジスタＰＴ２およびドライバトランジスタＮＴ２のゲートが記憶ノードＳＮに接続される。従って、この図１６に示すＳＲＡＭセルの場合、記憶ノードＳＮとハイ側電源ノード５０ｂの間に容量素子Ｃ２２が接続され、記憶ノード／ＳＮとハイ側電源ノード５０ａの間に容量素子Ｃ２１が接続される。この図１６に示すＳＲＡＭセルの他の構成は、図６に示すＳＲＡＭセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１６に示すＳＲＡＭセルの構成においても、記憶ノードＳＮおよび／ＳＮそれぞれに、容量素子Ｃ２２およびＣ２１が接続され、記憶ノードの容量値を大きくすることができる。これらの容量素子Ｃ２２およびＣ２１の容量値は、実施の形態１および２と同様、約１０ｆＦであり、記憶ノードＳＮおよび／ＳＮの容量値は、約１５ｆＦである。

図１７は、図１６に示すＳＲＡＭセルの平面レイアウトを概略的に示す図である。この図１７においても、ＳＲＡＭセルトランジスタのゲート電極および容量素子のキャパシタ電極の平面レイアウトを示す。上層のハイ側電源線およびロー側電源線、ワード線、およびビット線の配置は示していない。

この図１７に示す平面レイアウトは、図１２に示す平面レイアウトと、以下の点で、その配置が異なる。すなわち、活性領域３１ａにおいて、共有コンタクト３８ｆが設けられる。この共有コンタクト３８ｆは、破線円で示す領域４０ｅにおいて、第２ゲート電極配線３４ａを、活性領域３１ａのハイ側電源ノードに接続される不純物領域に接続する。活性領域３１ｂにおいても、共有コンタクト３８ｇが設けられる。この共有コンタクト３８ｇにより、破線円で示す領域４０ｆにおいて、第２ゲート電極配線３４ｃと負荷トランジスタＰＴ２のハイ側電源ノードに接続する不純物領域とが接続される。

共有コンタクト３８ｆおよび３８ｇは、図示しないハイ側電源線により接続される。このハイ側電源ノードに接続する共有コンタクト３８ｆおよび３８ｇは、それぞれ別々に設けられるハイ側電源線に接続されてもよく、同一のハイ側電源線に接続されてもよい。回路構成に応じて、メモリセル列ごとにハイ側電源電圧を調整する場合、さらに、このＳＲＡＭセルの電源ノードの電圧を個々に調整する構成が用いられる場合もある。したがって、ＳＲＡＭセルの周辺回路、特に電源構成に応じて、ハイ側電源線の配線レイアウトが適宜定められ、このハイ側電源線の配置に応じて、共有コンタクト３８ｆおよび３８ｇをハイ側電源線に接続する配線レイアウトが適宜設定される。

活性領域３０ａおよび３０ｂにおいては、記憶ノードＳＮおよび／ＳＮとそれぞれ結合するためのコンタクト３６ｂおよび３６ｇが設けられる。

図１７に示す平面レイアウトの他の構成は、図１２に示す平面レイアウトの構成要素の配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１７に示すＳＲＡＭセルの平面レイアウトは、負荷トランジスタを形成する活性領域３１ａおよび３１ｂにおいて、ハイ側電源ノードに接続するコンタクトに代えて共有コンタクト３８ｆおよび３８ｇをそれぞれ形成するだけであり、メモリセルのレイアウト面積の増大は十分に抑制できる。

図１８は、図１７に示す線Ｌ１８−Ｌ１８に沿った断面構造を概略的に示す図である。この図１８に示す断面構造は、図１３に示すＳＲＡＭセルの断面構造と、以下の点で、その構成が異なる。すなわち、コンタクト３６ｅに代えて共有コンタクト３８ｅが用いられる。この共有コンタクト３８ｅは、ハイ側電源ノードを構成するとともに、脚部３８ｅｂおよび頂部３８ｅａを有する。脚部３８ｅｂは、負荷トランジスタＰＴ２のソースノードを構成する不純物領域４３ｂに接続されかつ第２ゲート電極配線３４ｃに接続される。頂部３８ｅａは、ハイ側電源ノードを構成し、また、ハイ側電源線に接続する中間層として作用する。

この図１８に示すＳＲＡＭセルの負荷トランジスタに関連する部分の断面構造の他の構成要素の構成および配置は、図１３に示す断面構造の構成要素のそれらと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この共有コンタクト３８ｇにより、何ら製造工程を増加させることなく、第２ゲート電極配線３４ｃを、ハイ側電源ノードに接続することができる。

図１９は、図１７に示す線Ｌ１９−Ｌ１９に沿った断面構造を示す図である。この図１９に示す断面構造は、実質的に図９に示すＳＲＡＭセルの記憶ノード／ＳＮに対するアクセストランジスタドライバトランジスタの断面構造と同じである。すなわち、活性領域３０ｂ内において、不純物領域４８ａ、４８ｂおよび４８ｃそれぞれに対して、コンタクト３６ｆ、３６ｇおよび３６ｈが設けられる。したがって、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２０は、図１７に示す線Ｌ２０−Ｌ２０に沿った断面構造を概略的に示す図である。この図２０に示す断面構造は、図１５に示す断面構造と、以下の点で、その構成が異なる。すなわち、活性領域３１ａの領域において、共有コンタクト３８ｆが設けられ、活性領域３０ａの領域においては、共有コンタクトは設けられない。この図２０に示す断面構造の構成要素と図１５に示す構成要素と対応する部分には、同一参照番号を付し、その詳細説明は省略する。

これらの図１７から図２０に示すＳＲＡＭセルの構成においても、単に共有コンタクトを利用して、容量素子の電極をハイ側電源ノードに接続しているだけである。製造工程としては、コンタクト形成工程と共有コンタクト形成工程とは同じであり実質的に同様である。従って、製造工程を増加させることなく、ハイ側電源ノードと記憶ノードの間に容量素子を接続することができる。

以上のように、この発明の実施の形態３においては、ハイ側電源ノードと記憶ノードの間に容量素子を接続している。したがって、記憶ノードの容量値を増大させることができ、実施の形態１および２と同様の効果を得ることができる。すなわち、ソフトエラー耐性に優れ、かつビット線を長くすることができてメモリアレイ拡張時の設計自由度が改善される混載に適したＳＲＡＭを実現することができる。

［実施の形態４］
図２１は、この発明の実施の形態４に従うＳＲＡＭセルの電気的等価回路を示す図である。この図２１に示すＳＲＡＭセルにおいては、記憶ノードＳＮとロー側電源ノード５２ｂの間に容量素子Ｃ３２が接続され、記憶ノード／ＳＮとロー側電源ノード５２ａの間に容量素子Ｃ３１が接続される。容量素子Ｃ３１は、一方電極が、負荷トランジスタＰＴ１およびドライバトランジスタＮＴ１のゲート電極に対向して配置される。容量素子Ｃ３２は、その一方電極が、負荷トランジスタＰＴ２およびドライバトランジスタＮＴ２のゲート電極と対向して配置される。この図２１に示すＳＲＡＭセル１５の他の構成は、図１６に示すＳＲＡＭセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２１に示すＳＲＡＭセルにおいても、記憶ノードＳＮおよび／ＳＮに容量素子Ｃ３２およびＣ３１がそれぞれ接続され、記憶ノードＳＮおよび／ＳＮの容量値を大きくすることができる。したがって、この実施の形態４においても、実施の形態１から３と同様の効果を得ることができる。

図２２は、図２１に示すＳＲＡＭセルの平面レイアウトを概略的に示す図である。この図２２においても、ＳＲＡＭセルのトランジスタのゲート電極および容量素子の電極のレイアウトを示し、上層のワード線、ビット線、ハイ側電源線およびロー側電源線のレイアウトは示していない。

この図２２に示す平面レイアウトは、図１７に示す平面レイアウトと、以下の点で、その構成が異なる。すなわち、活性領域３０ａにおいては、ロー側電源ノードに対するコンタクト３６ｃに代えて、共有コンタクト３８ｈが設けられる。この共有コンタクト３８ｈは、破線円で示す領域４０ｇにおいて、第２ゲート電極配線３４ａと活性領域３０ａのドライバトランジスタＮＴ１のソースノード（不純物領域）とを電気的に結合する。活性領域３１ａにおいては、共有コンタクト３８ｆは設けられず、ハイ側電源ノード接続用のコンタクト３６ｄが設けられる。活性領域３１ｂにおいても、共有コンタクト３８ｇに代えてコンタクト３６ｅが設けられ、ハイ側電源線に対する電気的接続が形成される。

活性領域３０ｂにおいては、コンタクト３６ｆに代えて共有コンタクト３８ｉが設けられる。この共有コンタクト３８ｉは、破線円で示す領域４０ｈにおいて、第２ゲート電極配線３４ｃを活性領域３０ｂのドライバトランジスタＮＴ２のソースノード（不純物領域）に電気的に接続する。この図２２に示すレイアウトの他の構成要素の配置は、図１７に示す平面レイアウトの構成要素の配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

活性領域３０ａおよび３０ｂにおいて、ドライバトランジスタＮＴ１およびＮＴ２のソース不純物領域は、ロー側電源線に結合される。ゲート電極配線３４ａおよび３４ｃは容量素子の電極である。したがって、ドライバトランジスタＮＴ１および負荷トランジスタＰＴ１のゲートに対して形成される容量素子Ｃ３１を、ロー側電源ノード５０ａに接続することができる。同様、ドライバトランジスタＮＴ２および負荷トランジスタＰＴ２のゲート電極と対向して形成される容量素子Ｃ３２の電極を、ロー側電源ノード５２ｂに接続することができる。

この実施の形態４においても、単に共有コンタクトを利用して、容量素子の電極を、ロー側電源ノードに接続しているだけである。したがって、何ら製造工程を増加させることなく、容量素子の電極を、ロー側電源ノードに接続することができる。

図２３は、図２２に示す線Ｌ２３−Ｌ２３に沿った断面構造を概略的に示す図である。この図２３に示す断面構造は、図１８に示す断面構造と、以下の点で、その構成が異なる。すなわち、ハイ側電源ノードに接続する共有コンタクト３８ｇに代えて、コンタクト３６ｅが設けられる。このコンタクト３６ｅは、脚部３６ｅｂが負荷トランジスタＰＴ２のソース領域を構成する不純物領域４３ｂに接続され、その頂部３６ｅａが、ハイ側電源線に電気的に接続される。第２ゲート電極配線３４ｃとコンタクト３６ｅとは、電気的に分離される。この図２３に示す断面構造の構成要素の他の構成要素は、図１８に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２４は、図２２に示す線Ｌ２４−Ｌ２４に沿った断面構造を概略的に示す図である。この図２４に示す断面構造は、以下の点で、図１９に示す断面構造と、その構成が異なる。すなわち、コンタクト３６ｆに代えて共有コンタクト３８ｉが設けられる。この共有コンタクト３８ｉは、その脚部３８ｉｂが、第２ゲート電極配線３４ｃおよび不純物領域４８ａに接続され、その頂部３８ｉａがロー側電源線に電気的に接続される。この図２４に示す断面構造の他の構成要素は、図１９に示す断面構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

不純物領域４８ａは、ドライバトランジスタＮＴ２のソース領域であり、ロー側電源線に接続される。したがって容量素子のゲート電極と、ドライバトランジスタのソースノードをともに、共有コンタクト３８ｉにより、ロー側電源線に接続することができる。

図２５は、図２２に示す線Ｌ２５−Ｌ２５に沿った断面構造を概略的に示す図である。この図２５に示す断面構造は、以下の点で、図２０に示す断面構造と、その構成が異なる。すなわち、共有コンタクト３８ｆに代えて、活性領域３０ａ上の領域において共有コンタクト３８ｈが設けられる。この共有コンタクトが第２ゲート電極配線３４ａに電気的に接続される。この図２５に示す断面構造の他の構成要素は、図２０に示す断面構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

これらの図２２から図２５に示すように、容量素子をＳＲＡＭセルのロー側電源ノードに接続する場合においても、フラッシュメモリセルのフローティングゲート（ＦＧ）と同一配線層を用いて、負荷トランジスタおよびドライバトランジスタのゲート電極を形成し、フラッシュメモリセルのコントロールゲート（ＣＧ）と同一配線層の配線を用いて容量素子の電極を形成する。したがって、製造工程を増加させることなく容量素子を形成することができ、また、その高さも低くすることができる。また共有コンタクト３８ｉおよび３８ｈを利用して、この容量素子のゲート電極をロー側電源ノードに接続することにより、セルのレイアウト面積を増大させることなく、また配線の配置に悪影響を及ぼすことなく、ロー側電源ノードに容量素子の電極を接続することができる。

以上のように、この発明の実施の形態４に従えば、フラッシュメモリセルの製造工程と同一製造工程で、負荷トランジスタおよびドライバトランジスタのゲート電極および容量素子の電極を形成し、共有コンタクトを用いて、この容量素子の電極を、ロー側電源ノードに接続している。したがって、フラッシュメモリセルと同一製造工程で、ＳＲＡＭセルおよび容量素子を製造することができ、製造工程を増加させることなく、記憶ノードの容量値を増大させることができる。このように、実施の形態１から３と同様、ソフトエラー耐性に優れ、またビット線を長くすることのできるＳＲＡＭセルを実現することができる。

なお、この実施の形態４においても、アクセストランジスタのゲート電極配線は、第２ゲート電極配線３４ｂおよび３４ｄではなく、第１ゲート電極配線３２ｃおよび３２ｄで形成してもよい。

［実施の形態５］
図２６は、この発明の実施の形態５に従うＳＲＡＭセルの平面レイアウトを概略的に示す図である。この図２６に示すＳＲＡＭセルの配置においては、第１ゲート電極配線３２ａが共有コンタクト３８ｊを介して、活性領域３１ａに形成される負荷トランジスタＰＴ１のドレイン不純物領域に接続される。また、第１ゲート電極配線３２ｂは、共有コンタクト３８ｋを介して、活性領域３１ｂに形成される負荷トランジスタＰＴ２のドレイン領域に接続される。この図２６に示す平面レイアウトの他の配置は、図７に示すＳＲＡＭセルの平面レイアウトと同じである。

この図２６に示すＳＲＡＭセルの平面レイアウトは、第２ゲート電極配線３４ａおよび３４ｃが設けられない点を除いて、標準のＳＲＡＭセルの平面レイアウトと同じである。この第２ゲート電極配線３４ａおよび３４ｃを、コンタクト／バイアを介して適当なノードに接続することにより、以下に例示するように、種々のＳＲＡＭセルにおける容量の配置接続を実現することができる。

図２７は、この発明の実施の形態５に従うＳＲＡＭセルの電気的等価回路を示す図である。この図２７に示すＳＲＡＭセル１５においては、容量素子Ｃ４１が、負荷トランジスタＰＴ１およびドライバトランジスタＮＴ１のゲート電極と記憶ノード／ＳＮの間に接続され、容量素子Ｃ４２が、負荷トランジスタＰＴ２およびドライバトランジスタＮＴ２のゲート電極と記憶ノードＳＮの間に接続される。容量素子Ｃ４１の電極は、負荷トランジスタＰＴ１およびＮＴ１のゲート電極（第１ゲート電極配線３２ｂ）により形成される。図２６に示すレイアウトにおいて、例えば、第２ゲート電極配線３４ａを共有コンタクト３８ｋに接続し、第２ゲート電極配線３４ｃを共有コンタクト３８ｊに接続することにより、この図２７に示すＳＲＡＭセルの構成が得られる。

この構成においては、容量素子Ｃ４１は、その両電極がともに記憶ノード／ＳＮに接続され、容量素子Ｃ４２は、その両電極がともに記憶ノードＳＮに接続される。従って、これらの容量シスＣ４１およびＣ４２は、各々、両電極ノードが同ノードに接続される。しかしながら、記憶ノードＳＮおよび／ＳＮそれぞれに対し容量素子Ｃ４２およびＣ４１が個々に接続されるため、これらの記憶ノードＳＮおよび／ＳＮの容量値は、大きくすることができる。

［変更例１］
図２８は、この発明の実施の形態５に従うＳＲＡＭセル１５の変更例１の電気的等価回路を示す図である。この図２８に示すＳＲＡＭセル１５の構成においては、容量素子Ｃ４３が、トランジスタＰＴ１およびＮＴ１のゲートとハイ側電源ノード５０ｂの間に接続され、容量素子Ｃ４４が、トランジスタＰＴ２およびＮＴ２のゲートとハイ側電源ノード５０ａの間に接続される。ＳＲＡＭセル１５内におけるトランジスタの構成は先の実施の形態１から４と同じである。この場合においても、容量素子Ｃ４３およびＣ４４の電極配線が交差してハイ側電源ノード５０ｂおよび５０ａに接続される。したがって、先の実施の形態２と同様の効果を得ることができる。特に、ハイ側電源ノード５０ａおよび５０ｂが、同じハイ側電源線に接続される場合、先の実施の形態２の図１６に示すＳＲＡＭセル１５の構成と電気的に等価となる。

この図２８に示す構成の場合には、図２６に示すレイアウトにおいて、ゲート電極配線３４ａを、活性領域３１ｂのコンタクト３６ｅと電気的に接続し、第２ゲート電極配線３４ｃを、活性領域３１ａのハイ側電源用のコンタクト３６ｄに電気的に接続する。これに代えて、これらの活性領域３１ａおよび３１ｂ上層に、ハイ側電源線が配置される場合には、その領域において、第２ゲート電極配線３４ａおよび３４ｃをハイ側電源線に電気的に接続する。

この図２８に示す構成においても、記憶ノードＳＮおよび／ＳＮとハイ側電源ノードの間にそれぞれ個々に容量素子が接続され、記憶ノードＳＮおよび／ＳＮの容量値を増大させることができる。

［変更例２］
図２９は、この発明の実施の形態５の変更例２のＳＲＡＭセルの電気的等価回路を示す図である。この図２９に示すＳＲＡＭ１５の構成においては、容量素子Ｃ４５が、トランジスタＰＴ１およびＮＴ１のゲートとロー側電源ノード５２ｂの間に接続され、容量素子Ｃ４６が、トランジスタＰＴ２およびＮＴ２のゲートとロー側電源ノード５２ａの間に接続される。この図２９に示すＳＲＡＭ１５の構成は、このロー側電源ノード５２ａおよび５２ｂが同じロー側電源線に接続される場合、先の実施の形態４において示したＳＲＡＭセル１５の構成（図２１参照）と電気的に等価となる。

この図２９に示す構成の場合、図２６に示されるレイアウトにおいて、第２ゲート電極配線３４ａを活性領域３０ｂのロー側電源用のコンタクト３６ｆに接続し、第２ゲート電極配線３４ｃを、活性領域３０ａのロー側電源用のコンタクト３６ｃに接続する。この場合、ロー側電源線が、Ｙ方向に連続的に形成される場合、中間配線を介して、この第２ゲート電極配線３４ａおよび３４ｃを、それぞれロー側電源線に接続する。

このロー側電源線およびハイ側電源線は、データ書込を容易とするためのライトアシスト回路を利用する場合の電源構成に応じて適宜、その接続が定められればよい。ロー側電源線が、共通にＳＲＡＭセルのロー側電源ノード５２ａおよび５２ｂに対して設けられ、ハイ側電源線が個々に、分離してハイ側電源ノード５０ａおよび５０ｂに設けられる場合、および逆にハイ側電源線が、ＳＲＡＭセルに対して共通にハイ側電源ノード５０ａおよび５０ｂに対して共通に設けられ、ロー側電源線が、このロー側電源ノード５２ａおよび５２ｂに対して個々に分離して設けられる場合に応じて、この接続が適宜定められればよい。

いずれの構成においても、フラッシュメモリセルのプロセスを利用して、ＳＲＡＭセルの記憶ノードに容量素子を接続することができる。

この発明は、フラッシュメモリと同一半導体チップ上に集積化されるＳＲＡＭセルに対して適用することにより、ソフトエラー耐性に優れ、またビット線を長くすることのできるＳＲＡＭを実現することができる。この場合、フラッシュメモリとＳＲＡＭの製造工程を共通化することができるため、製造工程を増加させることなく、またＳＲＡＭセルの高さを高くすることなく、プロセッサおよびフラッシュメモリとの段差を小さくするＳＲＡＭを実現できる。応じて、混載ＳＲＡＭに適したＳＲＡＭセル構造を実現することができる。

なお、ＳＲＡＭ単体としても、第２ゲート電極配線を形成する工程が増加するものの、この図２６に示すＳＲＡＭセルの基本構成に対し、第２ゲート電極配線（３４ａ，３４ｃ）を形成することにより、記憶ノードに対する容量値を増大させることができる。

この発明が適用される半導体集積回路装置の全体の構成を概略的に示す図である。 図１に示すフラッシュメモリのセルの断面構造を概略的に示す図である。 図１に示すこの発明に従うＳＲＡＭセルのメモリセルの電気的等価回路を示す図である。 セル比とビット線／記憶ノードの容量比との関係を示す図である。 この発明による効果を示す図である。 この発明の実施の形態１に従うＳＲＡＭセルの電気的等価回路を示す図である。 この発明の実施の形態１に従うＳＲＡＭセルの平面レイアウトを概略的に示す図である。 図７に示す線Ｌ８−Ｌ８に沿った断面構造を概略的に示す図である。 図７に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。 図７に示す線Ｌ１０−Ｌ１０に沿った断面構造を概略的に示す図である。 この発明の実施の形態１に従うＳＲＡＭセルの変更例の平面レイアウトを概略的に示す図である。 この発明の実施の形態２に従うＳＲＡＭセルの平面レイアウトを概略的に示す図である。 図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。 図１２に示す線Ｌ１４−Ｌ１４に沿った断面構造を概略的に示す図である。 図１２に示す線Ｌ１５−Ｌ１５に沿った断面構造を概略的に示す図である。 この発明の実施の形態３に従うＳＲＡＭセルの電気的等価回路を示す図である。 この発明の実施の形態３に従うＳＲＡＭセルの平面レイアウトを概略的に示す図である。 図１７に示す線Ｌ１８−Ｌ１８に沿った断面構造を概略的に示す図である。 図１７に示す線Ｌ１９−Ｌ１９に沿った断面構造を概略的に示す図である。 図１７に示す線Ｌ２０−Ｌ２０に沿った断面構造を概略的に示す図である。 この発明の実施の形態４に従うＳＲＡＭセルの電気的等価回路を示す図である。 この発明の実施の形態４に従うＳＲＡＭセルの平面レイアウトを概略的に示す図である。 図２２に示す線Ｌ２３−Ｌ２３に沿った断面構造を概略的に示す図である。 図２２に示す線Ｌ２４−Ｌ２４に沿った断面構造を概略的に示す図である。 図２２に示す線Ｌ２５−Ｌ２５に沿った断面構造を概略的に示す図である。 この発明の実施の形態５に従うＳＲＡＭセルの基本的平面レイアウトを示す図である。 この発明の実施の形態５に従うＳＲＡＭセルの電気的等価回路を示す図である。 この発明の実施の形態５に従うＳＲＡＭセルの変更例１の電気的等価回路を示す図である。 この発明の実施の形態５の変更例２に従うＳＲＡＭセルの電気的等価回路を示す図である。

符号の説明

１ 半導体集積回路装置、２ ロジック回路、４ ＳＲＡＭ、６ フラッシュメモリ、１０ｄ フローティングゲート（ＦＧ）、１０ｅ コントロールゲート（ＣＧ）、１０ フラッシュメモリセル、１５ ＳＲＡＭセル、ＰＴ１，ＰＴ２ 負荷トランジスタ、ＮＴ１，ＮＴ２ ドライバトランジスタ、ＮＴ３，ＮＴ４ アクセストランジスタ、Ｃ１，Ｃ２ 容量素子、Ｃ１１，Ｃ１２ 容量素子、３０ａ，３０ｂ 活性領域、３１ａ，３１ｂ 活性領域、３２ａ，３２ｂ 第１ゲート電極配線、３４ａ−３４ｄ 第２ゲート電極配線、３６ａ−３６ｈ コンタクト、３８ａ，３８ｂ 共有コンタクト、４３ａ，４３ｂ，４８ａ−４８ｃ 不純物領域、３２ｃ，３２ｄ 第１ゲート電極配線、３８ｃ−３８ｆ 共有コンタクト、Ｃ２１，Ｃ２２ 容量素子、３８ｆ，３８ｇ 共有コンタクト、５０ａ，５０ｂ ハイ側電源ノード、Ｃ３１，Ｃ３２ 容量素子、５２ａ，５２ｂ ロー側電源ノード、３８ｈ，３８ｉ 共有コンタクト、３８ｊ，３８ｋ 共有コンタクト、Ｃ４１−Ｃ４６ 容量素子。

Claims (10)

1. 複数のメモリセルを備える半導体記憶装置であって、
   各前記メモリセルは、
   半導体基板領域上に形成される第１のゲート電極を有し、第１の電源ノードと第１の記憶ノードとの間に接続され、前記第１のゲート電極が第２の記憶ノードに接続される第１の負荷トランジスタ、
   前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第２のゲート電極を有し、前記第１の電源ノードと同じ電圧を供給する第２の電源ノードと前記第２の記憶ノードとの間に接続され、前記第２のゲート電極が前記第１の記憶ノードに接続される第２の負荷トランジスタ、
   前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第３のゲート電極を有し、前記第１の電源ノードと異なる電圧を供給する第３の電源ノードと前記第１の記憶ノードとの間に接続され前記第３のゲート電極が前記第２の記憶ノードに接続される第１のドライバトランジスタ、
   前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第４のゲート電極を有し、前記第２の電源ノードと同じ電圧を供給する第４の電源ノードと前記第２の記憶ノードとの間に接続され、前記第４のゲート電極が前記第１の記憶ノードに接続される第２のドライバトランジスタ、
   前記第１および第３のゲート電極と整列して前記第１および第３のゲート電極上に絶縁膜を介して形成され、前記第１および第３のゲート電極とにより前記第１および第２の記憶ノードの少なくとも一方に対する容量を形成する第１のキャパシタ電極、
   前記第２および第４のゲート電極と整列して前記第２および第４のゲート電極上に絶縁膜を介して形成され、前記第２および第４のゲート電極等により前記第１および第２の記憶ノードの少なくとも他方に対する容量を形成する第２のキャパシタ電極、
   前記第１の記憶ノードと第１のビット線との間に接続され、ワード線上の電位に従って前記第１の記憶ノードと前記第１のビット線とを電気的に接続する第１のアクセストランジスタ、および
   前記第２の記憶ノードと第２のビット線との間に接続され、前記ワード線上の電位に従って前記第２の記憶ノードと前記第２のビット線とを電気的に接続する第２のアクセストランジスタを備える、半導体記憶装置。
2. 前記第１のキャパシタ電極は前記第１および第２の記憶ノードの一方に接続され、前記第２のキャパシタ電極は前記第１および第２の記憶ノードの他方に接続される、請求項１記載の半導体記憶装置。
3. 前記第１のキャパシタ電極は前記第１および第２の電源ノードの一方に接続され、前記第２のキャパシタ電極は前記第１および第２の電源ノードの他方に接続される、請求項１記載の半導体記憶装置。
4. 前記第１のキャパシタ電極は、前記第３および第４の電源ノードの一方に接続され、前記第２のキャパシタ電極は前記第３および第４の電源ノードの他方に接続される、請求項１記載の半導体記憶装置。
5. 前記半導体記憶装置は、フローティングゲートと前記フローティングゲート上に絶縁膜を介して形成されるコントロールゲートを有し、前記フローティングゲートの蓄積電荷量に応じてデータを記憶する不揮発性メモリセルを有する記憶装置と同一半導体基板上に形成され、
   前記第１から第４のゲート電極は、前記フローティングゲートと同一配線層の配線で形成され、
   前記第１および第２のキャパシタ電極は、前記コントロールゲートと同一配線層の配線で形成される、請求項１記載の半導体記憶装置。
6. 前記第１および第２のアクセストランジスタは、各々、前記コントロールゲートと同一配線層の配線で形成され、前記ワード線に接続されるゲート電極を有する、請求項５記載の半導体記憶装置。
7. 前記第１および第２のアクセストランジスタは、各々、前記フローティングゲートと同一配線層の配線で形成され、前記ワード線に接続されるゲート電極を有する、請求項５記載の半導体記憶装置。
8. 各々が、フローティングゲートと前記フローティングゲート上に絶縁膜を介して形成されるコントロールゲートを有し、前記フローティングゲートの蓄積電荷量に応じてデータを記憶する複数の不揮発性メモリセルを有する不揮発性メモリ、および
   前記不揮発性メモリと同一半導体チップ上に形成され、各々がデータを記憶する複数のスタティックセルを有するスタティックメモリを備え、
   各前記スタティックセルは、
   前記フローティングゲートと同一配線層の配線で構成される第１のゲート電極を有し、第１の電源ノードと第１の記憶ノードとの間に接続され、前記第１のゲート電極が第２の記憶ノードに接続される第１の負荷トランジスタと、
   前記第１のゲート電極と同一配線層に形成される第２のゲート電極を有し、前記第１の電源ノードと同じ電圧を供給する第２の電源ノードと前記第２の記憶ノードとの間に接続され、前記第２のゲート電極が前記第１の記憶ノードに接続される第２の負荷トランジスタと、
   前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第３のゲート電極を有し、前記第１の電源ノードと異なる電圧を供給する第３の電源ノードと前記第１の記憶ノードとの間に接続され前記第３のゲート電極が前記第２の記憶ノードに接続される第１のドライバトランジスタと、
   前記第１のゲート電極と同一配線層に形成される第４のゲート電極を有し、前記第２の電源ノードと同じ電圧を供給する第４の電源ノードと前記第２の記憶ノードとの間に接続され、前記第４のゲート電極が前記第１の記憶ノードに接続される第２のドライバトランジスタと、
   前記第１および第３のゲート電極と整列して前記第１および第３のゲート電極上に絶縁膜を介して前記コントロールゲートと同一配線層の配線で形成され、前記第１および第３のゲート電極とにより前記第１および第２の記憶ノードの少なくとも一方に対する容量を形成する第１のキャパシタ電極と、
   前記第２および第４のゲート電極と整列して前記第２および第４のゲート電極上に絶縁膜を介して前記第１のキャパシタ電極と同一配線層の配線で形成され、前記第２および第４のゲート電極等により前記第１および第２の記憶ノードの少なくとも他方に対する容量を形成する第２のキャパシタ電極と、
   前記第１の記憶ノードと第１のビット線との間に接続され、ワード線上の電位に従って前記第１の記憶ノードと前記第１のビット線とを電気的に接続する第１のアクセストランジスタと、
   前記第２の記憶ノードと第２のビット線との間に接続され、前記ワード線上の電位に従って前記第２の記憶ノードと前記第２のビット線とを電気的に接続する第２のアクセストランジスタを備える、半導体集積回路装置。
9. 複数のメモリセルを備える半導体記憶装置であって、
   各前記メモリセルは、
   半導体基板領域上に形成される第１のゲート電極を有し、第１の電源ノードと第１の記憶ノードとの間に接続され、前記第１のゲート電極が第２の記憶ノードに接続される第１の負荷トランジスタ、
   前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第２のゲート電極を有し、前記第１の電源ノードと同じ電圧を供給する第２の電源ノードと前記第２の記憶ノードとの間に接続され、前記第２のゲート電極が前記第１の記憶ノードに接続される第２の負荷トランジスタ、
   前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第３のゲート電極を有し、前記第１の電源ノードと異なる電圧を供給する第３の電源ノードと前記第１の記憶ノードとの間に接続され前記第３のゲート電極が前記第２の記憶ノードに接続される第１のドライバトランジスタ、
   前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第４のゲート電極を有し、前記第２の電源ノードと同じ電圧を供給する第４の電源ノードと前記第２の記憶ノードとの間に接続され、前記第４のゲート電極が前記第１の記憶ノードに接続される第２のドライバトランジスタ、
   前記第１および第３のゲート電極上に絶縁膜を介して形成され、前記第１および第３のゲート電極とにより前記第１および第２の記憶ノードの少なくとも一方に対する容量を形成する第１のキャパシタ電極、
   前記第２および第４のゲート電極上に絶縁膜を介して形成され、前記第２および第４のゲート電極等により前記第１および第２の記憶ノードの少なくとも他方に対する容量を形成する第２のキャパシタ電極、
   前記第１の記憶ノードと第１のビット線との間に接続され、ワード線上の電位に従って前記第１の記憶ノードと前記第１のビット線とを電気的に接続する第１のアクセストランジスタ、および
   前記第２の記憶ノードと第２のビット線との間に接続され、前記ワード線上の電位に従って前記第２の記憶ノードと前記第２のビット線とを電気的に接続する第２のアクセストランジスタを備える、半導体記憶装置。
10. 各々が、フローティングゲートと前記フローティングゲート上に絶縁膜を介して形成されるコントロールゲートを有し、前記フローティングゲートの蓄積電荷量に応じてデータを記憶する複数の不揮発性メモリセルを有する不揮発性メモリ、および
    前記不揮発性メモリと同一半導体チップ上に形成され、各々がデータを記憶する複数のスタティックセルを有するスタティックメモリを備え、
    各前記スタティックセルは、
    前記フローティングゲートと同一配線層の配線で構成される第１のゲート電極を有し、第１の電源ノードと第１の記憶ノードとの間に接続され、前記第１のゲート電極が第２の記憶ノードに接続される第１の負荷トランジスタと、
    前記第１のゲート電極と同一配線層に形成される第２のゲート電極を有し、前記第１の電源ノードと同じ電圧を供給する第２の電源ノードと前記第２の記憶ノードとの間に接続され、前記第２のゲート電極が前記第１の記憶ノードに接続される第２の負荷トランジスタと、
    前記半導体基板領域上に前記第１のゲート電極と同一配線層に形成される第３のゲート電極を有し、前記第１の電源ノードと異なる電圧を供給する第３の電源ノードと前記第１の記憶ノードとの間に接続され前記第３のゲート電極が前記第２の記憶ノードに接続される第１のドライバトランジスタと、
    前記第１のゲート電極と同一配線層に形成される第４のゲート電極を有し、前記第２の電源ノードと同じ電圧を供給する第４の電源ノードと前記第２の記憶ノードとの間に接続され、前記第４のゲート電極が前記第１の記憶ノードに接続される第２のドライバトランジスタと、
    前記第１および第３のゲート電極上に絶縁膜を介して前記コントロールゲートと同一配線層の配線で形成され、前記第１および第３のゲート電極とにより前記第１および第２の記憶ノードの少なくとも一方に対する容量を形成する第１のキャパシタ電極と、
    前記第２および第４のゲート電極上に絶縁膜を介して前記第１のキャパシタ電極と同一配線層の配線で形成され、前記第２および第４のゲート電極等により前記第１および第２の記憶ノードの少なくとも他方に対する容量を形成する第２のキャパシタ電極と、
    前記第１の記憶ノードと第１のビット線との間に接続され、ワード線上の電位に従って前記第１の記憶ノードと前記第１のビット線とを電気的に接続する第１のアクセストランジスタと、
    前記第２の記憶ノードと第２のビット線との間に接続され、前記ワード線上の電位に従って前記第２の記憶ノードと前記第２のビット線とを電気的に接続する第２のアクセストランジスタを備える、半導体集積回路装置。

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