JP2012203927A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 低電圧でディスターブ特性と書き込み特性を改善可能な半導体記憶装置を提供する。
【解決手段】 複数のメモリセル12のそれぞれは、第1、第2の記憶ノードNt、Ncを有するフリップフロップ回路と、フリップフロップ回路の第1、第2の記憶ノードと第1、第2のビット線BLt、BLcとの間に接続され、ゲート電極がワード線WLに接続された第1、第2のトランジスタT1、T2と、ゲート電極がワード線に接続され、第1、第2のトランジスタT1、T2が選択されたとき、フリップフロップ回路のフィードバックループを遮断する第3、第4のトランジスタT7、T8と、を有し、データの書き込み時、複数のセンスアンプ11のうち、ワード線に接続され、非選択のメモリセルに接続されたセンスアンプ11aは、非選択のメモリセル12aから出力されたデータを非選択のメモリセル12aにライトバックする。
【選択図】図1
Description
第1の実施形態は、カラム毎にセンスアンプを設け、データの書き込み時、非選択のSRAMセル(以下、単にメモリセルと称す)からビット線対に読み出されたデータをセンスアンプにラッチし、このラッチされたデータをメモリセルに書き戻すライトバックを行うことにより、電源電圧が低電圧化された場合においても、データのディスターブ特性を向上することが可能であり、さらに、選択されたメモリセルのデータの書き込み特性を向上可能としている。
上記構成において、メモリセルにデータを書き込む場合について説明する。この場合において、選択されたメモリセルの記憶ノードNtにデータ“1”を書き込み、記憶ノードNcにデータ“0”を書き込むとする。すなわち、この場合センスアンプ11により、ビット線BLtがデータ“1”(ローレベル=Vdd=0.5V)に設定され、ビット線BLcにデータ“0”(ローレベル=Vss=0V)が設定される。
データ読み出し動作は、上述した非選択カラムのライトバック動作と同様である。このため、データの読み出し時、記憶ノードNt、Ncのデータの反転を防止でき、正しいデータを読み出すことが可能である。この読み出されたデータは、上記と同様にライトバックされる。
第1の実施形態において、転送トランジスタは、NMOSトランジスタT1、T2により構成した。これに対して、第2の実施形態は、転送トランジスタをPMOSトランジスタにより構成している。
第1の実施形態において、転送トランジスタは、NMOSトランジスタT1、T2により構成していた。例えばNMOSトランジスタT1によりビット線BLtのハイレベルを記憶ノードNtに転送する場合、前述したように、記憶ノードNtの電圧は、Vdd−Vthまでしか上昇せず、ワード線WLがローレベルとなった後、PMOSトランジスタT5、T7を介してVddに上昇される。しかし、電源電圧の供給ノードと記憶ノードNtの間にPMOSトランジスタT5、T7の2つが接続されている。このため、記憶ノードNcの電荷によりPMOSトランジスタT5を駆動しても、記憶ノードNtを十分に充電できないことがある。
Claims (8)
- 第1、第2のビット線を含む複数のビット線対と、
前記ビット線対と交差して配置されるワード線と、
前記複数のビット線対と前記ワード線のそれぞれに接続された複数のメモリセルと、
前記複数のビット線対のそれぞれに接続された複数のセンスアンプと
を具備し、
前記複数のメモリセルのそれぞれは、
第1、第2の記憶ノードと、
電流通路が第1、第2の記憶ノードと前記第1、第2のビット線との間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第1、第2のトランジスタと、
電流通路が前記第1、第2の記憶ノードと第1の電源間にそれぞれ接続された第1導電型の第3、第4のトランジスタと、
電流通路の一端が第2の電源に接続され、ゲート電極が前記第2、第1の記憶ノードにそれぞれ接続されるとともに、前記第3、第4のトランジスタのゲート電極にそれぞれ接続された第2導電型の第5、第6のトランジスタと、
電流通路が前記第5、第6のトランジスタと前記第1、第2の記憶ノードとの間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第7、第8のトランジスタとを有し、
前記ワード線を選択状態とし、前記第1、第2のトランジスタをオンとし、前記第7、第8のトランジスタをオフとして前記複数のメモリセルにデータを書き込むとき、非選択のビット線対に接続されたセンスアンプは、前記ワード線に接続され、非選択のメモリセルから読み出されたデータを前記非選択のメモリセルにライトバックすることを特徴とする半導体記憶装置。 - 前記第5、第6のトランジスタのゲート電極と前記第2の電源との間に接続された第1、第2のキャパシタと
を具備することを特徴とする半導体記憶装置。 - 前記第1、第2のトランジスタは、第1導電型のトランジスタにより形成され、前記第7、第8のトランジスタは、第2導電型のトランジスタにより構成されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1、第2のトランジスタは、第2導電型のトランジスタにより形成され、前記第7、第8のトランジスタは、第1導電型のトランジスタにより構成されることを特徴とする請求項1に記載の半導体記憶装置。
- 第1、第2のビット線を含む複数のビット線対と、
前記ビット線対と交差して配置されるワード線と、
前記複数のビット線対と前記ワード線に接続された複数のメモリセルと、
前記複数のビット線対にそれぞれ接続された複数のセンスアンプと、
を具備し、
前記複数のメモリセルのそれぞれは、
第1、第2の記憶ノードを有するフリップフロップ回路と、
前記フリップフロップ回路の第1、第2の記憶ノードと前記第1、第2のビット線との間に接続され、ゲート電極が前記ワード線に接続された第1、第2のトランジスタと、
ゲート電極が前記ワード線に接続され、前記第1、第2のトランジスタが選択されたとき、前記フリップフロップ回路のフィードバックループを遮断する第3、第4のトランジスタと、
を有し、
データの書き込み時、前記複数のセンスアンプのうち、前記ワード線に接続され、非選択のメモリセルに接続されたセンスアンプは、前記非選択のメモリセルから出力されたデータを前記非選択のメモリセルにライトバックすることを特徴とする半導体記憶装置。 - 前記フリップフロップ回路は、電源電圧が供給されるノードに接続された第5、第6のトランジスタと、
前記第5、第6のトランジスタのゲート電極と前記ノードとの間に第1、第2のキャパシタを有し、
前記第1、第2のキャパシタは、前記ワード線が非選択状態において、前記第5、第6のトランジスタをオンさせることを特徴とする請求項5記載の半導体記憶装置。 - 前記第1、第2のトランジスタは、第1導電型のトランジスタにより形成され、前記第3、第4のトランジスタは、第2導電型のトランジスタにより構成されることを特徴とする請求項5に記載の半導体記憶装置。
- 前記第1、第2のトランジスタは、第2導電型のトランジスタにより形成され、前記第3、第4のトランジスタは、第1導電型のトランジスタにより構成されることを特徴とする請求項5に記載の半導体記憶装置。
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