JP2003303494A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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Abstract
(57)【要約】
【課題】 書き込み速度が低下しない低電源電圧で低消
費電力の半導体記憶装置を提供する。 【解決手段】 データ読み出し時には、読み出し対象の
メモリセル１１i,j のビット線対ＢＬｊ，／ＢＬｊに対
応して設けられた疑似グランド線ＶＧｊが、トランジス
タ３１ｊを介して接地電圧ＧＮＤに接続される。これに
より、メモリセル１１i,j 中の加速回路ＡＣを介して
“Ｌ”レベルに対応するビット線ＢＬｊ（または、／Ｂ
Ｌｊ）が接地電圧ＧＮＤに接続され、読み出し速度が加
速される。データ書き込み時には、書き込み対象のビッ
ト線対ＢＬｊ，／ＢＬｊに対応する疑似グランド線ＶＧ
ｊが、トランジスタ３３ｊを介して電源電圧ＶＤＤに接
続される。これにより、“Ｈ”レベルのビット線ＢＬｊ
（または、／ＢＬｊ）から疑似グランド線ＶＧｊへの電
流が阻止され、書き込み速度は低下しない。
費電力の半導体記憶装置を提供する。 【解決手段】 データ読み出し時には、読み出し対象の
メモリセル１１i,j のビット線対ＢＬｊ，／ＢＬｊに対
応して設けられた疑似グランド線ＶＧｊが、トランジス
タ３１ｊを介して接地電圧ＧＮＤに接続される。これに
より、メモリセル１１i,j 中の加速回路ＡＣを介して
“Ｌ”レベルに対応するビット線ＢＬｊ（または、／Ｂ
Ｌｊ）が接地電圧ＧＮＤに接続され、読み出し速度が加
速される。データ書き込み時には、書き込み対象のビッ
ト線対ＢＬｊ，／ＢＬｊに対応する疑似グランド線ＶＧ
ｊが、トランジスタ３３ｊを介して電源電圧ＶＤＤに接
続される。これにより、“Ｈ”レベルのビット線ＢＬｊ
（または、／ＢＬｊ）から疑似グランド線ＶＧｊへの電
流が阻止され、書き込み速度は低下しない。
Description
【０００１】
【０００２】本発明は、例えば電池で動作する携帯端末
等に適した半導体記憶装置、特に低電源電圧で高速動作
を実現するＳＲＡＭ（Static random Access Memory)等
の半導体記憶装置に関するものである。
等に適した半導体記憶装置、特に低電源電圧で高速動作
を実現するＳＲＡＭ（Static random Access Memory)等
の半導体記憶装置に関するものである。
【０００３】
【０００４】従来、このような分野の技術としては、例
えば次のような文献に記載されるものがあった。
えば次のような文献に記載されるものがあった。
【０００５】文献：信学技報、ＩＣＤ９７−５２（１９
９７−６）、電子情報通信学会、柴田・森村著「携帯機
器用１Ｖ動作０．２５μｍＳＲＡＭマクロセル」ｐ．１
−８。
９７−６）、電子情報通信学会、柴田・森村著「携帯機
器用１Ｖ動作０．２５μｍＳＲＡＭマクロセル」ｐ．１
−８。
【０００６】ＳＲＡＭは携帯端末等に使用されるＡＳＩ
Ｃ（特定用途向け集積回路）等のキャッシュメモリとし
て幅広く利用されている。携帯端末等では電源に電池を
使用することから、低電源電圧と低消費電力が要求され
ている。電源電圧を下げた場合、ＳＲＡＭを構成するＭ
ＯＳトランジスタの動作速度が遅くなる。そこで、ＭＯ
Ｓトランジスタの閾値電圧を低下させて高速化を図ろう
とすると、待機時に、サブスレショルド電流によるリー
ク電流が増加し、消費電力が増加するという問題があ
る。
Ｃ（特定用途向け集積回路）等のキャッシュメモリとし
て幅広く利用されている。携帯端末等では電源に電池を
使用することから、低電源電圧と低消費電力が要求され
ている。電源電圧を下げた場合、ＳＲＡＭを構成するＭ
ＯＳトランジスタの動作速度が遅くなる。そこで、ＭＯ
Ｓトランジスタの閾値電圧を低下させて高速化を図ろう
とすると、待機時に、サブスレショルド電流によるリー
ク電流が増加し、消費電力が増加するという問題があ
る。
【０００７】このような問題点を解決すべく、アクティ
ブ時には低電源電圧（例えば、１Ｖ）での動作が可能
で、かつ待機時にはリーク電流による消費電力の増加が
少ないＣＭＯＳ（相補型ＭＯＳトランジスタ）ＬＳＩ技
術として、ＭＴＣＭＯＳ（Multi-Threshold ＣＭＯＳ）
がある。
ブ時には低電源電圧（例えば、１Ｖ）での動作が可能
で、かつ待機時にはリーク電流による消費電力の増加が
少ないＣＭＯＳ（相補型ＭＯＳトランジスタ）ＬＳＩ技
術として、ＭＴＣＭＯＳ（Multi-Threshold ＣＭＯＳ）
がある。
【０００８】図２（ａ），（ｂ）は、前記文献に記載さ
れたＭＴＣＭＯＳ技術を適用した従来のＳＲＡＭの構成
図であり、同図（ａ）は全体の概略を示す構成図、及び
同図（ｂ）はメモリセルとその付近の構成を示す回路図
である。
れたＭＴＣＭＯＳ技術を適用した従来のＳＲＡＭの構成
図であり、同図（ａ）は全体の概略を示す構成図、及び
同図（ｂ）はメモリセルとその付近の構成を示す回路図
である。
【０００９】図２（ａ）に示すように、このＳＲＡＭ
は、高閾値電圧のＭＯＳトランジスタで構成されたメモ
リセルアレイ１０と、低閾値電圧のＭＯＳトランジスタ
で構成された周辺回路２０を有している。
は、高閾値電圧のＭＯＳトランジスタで構成されたメモ
リセルアレイ１０と、低閾値電圧のＭＯＳトランジスタ
で構成された周辺回路２０を有している。
【００１０】メモリセルアレイ１０は、複数のワード線
ＷＬｉと、これに直交して配置された複数のビット線対
ＢＬｊ，／ＢＬｊ（但し、「／」は反転、またはロウ・
アクティブを意味する）を備え、これらの交差箇所にデ
ータ記憶用のメモリセル１１ i,j が、それぞれ接続され
ている。
ＷＬｉと、これに直交して配置された複数のビット線対
ＢＬｊ，／ＢＬｊ（但し、「／」は反転、またはロウ・
アクティブを意味する）を備え、これらの交差箇所にデ
ータ記憶用のメモリセル１１ i,j が、それぞれ接続され
ている。
【００１１】周辺回路２０は、アドレスデコーダ２１及
び入出力回路２２を有している。
び入出力回路２２を有している。
【００１２】アドレスデコーダ２１は、外部から与えら
れるアドレス信号ＡＤの内の行アドレスをデコードし
て、メモリセルアレイ１０の該当するワード線ＷＬｉを
選択する回路である。また、入出力回路２２は、アドレ
ス信号ＡＤの内の列アドレスをデコードして列選択信号
／Ｙｊを出力すると共に、この列選択信号／Ｙｊで選択
されたビット線対ＢＬｊ，／ＢＬｊに接続されたメモリ
セル１１i,j に対して、読み出し制御信号／ＲＥや書き
込み制御信号／ＷＥに従って、データＤＡの読み出しや
書き込みを行う回路である。
れるアドレス信号ＡＤの内の行アドレスをデコードし
て、メモリセルアレイ１０の該当するワード線ＷＬｉを
選択する回路である。また、入出力回路２２は、アドレ
ス信号ＡＤの内の列アドレスをデコードして列選択信号
／Ｙｊを出力すると共に、この列選択信号／Ｙｊで選択
されたビット線対ＢＬｊ，／ＢＬｊに接続されたメモリ
セル１１i,j に対して、読み出し制御信号／ＲＥや書き
込み制御信号／ＷＥに従って、データＤＡの読み出しや
書き込みを行う回路である。
【００１３】周辺回路２０は、高閾値電圧のＭＯＳトラ
ンジスタによるスイッチ２３を介して、電池の電源電圧
ＶＤＤに接続されている。そして、待機時には、スリー
プ信号ＳＬを用いてスイッチ２３をオフ状態に制御し、
サブスレッショルドリーク電流による電池の消耗を抑え
るようになっている。一方、メモリセルアレイ１０は、
記憶内容を保持する必要から、待機中も電源を切断する
ことはできないので、常時オン状態となっている。この
ため、メモリセルアレイ１０には、サブスレッショルド
リーク電流を抑えると共に、高速化を図るためにＭＴＣ
ＭＯＳ技術が適用されている。
ンジスタによるスイッチ２３を介して、電池の電源電圧
ＶＤＤに接続されている。そして、待機時には、スリー
プ信号ＳＬを用いてスイッチ２３をオフ状態に制御し、
サブスレッショルドリーク電流による電池の消耗を抑え
るようになっている。一方、メモリセルアレイ１０は、
記憶内容を保持する必要から、待機中も電源を切断する
ことはできないので、常時オン状態となっている。この
ため、メモリセルアレイ１０には、サブスレッショルド
リーク電流を抑えると共に、高速化を図るためにＭＴＣ
ＭＯＳ技術が適用されている。
【００１４】このメモリセルアレイ１０中の各メモリセ
ル１１i,j は、図２（ｂ）に示すように、ノードＮ１，
Ｎ２上のデータを保持する高閾値電圧のインバータＬ
１，Ｌ２からなるフリップフロップＦＦを有している。
正相のビット線ＢＬｊとノードＮ１との間は、ワード線
ＷＬｉの電位で駆動される高閾値電圧のＮチャネル型Ｍ
ＯＳトランジスタＱ１で接続され、逆相のビット線／Ｂ
ＬｊとノードＮ２との間は、同じワード線ＷＬｉの電位
で駆動される高閾値電圧のＮチャネル型ＭＯＳトランジ
スタＱ２で接続されている。
ル１１i,j は、図２（ｂ）に示すように、ノードＮ１，
Ｎ２上のデータを保持する高閾値電圧のインバータＬ
１，Ｌ２からなるフリップフロップＦＦを有している。
正相のビット線ＢＬｊとノードＮ１との間は、ワード線
ＷＬｉの電位で駆動される高閾値電圧のＮチャネル型Ｍ
ＯＳトランジスタＱ１で接続され、逆相のビット線／Ｂ
ＬｊとノードＮ２との間は、同じワード線ＷＬｉの電位
で駆動される高閾値電圧のＮチャネル型ＭＯＳトランジ
スタＱ２で接続されている。
【００１５】更にこのメモリセル１１i,j は、ビット線
ＢＬｊ，／ＢＬｊの放電を助長することで読み出し動作
を加速する加速回路ＡＣを有している。加速回路ＡＣ
は、低閾値電圧のＮチャネル型ＭＯＳトランジスタＱ３
〜Ｑ６で構成されている。トランジスタＱ３，Ｑ４は、
それぞれビット線ＢＬｊ，／ＢＬｊに接続されてワード
線ＷＬｉの電位で駆動されるようになっている。また、
トランジスタＱ３，Ｑ５及びトランジスタＱ４，Ｑ６は
それぞれ直列に接続され、トランジスタＱ５，Ｑ６の一
端がビット線ＢＬｊと平行に配置された疑似グランド線
ＶＧｊに接続されている。そして、トランジスタＱ５，
Ｑ６は、それぞれノードＮ１，Ｎ２の電位で駆動される
ようになっている。
ＢＬｊ，／ＢＬｊの放電を助長することで読み出し動作
を加速する加速回路ＡＣを有している。加速回路ＡＣ
は、低閾値電圧のＮチャネル型ＭＯＳトランジスタＱ３
〜Ｑ６で構成されている。トランジスタＱ３，Ｑ４は、
それぞれビット線ＢＬｊ，／ＢＬｊに接続されてワード
線ＷＬｉの電位で駆動されるようになっている。また、
トランジスタＱ３，Ｑ５及びトランジスタＱ４，Ｑ６は
それぞれ直列に接続され、トランジスタＱ５，Ｑ６の一
端がビット線ＢＬｊと平行に配置された疑似グランド線
ＶＧｊに接続されている。そして、トランジスタＱ５，
Ｑ６は、それぞれノードＮ１，Ｎ２の電位で駆動される
ようになっている。
【００１６】疑似グランド線ＶＧｊの一端は、高閾値電
圧のＮチャネル型ＭＯＳトランジスタ３１ｊを介して接
地電圧ＧＮＤに接続されている。トランジスタ３１
ｊは、読み出し制御信号／ＲＥと列選択信号／ＹｊのＮ
ＯＲ（否定的論理和）をとるＮＯＲ回路３２ｊの出力信
号によってオン／オフ制御されるようになっている。
圧のＮチャネル型ＭＯＳトランジスタ３１ｊを介して接
地電圧ＧＮＤに接続されている。トランジスタ３１
ｊは、読み出し制御信号／ＲＥと列選択信号／ＹｊのＮ
ＯＲ（否定的論理和）をとるＮＯＲ回路３２ｊの出力信
号によってオン／オフ制御されるようになっている。
【００１７】次に、図２（ｂ）のメモリセル１１i,j の
動作を説明する。
動作を説明する。
【００１８】書き込み時に、ワード線ＷＬｉが選択され
て“Ｈ”レベルになると、トランジスタＱ１〜Ｑ４がオ
ンとなり、ビット線対ＢＬｊ，／ＢＬｊのデータがフリ
ップフロップＦＦに保持される。この時、読み出し制御
信号／ＲＥは非アクティブで“Ｈ”レベルとなっている
ので、ＮＯＲ回路３２ｊの出力信号は“Ｌ”レベルとな
り、トランジスタ３１ｊはオフ状態である。従って、疑
似グランド線ＶＧｊはフローティング状態となり、加速
回路ＡＣ中のトランジスタＱ３，Ｑ４は書き込み動作に
影響を与えない。
て“Ｈ”レベルになると、トランジスタＱ１〜Ｑ４がオ
ンとなり、ビット線対ＢＬｊ，／ＢＬｊのデータがフリ
ップフロップＦＦに保持される。この時、読み出し制御
信号／ＲＥは非アクティブで“Ｈ”レベルとなっている
ので、ＮＯＲ回路３２ｊの出力信号は“Ｌ”レベルとな
り、トランジスタ３１ｊはオフ状態である。従って、疑
似グランド線ＶＧｊはフローティング状態となり、加速
回路ＡＣ中のトランジスタＱ３，Ｑ４は書き込み動作に
影響を与えない。
【００１９】読み出し時に、読み出し制御信号／ＲＥが
アクティブ状態の“Ｌ”レベルとなり、列選択信号／Ｙ
ｊが選択されて“Ｌ”レベルになると、ＮＯＲ回路３２
ｊの出力信号は“Ｈ”レベルとなる。これにより、トラ
ンジスタ３１ｊはオン状態となり、疑似グランド線ＶＧ
ｊが接地電圧ＧＮＤに接続される。次に、ワード線ＷＬ
ｉが選択されて“Ｈ”レベルになると、トランジスタＱ
１〜Ｑ４がオンとなる。この時、ノードＮ１，Ｎ２のい
ずれか一方は“Ｈ”レベルとなっているため、トランジ
スタＱ５，Ｑ６のいずれか一方がオン状態となる。
アクティブ状態の“Ｌ”レベルとなり、列選択信号／Ｙ
ｊが選択されて“Ｌ”レベルになると、ＮＯＲ回路３２
ｊの出力信号は“Ｈ”レベルとなる。これにより、トラ
ンジスタ３１ｊはオン状態となり、疑似グランド線ＶＧ
ｊが接地電圧ＧＮＤに接続される。次に、ワード線ＷＬ
ｉが選択されて“Ｈ”レベルになると、トランジスタＱ
１〜Ｑ４がオンとなる。この時、ノードＮ１，Ｎ２のい
ずれか一方は“Ｈ”レベルとなっているため、トランジ
スタＱ５，Ｑ６のいずれか一方がオン状態となる。
【００２０】例えば、ノードＮ１が“Ｈ”レベルで、ノ
ードＮ２が“Ｌ”レベルの場合、トランジスタＱ５がオ
フ状態、トランジスタＱ６がオン状態となる。これによ
り、インバータＬ１，Ｌ２によるビット線ＢＬｊ，／Ｂ
Ｌｊの駆動に加えて、更に電球駆動能力の高い低閾値電
圧のトランジスタＱ３〜Ｑ６がこれらのビット線ＢＬ
ｊ，／ＢＬｊを駆動するため、読み出し動作の高速化が
実現できる。即ち、ノードＮ１の“Ｈ”レベル、ノード
Ｎ２の“Ｌ”レベルを読み出す場合、トランジスタＱ６
がオン状態となっているので、ビット線／ＢＬｊの電位
がトランジスタＱ４，Ｑ６，３１ｊを介して接地電圧Ｇ
ＮＤに引き下げられ、読み出し動作が高速化される。
ードＮ２が“Ｌ”レベルの場合、トランジスタＱ５がオ
フ状態、トランジスタＱ６がオン状態となる。これによ
り、インバータＬ１，Ｌ２によるビット線ＢＬｊ，／Ｂ
Ｌｊの駆動に加えて、更に電球駆動能力の高い低閾値電
圧のトランジスタＱ３〜Ｑ６がこれらのビット線ＢＬ
ｊ，／ＢＬｊを駆動するため、読み出し動作の高速化が
実現できる。即ち、ノードＮ１の“Ｈ”レベル、ノード
Ｎ２の“Ｌ”レベルを読み出す場合、トランジスタＱ６
がオン状態となっているので、ビット線／ＢＬｊの電位
がトランジスタＱ４，Ｑ６，３１ｊを介して接地電圧Ｇ
ＮＤに引き下げられ、読み出し動作が高速化される。
【００２１】また、待機時は、ＮＯＲ回路３２ｊの出力
信号によって高閾値電圧のトランジスタ３１ｊがオフ状
態となり、低閾値電圧のトランジスタＱ３〜Ｑ６のサブ
スレショルド電流によるリーク電流が遮断されるので、
低消費電力化が実現できる。
信号によって高閾値電圧のトランジスタ３１ｊがオフ状
態となり、低閾値電圧のトランジスタＱ３〜Ｑ６のサブ
スレショルド電流によるリーク電流が遮断されるので、
低消費電力化が実現できる。
【００２２】
【００２３】しかしながら、従来のメモリセルでは、次
のような課題があった。
のような課題があった。
【００２４】読み出し時に、トランジスタ３１ｊがオン
状態となり、疑似グランド線ＶＧｊが接地線圧ＧＮＤに
接続され、加速回路ＡＣからの電荷がこのトランジスタ
３１ ｊを通して接地電圧ＧＮＤに放電され、読み出し動
作が加速される。
状態となり、疑似グランド線ＶＧｊが接地線圧ＧＮＤに
接続され、加速回路ＡＣからの電荷がこのトランジスタ
３１ ｊを通して接地電圧ＧＮＤに放電され、読み出し動
作が加速される。
【００２５】この読み出し動作の後に行われる書き込み
動作では、トランジスタ３１ｊがオフ状態となって疑似
グランド線ＶＧｊがフローティング状態になるが、その
電位は接地電圧ＧＮＤに近い値となっている。例えば、
ノードＮ１が“Ｈ”レベル、ノードＮ２が“Ｌ”レベル
の状態で、反転データ（即ち、ノードＮ１に“Ｌ”レベ
ル、ノードＮ２に“Ｈ”レベル）を書き込む場合、ワー
ド線ＷＬｉが“Ｈ”レベルに立ち上がると、高閾値電圧
のトランジスタＱ１，Ｑ２に対して低閾値電圧のトラン
ジスタＱ３，Ｑ４の方が先にオン状態となり、その後、
遅れてトランジスタＱ１，Ｑ２がオン状態となる。
動作では、トランジスタ３１ｊがオフ状態となって疑似
グランド線ＶＧｊがフローティング状態になるが、その
電位は接地電圧ＧＮＤに近い値となっている。例えば、
ノードＮ１が“Ｈ”レベル、ノードＮ２が“Ｌ”レベル
の状態で、反転データ（即ち、ノードＮ１に“Ｌ”レベ
ル、ノードＮ２に“Ｈ”レベル）を書き込む場合、ワー
ド線ＷＬｉが“Ｈ”レベルに立ち上がると、高閾値電圧
のトランジスタＱ１，Ｑ２に対して低閾値電圧のトラン
ジスタＱ３，Ｑ４の方が先にオン状態となり、その後、
遅れてトランジスタＱ１，Ｑ２がオン状態となる。
【００２６】トランジスタＱ３，Ｑ４が先にオン状態に
なると、トランジスタＱ１のオフ状態によってノードＮ
１が“Ｈ”レベルであるため、トランジスタＱ６がオン
状態になっている。このため、ビット線／ＢＬｊの電位
が、トランジスタＱ４，Ｑ６を通して、接地電圧ＧＮＤ
に近いフローティング状態の疑似グランド線ＶＧｊに引
き下げられる。この結果、その後トランジスタＱ１，Ｑ
２がオン状態になって、ビット線／ＢＬｊの“Ｈ”レベ
ルをノードＮ２に書き込む時に、書き込みにくくなり、
反転データの書き込みの動作速度が低下するという問題
があった。
なると、トランジスタＱ１のオフ状態によってノードＮ
１が“Ｈ”レベルであるため、トランジスタＱ６がオン
状態になっている。このため、ビット線／ＢＬｊの電位
が、トランジスタＱ４，Ｑ６を通して、接地電圧ＧＮＤ
に近いフローティング状態の疑似グランド線ＶＧｊに引
き下げられる。この結果、その後トランジスタＱ１，Ｑ
２がオン状態になって、ビット線／ＢＬｊの“Ｈ”レベ
ルをノードＮ２に書き込む時に、書き込みにくくなり、
反転データの書き込みの動作速度が低下するという問題
があった。
【００２７】本発明は、前記従来技術が持っていた課題
を解決し、書き込みの動作速度が低下しない低電源電圧
で低消費電力の半導体記憶装置を提供するものである。
を解決し、書き込みの動作速度が低下しない低電源電圧
で低消費電力の半導体記憶装置を提供するものである。
【００２８】
【００２９】前記課題を解決するために、本発明の内の
第１の発明は、半導体記憶装置において、第１及び第２
の相補的なビット線からなるビット線対と、前記ビット
線対に対応して設けられた疑似電源線と、前記ビット線
対に交差して配置されたワード線と、前記ビット線対と
前記ワード線の交差箇所に設けられ、相補的なデータを
保持する第１と第２のノードを有するデータ保持回路
と、前記第１のビット線と前記第１のノードとの間及び
前記第２のビット線と前記第２のノードとの間にそれぞ
れ接続され、前記ワード線の電位で駆動される高閾値電
圧の第１及び第２のトランジスタと、前記第１のビット
線と第３のノードとの間及び前記第２のビット線と第４
のノードとの間にそれぞれ接続され、前記ワード線の電
位で駆動される低閾値電圧の第３及び第４のトランジス
タと、前記第３のノードと前記疑似電源線との間に接続
され、前記第２のノード上のデータで駆動される低閾値
電圧の第５のトランジスタと、前記第４のノードと前記
疑似電源線との間に接続され、前記第１のノード上のデ
ータで駆動される低閾値電圧の第６のトランジスタと、
前記疑似電源線と接地電圧との間に接続され、前記デー
タ保持回路へのデータ書き込み時にオン状態となり、そ
れ以外の時にはオフ状態となる第１のスイッチ回路と、
前記疑似電源線と電源電圧との間に接続され、前記デー
タ保持回路からのデータ読み出し時にオン状態となり、
それ以外の時にはオフ状態となる第２のスイッチ回路と
を備えている。
第１の発明は、半導体記憶装置において、第１及び第２
の相補的なビット線からなるビット線対と、前記ビット
線対に対応して設けられた疑似電源線と、前記ビット線
対に交差して配置されたワード線と、前記ビット線対と
前記ワード線の交差箇所に設けられ、相補的なデータを
保持する第１と第２のノードを有するデータ保持回路
と、前記第１のビット線と前記第１のノードとの間及び
前記第２のビット線と前記第２のノードとの間にそれぞ
れ接続され、前記ワード線の電位で駆動される高閾値電
圧の第１及び第２のトランジスタと、前記第１のビット
線と第３のノードとの間及び前記第２のビット線と第４
のノードとの間にそれぞれ接続され、前記ワード線の電
位で駆動される低閾値電圧の第３及び第４のトランジス
タと、前記第３のノードと前記疑似電源線との間に接続
され、前記第２のノード上のデータで駆動される低閾値
電圧の第５のトランジスタと、前記第４のノードと前記
疑似電源線との間に接続され、前記第１のノード上のデ
ータで駆動される低閾値電圧の第６のトランジスタと、
前記疑似電源線と接地電圧との間に接続され、前記デー
タ保持回路へのデータ書き込み時にオン状態となり、そ
れ以外の時にはオフ状態となる第１のスイッチ回路と、
前記疑似電源線と電源電圧との間に接続され、前記デー
タ保持回路からのデータ読み出し時にオン状態となり、
それ以外の時にはオフ状態となる第２のスイッチ回路と
を備えている。
【００３０】第２の発明は、第１の発明において、デー
タ保持回路へのデータ書き込みが終了した時点で、疑似
電源線を一定時間接地電圧に接続する第３のスイッチ回
路を設けている。
タ保持回路へのデータ書き込みが終了した時点で、疑似
電源線を一定時間接地電圧に接続する第３のスイッチ回
路を設けている。
【００３１】第３の発明は、半導体記憶装置において、
第１及び第２の相補的なビット線からなる複数のビット
線対と、前記複数のビット線対のそれぞれに対応して設
けられた疑似電源線と、前記ビット線対に交差して配置
された複数のワード線と、前記ビット線対と前記ワード
線の各交差箇所に設けられ、それぞれ相補的なデータを
保持する第１と第２のノードを有する複数のデータ保持
回路と、前記各疑似電源線と接地電圧との間に接続さ
れ、対応する前記データ保持回路へのデータ書き込み時
にオン状態となり、それ以外の時にはオフ状態となる複
数の第１のスイッチ回路と、前記各疑似電源線と電源電
圧との間に接続され、対応する前記データ保持回路から
のデータ読み出し時にオン状態となり、それ以外の時に
はオフ状態となる複数の第２のスイッチ回路とを備えて
いる。そして、各データ保持回路は、第１のビット線と
第１のノードとの間及び第２のビット線と第２のノード
との間にそれぞれ接続され、ワード線の電位で駆動され
る高閾値電圧の第１及び第２のトランジスタと、第１の
ビット線と第３のノードとの間及び第２のビット線と第
４のノードとの間にそれぞれ接続され、ワード線の電位
で駆動される低閾値電圧の第３及び第４のトランジスタ
と、第３のノードと疑似電源線との間に接続され、第２
のノード上のデータで駆動される第５のトランジスタ
と、第４のノードと疑似電源線との間に接続され、第１
のノード上のデータで駆動される第６のトランジスタと
を有している。
第１及び第２の相補的なビット線からなる複数のビット
線対と、前記複数のビット線対のそれぞれに対応して設
けられた疑似電源線と、前記ビット線対に交差して配置
された複数のワード線と、前記ビット線対と前記ワード
線の各交差箇所に設けられ、それぞれ相補的なデータを
保持する第１と第２のノードを有する複数のデータ保持
回路と、前記各疑似電源線と接地電圧との間に接続さ
れ、対応する前記データ保持回路へのデータ書き込み時
にオン状態となり、それ以外の時にはオフ状態となる複
数の第１のスイッチ回路と、前記各疑似電源線と電源電
圧との間に接続され、対応する前記データ保持回路から
のデータ読み出し時にオン状態となり、それ以外の時に
はオフ状態となる複数の第２のスイッチ回路とを備えて
いる。そして、各データ保持回路は、第１のビット線と
第１のノードとの間及び第２のビット線と第２のノード
との間にそれぞれ接続され、ワード線の電位で駆動され
る高閾値電圧の第１及び第２のトランジスタと、第１の
ビット線と第３のノードとの間及び第２のビット線と第
４のノードとの間にそれぞれ接続され、ワード線の電位
で駆動される低閾値電圧の第３及び第４のトランジスタ
と、第３のノードと疑似電源線との間に接続され、第２
のノード上のデータで駆動される第５のトランジスタ
と、第４のノードと疑似電源線との間に接続され、第１
のノード上のデータで駆動される第６のトランジスタと
を有している。
【００３２】第４の発明は、第３の発明の半導体記憶装
置に、データ保持回路へのデータ書き込みが終了した時
点で、疑似電源線を一定時間接地電圧に接続する第３の
スイッチ回路を設けている。
置に、データ保持回路へのデータ書き込みが終了した時
点で、疑似電源線を一定時間接地電圧に接続する第３の
スイッチ回路を設けている。
【００３３】第１〜第４の発明によれば、以上のように
半導体記憶装置を構成したので、次のような作用が行わ
れる。
半導体記憶装置を構成したので、次のような作用が行わ
れる。
【００３４】データ書き込み時には、ワード線によって
第１〜第４のトランジスタがオンとなり、第５または第
６のトランジスタの一方がデータ保持回路の第１と第２
のノードに保持されたデータに応じてオンとなる。更
に、第２のスイッチ回路がオン状態となり、疑似電源線
が電源電圧に接続される。これにより、ビット線対に与
えられた書き込みデータが第１及び第２のトランジスタ
を介して第１及び第２のノードに与えられ、データ保持
回路に保持される。
第１〜第４のトランジスタがオンとなり、第５または第
６のトランジスタの一方がデータ保持回路の第１と第２
のノードに保持されたデータに応じてオンとなる。更
に、第２のスイッチ回路がオン状態となり、疑似電源線
が電源電圧に接続される。これにより、ビット線対に与
えられた書き込みデータが第１及び第２のトランジスタ
を介して第１及び第２のノードに与えられ、データ保持
回路に保持される。
【００３５】データ読み出し時には、ワード線によって
第１〜第４のトランジスタがオンとなり、第５または第
６のトランジスタの一方がデータ保持回路の第１と第２
のノードに保持されたデータに応じてオンとなる。更
に、第１のスイッチ回路がオン状態となり、疑似電源線
が接地電圧に接続される。これにより、第５または第６
のトランジスタの内のオン状態の方に接続されたビット
線が急速に接地電圧となり、データ保持回路のデータが
ビット線対に出力される。
第１〜第４のトランジスタがオンとなり、第５または第
６のトランジスタの一方がデータ保持回路の第１と第２
のノードに保持されたデータに応じてオンとなる。更
に、第１のスイッチ回路がオン状態となり、疑似電源線
が接地電圧に接続される。これにより、第５または第６
のトランジスタの内のオン状態の方に接続されたビット
線が急速に接地電圧となり、データ保持回路のデータが
ビット線対に出力される。
【００３６】更に、第２及び第４の発明によれば、デー
タ書き込みが終了した時に、第３のスイッチ回路によっ
て疑似電源線が接地電圧に接続され、この疑似電源線の
電位がほぼ接地電圧となる。
タ書き込みが終了した時に、第３のスイッチ回路によっ
て疑似電源線が接地電圧に接続され、この疑似電源線の
電位がほぼ接地電圧となる。
【００３７】第５の発明は、半導体記憶装置において、
ワード線と、第１及び第２のビット線を有し、ビット線
選択信号により選択されるビット線対と、前記ビット線
対に対応して設けられる疑似電源線と、制御信号に基づ
いて第１及び第２のノードへのデータの読み出し及び書
き込みを行うデータ保持回路と、前記第１のビット線と
前記第１のノードとの間に接続され、前記ワード線の電
位により駆動される第１の制御トランジスタと、前記第
２のビット線と前記第２のノードとの間に接続され、前
記ワード線の電位により駆動される第２の制御トランジ
スタと、前記疑似電源線に接続されると共に、前記第１
及び第２の制御トランジスタの閾値電圧よりも低い閾値
電圧で駆動され、かつ、前記データ保持回路からのデー
タ読み出し時に動作する読み出し補助回路と、前記疑似
電源線と接地電位との間に接続され、前記制御信号に基
づいて前記読み出し時にオン状態となり前記疑似電源線
を前記接地電位に接続する第１のスイッチ回路と、前記
疑似電源線と電源電位との間に接続され、前記制御信号
に基づいて前記書き込み時にオン状態となり前記疑似電
源線を電源電位に接続する第２のスイッチ回路とを備え
ている。
ワード線と、第１及び第２のビット線を有し、ビット線
選択信号により選択されるビット線対と、前記ビット線
対に対応して設けられる疑似電源線と、制御信号に基づ
いて第１及び第２のノードへのデータの読み出し及び書
き込みを行うデータ保持回路と、前記第１のビット線と
前記第１のノードとの間に接続され、前記ワード線の電
位により駆動される第１の制御トランジスタと、前記第
２のビット線と前記第２のノードとの間に接続され、前
記ワード線の電位により駆動される第２の制御トランジ
スタと、前記疑似電源線に接続されると共に、前記第１
及び第２の制御トランジスタの閾値電圧よりも低い閾値
電圧で駆動され、かつ、前記データ保持回路からのデー
タ読み出し時に動作する読み出し補助回路と、前記疑似
電源線と接地電位との間に接続され、前記制御信号に基
づいて前記読み出し時にオン状態となり前記疑似電源線
を前記接地電位に接続する第１のスイッチ回路と、前記
疑似電源線と電源電位との間に接続され、前記制御信号
に基づいて前記書き込み時にオン状態となり前記疑似電
源線を電源電位に接続する第２のスイッチ回路とを備え
ている。
【００３８】
【００３９】（第１の実施形態）
【００４０】図１は、本発明の第１の実施形態を示すＳ
ＲＡＭの主要部の構成図であり、図２中の要素と共通の
要素には共通の符号が付されている。
ＲＡＭの主要部の構成図であり、図２中の要素と共通の
要素には共通の符号が付されている。
【００４１】このＳＲＡＭは、例えば、携帯端末等に使
用されるＡＳＩＣ等のキャッシュメモリとして使用され
るもので、平行に配置された複数のワード線ＷＬｉ（但
し、ｉ−１，２，…）を有している。ワード線ＷＬｉに
対して直交する方向には正相のビット線ＢＬｊと逆相の
ビット線／ＢＬｊからなるビット線対ＢＬｊ，／ＢＬｊ
（但し、ｊ＝１，２，…）が平行に配置されている。更
に、ビット線ＢＬｊに平行して、疑似電源線（例えば、
疑似グランド線）ＶＧｊが配置されている。
用されるＡＳＩＣ等のキャッシュメモリとして使用され
るもので、平行に配置された複数のワード線ＷＬｉ（但
し、ｉ−１，２，…）を有している。ワード線ＷＬｉに
対して直交する方向には正相のビット線ＢＬｊと逆相の
ビット線／ＢＬｊからなるビット線対ＢＬｊ，／ＢＬｊ
（但し、ｊ＝１，２，…）が平行に配置されている。更
に、ビット線ＢＬｊに平行して、疑似電源線（例えば、
疑似グランド線）ＶＧｊが配置されている。
【００４２】ワード線ＷＬｉとビット線対ＢＬｊ，／Ｂ
Ｌｊの交差箇所には、データ記憶用のメモリセル１１
i,j が配置されている。各メモリセル１１i,j は同一の
構成となっているので、ここではメモリセル１１1,1 に
ついて説明する。
Ｌｊの交差箇所には、データ記憶用のメモリセル１１
i,j が配置されている。各メモリセル１１i,j は同一の
構成となっているので、ここではメモリセル１１1,1 に
ついて説明する。
【００４３】メモリセル１１1,1 は、ノードＮ１，Ｎ２
上のデータを保持する高閾値電圧のインバータＬ１，Ｌ
２からなるフリップフロップＦＦを有している。そし
て、正相のビット線ＢＬ１とノードＮ１との間は、ワー
ド線ＷＬ１の電位で駆動される高閾値電圧（例えば、Ｖ
ｔ＝０．３Ｖ）のＮチャネル型ＭＯＳトランジスタＱ１
で接続され、逆相のビット線／ＢＬ１とノードＮ２との
間は、同じワード線ＷＬ１の電位で駆動される高閾値電
圧のＮチャネル型ＭＯＳトランジスタＱ２で接続されて
いる。
上のデータを保持する高閾値電圧のインバータＬ１，Ｌ
２からなるフリップフロップＦＦを有している。そし
て、正相のビット線ＢＬ１とノードＮ１との間は、ワー
ド線ＷＬ１の電位で駆動される高閾値電圧（例えば、Ｖ
ｔ＝０．３Ｖ）のＮチャネル型ＭＯＳトランジスタＱ１
で接続され、逆相のビット線／ＢＬ１とノードＮ２との
間は、同じワード線ＷＬ１の電位で駆動される高閾値電
圧のＮチャネル型ＭＯＳトランジスタＱ２で接続されて
いる。
【００４４】更にこのメモリセル１１1,1 は、ビット線
ＢＬ１，／ＢＬ１の放電を助長することで読み出し動作
を加速する加速回路（読み出し補助回路）ＡＣを有して
いる。加速回路ＡＣは、低閾値電圧（例えば、Ｖｔ＝
０．１５Ｖ）のＮチャネル型ＭＯＳトランジスタＱ３〜
Ｑ６で構成され、トランジスタＱ３，Ｑ４は、それぞれ
ビット線ＢＬ１，／ＢＬ１に接続されてワード線ＷＬ１
の電位で駆動されるようになっている。また、トランジ
スタＱ３，Ｑ５及びトランジスタＱ４，Ｑ６はそれぞれ
直列に接続され、このトランジスタＱ５，Ｑ６の一端が
ビット線ＢＬ１と平行に配置された疑似グランド線ＶＧ
１に接続されている。そして、トランジスタＱ５，Ｑ６
は、それぞれノードＮ１，Ｎ２の電位で駆動されるよう
になっている。
ＢＬ１，／ＢＬ１の放電を助長することで読み出し動作
を加速する加速回路（読み出し補助回路）ＡＣを有して
いる。加速回路ＡＣは、低閾値電圧（例えば、Ｖｔ＝
０．１５Ｖ）のＮチャネル型ＭＯＳトランジスタＱ３〜
Ｑ６で構成され、トランジスタＱ３，Ｑ４は、それぞれ
ビット線ＢＬ１，／ＢＬ１に接続されてワード線ＷＬ１
の電位で駆動されるようになっている。また、トランジ
スタＱ３，Ｑ５及びトランジスタＱ４，Ｑ６はそれぞれ
直列に接続され、このトランジスタＱ５，Ｑ６の一端が
ビット線ＢＬ１と平行に配置された疑似グランド線ＶＧ
１に接続されている。そして、トランジスタＱ５，Ｑ６
は、それぞれノードＮ１，Ｎ２の電位で駆動されるよう
になっている。
【００４５】疑似グランド線ＶＧ１の一端は、高閾値電
圧のＮチャネル型ＭＯＳトランジスタ３１１を介して接
地電圧ＧＮＤに接続されている。トランジスタ３１
１は、読み出し制御信号／ＲＥと列選択信号／Ｙｊの否
定的論理和をとるＮＯＲ回路３２ １の出力信号によって
オン／オフ制御されるようになっている。
圧のＮチャネル型ＭＯＳトランジスタ３１１を介して接
地電圧ＧＮＤに接続されている。トランジスタ３１
１は、読み出し制御信号／ＲＥと列選択信号／Ｙｊの否
定的論理和をとるＮＯＲ回路３２ １の出力信号によって
オン／オフ制御されるようになっている。
【００４６】一方、疑似グランド線ＶＧ１の他端は、高
閾値電圧のＰチャネル型ＭＯＳトランジスタ３３１を介
して電源電圧ＶＤＤ（例えば、１．２Ｖ）に接続されて
いる。トランジスタ３３１は、直列に接続されたインバ
ータ３４，３５１を介して書き込み制御信号／ＷＥによ
ってオン／オフ制御されるようになっている。
閾値電圧のＰチャネル型ＭＯＳトランジスタ３３１を介
して電源電圧ＶＤＤ（例えば、１．２Ｖ）に接続されて
いる。トランジスタ３３１は、直列に接続されたインバ
ータ３４，３５１を介して書き込み制御信号／ＷＥによ
ってオン／オフ制御されるようになっている。
【００４７】図３は、図１の動作を示す信号波形図であ
る。この図３では、図１の信号波形を実線で示すと共
に、従来の図２の信号波形を破線で併記している。以
下、この図３を参照しつつ、図１の動作を説明する。
る。この図３では、図１の信号波形を実線で示すと共
に、従来の図２の信号波形を破線で併記している。以
下、この図３を参照しつつ、図１の動作を説明する。
【００４８】このＳＲＡＭがアクセスされていない時、
読み出し制御信号／ＲＥ及び書き込み制御信号／ＷＥは
共に“Ｈ”レベルで、トランジスタ３１１，３３１はい
ずれもオフ状態である。従って、疑似グランド線ＶＧ１
はフローティング状態となっている。また、ワード線Ｗ
Ｌ１は“Ｌ”レベルとなり、ビット線対ＢＬ１，／ＢＬ
１は、図示しないプリチャージ回路によって“Ｈ”レベ
ルにプリチャージされている。
読み出し制御信号／ＲＥ及び書き込み制御信号／ＷＥは
共に“Ｈ”レベルで、トランジスタ３１１，３３１はい
ずれもオフ状態である。従って、疑似グランド線ＶＧ１
はフローティング状態となっている。また、ワード線Ｗ
Ｌ１は“Ｌ”レベルとなり、ビット線対ＢＬ１，／ＢＬ
１は、図示しないプリチャージ回路によって“Ｈ”レベ
ルにプリチャージされている。
【００４９】まず、書き込み時の動作を説明する。
【００５０】ここでは、メモリセル１１1,1 におけるフ
リップフロップＦＦのノードＮ１，Ｎ２に、それぞれ
“Ｌ”，“Ｈ”レベルが保持されているときに、これを
反転するデータ（即ち、ノードＮ１に“Ｈ”レベル、ノ
ードＮ２に“Ｌ”レベル）を書き込む場合について説明
する。読み出し制御信号／ＲＥは“Ｈ”レベルであるの
で、トランジスタ３１１はオフ状態である。また、ノー
ドＮ１，Ｎ２は、それぞれ“Ｌ”，“Ｈ”レベルである
ので、トランジスタＱ５，Ｑ６は、それぞれオン状態及
びオフ状態となっている。
リップフロップＦＦのノードＮ１，Ｎ２に、それぞれ
“Ｌ”，“Ｈ”レベルが保持されているときに、これを
反転するデータ（即ち、ノードＮ１に“Ｈ”レベル、ノ
ードＮ２に“Ｌ”レベル）を書き込む場合について説明
する。読み出し制御信号／ＲＥは“Ｈ”レベルであるの
で、トランジスタ３１１はオフ状態である。また、ノー
ドＮ１，Ｎ２は、それぞれ“Ｌ”，“Ｈ”レベルである
ので、トランジスタＱ５，Ｑ６は、それぞれオン状態及
びオフ状態となっている。
【００５１】ここで、ビット線対ＢＬ１，／ＢＬ１に書
き込み用のデータが伝達されると共に、書き込み制御信
号／ＷＥが“Ｌ”レベルとなる。これによって、トラン
ジスタ３３１がオン状態となり、疑似グランド線ＶＧ１
は電源電圧ＶＤＤにプリチャージされる。更に、図示し
ないアドレス信号が解読されて、選択されたワード線Ｗ
Ｌ１が“Ｈ”レベルになると共に、列選択信号／Ｙ１が
“Ｌ”レベルになる。ワード線ＷＬ１が“Ｈ”レベルに
なることにより、まず、低閾値電圧のトランジスタＱ
３，Ｑ４がオン状態となり、その後、高閾値電圧のトラ
ンジスタＱ１，Ｑ２がオン状態となる。
き込み用のデータが伝達されると共に、書き込み制御信
号／ＷＥが“Ｌ”レベルとなる。これによって、トラン
ジスタ３３１がオン状態となり、疑似グランド線ＶＧ１
は電源電圧ＶＤＤにプリチャージされる。更に、図示し
ないアドレス信号が解読されて、選択されたワード線Ｗ
Ｌ１が“Ｈ”レベルになると共に、列選択信号／Ｙ１が
“Ｌ”レベルになる。ワード線ＷＬ１が“Ｈ”レベルに
なることにより、まず、低閾値電圧のトランジスタＱ
３，Ｑ４がオン状態となり、その後、高閾値電圧のトラ
ンジスタＱ１，Ｑ２がオン状態となる。
【００５２】トランジスタＱ３，Ｑ４がオン状態となっ
たとき、トランジスタＱ５，Ｑ６はそれぞれオン状態及
びオフ状態となっているので、オン状態のトランジスタ
Ｑ３，Ｑ５によってビット線ＢＬ１と疑似グランド線Ｖ
Ｇ１との間が接続されるが、双方の電圧がほぼ電源電圧
ＶＤＤとなっているので、この間に電流は流れず、ビッ
ト線ＢＬ１の電圧変化は僅少である。
たとき、トランジスタＱ５，Ｑ６はそれぞれオン状態及
びオフ状態となっているので、オン状態のトランジスタ
Ｑ３，Ｑ５によってビット線ＢＬ１と疑似グランド線Ｖ
Ｇ１との間が接続されるが、双方の電圧がほぼ電源電圧
ＶＤＤとなっているので、この間に電流は流れず、ビッ
ト線ＢＬ１の電圧変化は僅少である。
【００５３】これに続いて、トランジスタＱ１，Ｑ２が
オン状態になると、ビット線ＢＬ１，／ＢＬ１がそれぞ
れノードＮ１，Ｎ２に接続され、このビット線対ＢＬ
１，／ＢＬ１上のデータが、フリップフロップＦＦに書
き込まれる。この時、ビット線ＢＬ１，／ＢＬ１の電圧
変化は少ないので、書き込み動作速度を低下させずに、
反転データの書き込みが行われる。
オン状態になると、ビット線ＢＬ１，／ＢＬ１がそれぞ
れノードＮ１，Ｎ２に接続され、このビット線対ＢＬ
１，／ＢＬ１上のデータが、フリップフロップＦＦに書
き込まれる。この時、ビット線ＢＬ１，／ＢＬ１の電圧
変化は少ないので、書き込み動作速度を低下させずに、
反転データの書き込みが行われる。
【００５４】次に、読み出し動作を説明する。
【００５５】ここでは、フリップフロップＦＦのノード
Ｎ１，Ｎ２に、それぞれ“Ｈ”，“Ｌ”レベルが保持さ
れているときの読み出しについて説明する。書き込み制
御信号／ＷＥは“Ｈ”レベルであるので、トランジスタ
３３１はオフ状態である。また、ノードＮ１，Ｎ２は、
それぞれ“Ｈ”，“Ｌ”レベルであるので、トランジス
タＱ５，Ｑ６は、それぞれオフ状態及びオン状態となっ
ている。
Ｎ１，Ｎ２に、それぞれ“Ｈ”，“Ｌ”レベルが保持さ
れているときの読み出しについて説明する。書き込み制
御信号／ＷＥは“Ｈ”レベルであるので、トランジスタ
３３１はオフ状態である。また、ノードＮ１，Ｎ２は、
それぞれ“Ｈ”，“Ｌ”レベルであるので、トランジス
タＱ５，Ｑ６は、それぞれオフ状態及びオン状態となっ
ている。
【００５６】ここで、読み出し制御信号／ＲＥが“Ｌ”
レベルになり、図示しないアドレス信号が解読されて、
選択されたワード線ＷＬ１が“Ｈ”レベルになると共
に、列選択信号／Ｙ１が“Ｌ”レベルになる。これによ
って、トランジスタ３１１がオン状態となり、疑似グラ
ンド線ＶＧ１は接地電圧ＧＮＤに接続される。
レベルになり、図示しないアドレス信号が解読されて、
選択されたワード線ＷＬ１が“Ｈ”レベルになると共
に、列選択信号／Ｙ１が“Ｌ”レベルになる。これによ
って、トランジスタ３１１がオン状態となり、疑似グラ
ンド線ＶＧ１は接地電圧ＧＮＤに接続される。
【００５７】ワード線ＷＬ１が“Ｈ”レベルになること
により、まず、低閾値電圧のトランジスタＱ３，Ｑ４が
オン状態となり、その後、高閾値電圧のトランジスタＱ
１，Ｑ２がオン状態となる。
により、まず、低閾値電圧のトランジスタＱ３，Ｑ４が
オン状態となり、その後、高閾値電圧のトランジスタＱ
１，Ｑ２がオン状態となる。
【００５８】トランジスタＱ３，Ｑ４がオン状態となっ
たとき、トランジスタＱ５，Ｑ６はそれぞれオフ状態及
びオン状態となっているので、オン状態のトランジスタ
Ｑ３，Ｑ６によってビット線／ＢＬ１と疑似グランド線
ＶＧ１との間が接続され、このビット線／ＢＬ１に
“Ｌ”レベルが出力される。これにより、フリップフロ
ップＦＦによるビット線駆動に加えて、電流駆動能力の
高い低閾値電圧のトランジスタＱ３〜Ｑ６でもビット線
駆動が行われ、読み出し動作が加速される。
たとき、トランジスタＱ５，Ｑ６はそれぞれオフ状態及
びオン状態となっているので、オン状態のトランジスタ
Ｑ３，Ｑ６によってビット線／ＢＬ１と疑似グランド線
ＶＧ１との間が接続され、このビット線／ＢＬ１に
“Ｌ”レベルが出力される。これにより、フリップフロ
ップＦＦによるビット線駆動に加えて、電流駆動能力の
高い低閾値電圧のトランジスタＱ３〜Ｑ６でもビット線
駆動が行われ、読み出し動作が加速される。
【００５９】以上のように、この第１の実施形態のＳＲ
ＡＭは、書き込み動作時に疑似グランド線ＶＧｊを電源
電圧ＶＤＤに接続するためのトランジスタ３３ｊを有し
ている。これにより、読み出しの動作速度が速く、かつ
反転データの書き込みの動作速度が低下しない低電源電
圧で低消費電力のＳＲＡＭが得られるという利点があ
る。
ＡＭは、書き込み動作時に疑似グランド線ＶＧｊを電源
電圧ＶＤＤに接続するためのトランジスタ３３ｊを有し
ている。これにより、読み出しの動作速度が速く、かつ
反転データの書き込みの動作速度が低下しない低電源電
圧で低消費電力のＳＲＡＭが得られるという利点があ
る。
【００６０】（第２の実施形態）
【００６１】図４は、本発明の第２の実施形態を示すＳ
ＲＡＭの主要部の構成図であり、図１中の要素と共通の
要素には共通の符号が付されている。
ＲＡＭの主要部の構成図であり、図１中の要素と共通の
要素には共通の符号が付されている。
【００６２】このＳＲＡＭは、図１中のインバータ３
４，３５ｊに代えて、書き込み制御信号／ＷＥと列選択
信号／Ｙｊの論理和をとるＯＲ回路３６ｊを設けてお
り、このＯＲ回路３６ｊの出力信号によってトランジス
タ３３ｊがオン／オフ制御されるようになっている。そ
の他の構成は、図１と同様である。
４，３５ｊに代えて、書き込み制御信号／ＷＥと列選択
信号／Ｙｊの論理和をとるＯＲ回路３６ｊを設けてお
り、このＯＲ回路３６ｊの出力信号によってトランジス
タ３３ｊがオン／オフ制御されるようになっている。そ
の他の構成は、図１と同様である。
【００６３】このＳＲＡＭでは、書き込み動作時に、図
示しないアドレス信号で選択されたｊ列の疑似グランド
線ＶＧｊだけが、電源電圧ＶＤＤに接続される。その他
の動作は、図１と同様である。これにより、書き込み動
作の対象外の疑似グランド線に対するプリチャージが無
くなり、図１のＳＲＡＭよりも更に低消費電力化が可能
になるという利点がある。
示しないアドレス信号で選択されたｊ列の疑似グランド
線ＶＧｊだけが、電源電圧ＶＤＤに接続される。その他
の動作は、図１と同様である。これにより、書き込み動
作の対象外の疑似グランド線に対するプリチャージが無
くなり、図１のＳＲＡＭよりも更に低消費電力化が可能
になるという利点がある。
【００６４】（第３の実施形態）
【００６５】図５は、本発明の第３の実施形態を示すＳ
ＲＡＭの主要部の構成図であり、図４中の要素と共通の
要素には共通の符号が付されている。
ＲＡＭの主要部の構成図であり、図４中の要素と共通の
要素には共通の符号が付されている。
【００６６】このＳＲＡＭは、図４のＳＲＡＭにパルス
発生部４０を設けると共に、このパルス発生部４０から
出力されるパルス信号ＷＲに従って、各疑似グランド線
ＶＧｊと接地電圧ＧＮＤとの間をオン／オフ制御する高
閾値電圧のＮチャネル型ＭＯＳトランジスタ４５ｊを設
けた構成となっている。
発生部４０を設けると共に、このパルス発生部４０から
出力されるパルス信号ＷＲに従って、各疑似グランド線
ＶＧｊと接地電圧ＧＮＤとの間をオン／オフ制御する高
閾値電圧のＮチャネル型ＭＯＳトランジスタ４５ｊを設
けた構成となっている。
【００６７】パルス発生部４０は、縦続接続されて反転
遅延回路を構成するインバータ４１，４２，４３と、２
入力のＡＮＤ（論理積）回路４４とで構成されている。
インバータ４１とＡＮＤ回路４４の第１の入力側には、
書き込み制御信号／ＷＥが与えられ、インバータ４３の
出力側がこのＡＮＤ回路４４の第２の入力側に接続され
ている。そして、ＡＮＤ回路４４の出力側が、各トラン
ジスタ４５ｊのゲートに共通接続されている。このよう
な構成により、書き込み制御信号／ＷＥが“Ｌ”レベル
から“Ｈ”レベルに変化した時に、インバータ４１〜４
３による遅延時間に相当するパルス幅のパルス信号ＷＲ
が、ＡＮＤゲート４４から出力されるようになってい
る。その他の構成は、図４と同様である。
遅延回路を構成するインバータ４１，４２，４３と、２
入力のＡＮＤ（論理積）回路４４とで構成されている。
インバータ４１とＡＮＤ回路４４の第１の入力側には、
書き込み制御信号／ＷＥが与えられ、インバータ４３の
出力側がこのＡＮＤ回路４４の第２の入力側に接続され
ている。そして、ＡＮＤ回路４４の出力側が、各トラン
ジスタ４５ｊのゲートに共通接続されている。このよう
な構成により、書き込み制御信号／ＷＥが“Ｌ”レベル
から“Ｈ”レベルに変化した時に、インバータ４１〜４
３による遅延時間に相当するパルス幅のパルス信号ＷＲ
が、ＡＮＤゲート４４から出力されるようになってい
る。その他の構成は、図４と同様である。
【００６８】図６は、図５の動作を示す信号波形図であ
る。以下、この図６を参照しつつ、図５の動作を説明す
る。
る。以下、この図６を参照しつつ、図５の動作を説明す
る。
【００６９】書き込み時に、書き込み制御信号／ＷＥが
“Ｈ”レベルから“Ｌ”レベルに変化して、アドレス信
号によって選択されたメモリセル１１1,1 に、ビット線
対ＢＬ１，／ＢＬ１に伝達された書き込み用のデータが
書き込まれる動作は、第１の実施形態で説明したとおり
である。
“Ｈ”レベルから“Ｌ”レベルに変化して、アドレス信
号によって選択されたメモリセル１１1,1 に、ビット線
対ＢＬ１，／ＢＬ１に伝達された書き込み用のデータが
書き込まれる動作は、第１の実施形態で説明したとおり
である。
【００７０】データの書き込みが終了して、書き込み制
御信号／ＷＥが“Ｌ”レベルから“Ｈ”レベルに変化す
ると、パルス発生部４０から出力されるパルス信号ＷＲ
が、一定の時間だけ“Ｈ”レベルになる。これにより、
各トランジスタ４５ｊがオン状態となり、各疑似グラン
ド線ＶＧｊが接地電位ＧＮＤに接続される。その後、パ
ルス信号ＷＲが“Ｌ”となって各トランジスタ４５ｊは
オフ状態となり、各疑似グランド線ＶＧｊはフローティ
ング状態となるが、これらの各疑似グランド線ＶＧｊの
電位は、ほぼ接地電位ＧＮＤに保たれる。
御信号／ＷＥが“Ｌ”レベルから“Ｈ”レベルに変化す
ると、パルス発生部４０から出力されるパルス信号ＷＲ
が、一定の時間だけ“Ｈ”レベルになる。これにより、
各トランジスタ４５ｊがオン状態となり、各疑似グラン
ド線ＶＧｊが接地電位ＧＮＤに接続される。その後、パ
ルス信号ＷＲが“Ｌ”となって各トランジスタ４５ｊは
オフ状態となり、各疑似グランド線ＶＧｊはフローティ
ング状態となるが、これらの各疑似グランド線ＶＧｊの
電位は、ほぼ接地電位ＧＮＤに保たれる。
【００７１】次に、読み出し時に、読み出し制御信号／
ＲＥが“Ｌ”レベルになり、アドレス信号によって選択
されたワード線ＷＬ１が“Ｈ”レベルになると共に、列
選択信号／Ｙ１が“Ｌ”レベルになる。これによって、
トランジスタ３１１がオン状態となり、疑似グランド線
ＶＧ１は接地電圧ＧＮＤに接続される。この時、疑似グ
ランド線ＶＧ１の電位は、予めパルス信号ＷＲによって
ほぼ接地電圧ＧＮＤにされているので、直ちに接地電位
ＧＮＤとなる。その後の読み出し動作は、第１の実施形
態で説明したとおりである。
ＲＥが“Ｌ”レベルになり、アドレス信号によって選択
されたワード線ＷＬ１が“Ｈ”レベルになると共に、列
選択信号／Ｙ１が“Ｌ”レベルになる。これによって、
トランジスタ３１１がオン状態となり、疑似グランド線
ＶＧ１は接地電圧ＧＮＤに接続される。この時、疑似グ
ランド線ＶＧ１の電位は、予めパルス信号ＷＲによって
ほぼ接地電圧ＧＮＤにされているので、直ちに接地電位
ＧＮＤとなる。その後の読み出し動作は、第１の実施形
態で説明したとおりである。
【００７２】以上のように、この第３の実施形態のＳＲ
ＡＭは、書き込み動作終了時に、各疑似グランド線ＶＧ
ｊを一時的に接地電圧ＧＮＤに接続して、これらの疑似
グランド線ＶＧｊの電位を、ほぼ接地電圧ＧＮＤにする
ためのパルス発生部４０を有している。これにより、第
２の実施形態の利点に加えて、読み出し動作の高速化が
可能になるという利点がある。
ＡＭは、書き込み動作終了時に、各疑似グランド線ＶＧ
ｊを一時的に接地電圧ＧＮＤに接続して、これらの疑似
グランド線ＶＧｊの電位を、ほぼ接地電圧ＧＮＤにする
ためのパルス発生部４０を有している。これにより、第
２の実施形態の利点に加えて、読み出し動作の高速化が
可能になるという利点がある。
【００７３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
【００７４】（ａ） 図１等において、疑似グランド線
ＶＧｊを電源電圧ＶＤＤや接地電圧ＧＮＤに接続するた
めの論理回路として、インバータ、ＯＲ回路及びＮＯＲ
回路を使用しているが、その他の論理回路を組み合わせ
ても良い。
ＶＧｊを電源電圧ＶＤＤや接地電圧ＧＮＤに接続するた
めの論理回路として、インバータ、ＯＲ回路及びＮＯＲ
回路を使用しているが、その他の論理回路を組み合わせ
ても良い。
【００７５】（ｂ） 図５中のパルス発生部４０の回路
構成は、図示したものに限定されない。即ち、書き込み
動作が終了した時点で、各疑似グランド線ＶＧｊを一時
的に接地電位ＧＮＤに接続させるためのパルス信号ＷＲ
を発生することができる回路であれば良い。
構成は、図示したものに限定されない。即ち、書き込み
動作が終了した時点で、各疑似グランド線ＶＧｊを一時
的に接地電位ＧＮＤに接続させるためのパルス信号ＷＲ
を発生することができる回路であれば良い。
【００７６】
【００７７】以上詳細に説明したように、第１の発明に
よれば、データ書き込み時に疑似電源線を電源電位に接
続する第２のスイッチ回路を有している。これにより、
書き込みの動作速度が低下しない低電源電圧で低消費電
力の半導体記憶装置を構成することができる。
よれば、データ書き込み時に疑似電源線を電源電位に接
続する第２のスイッチ回路を有している。これにより、
書き込みの動作速度が低下しない低電源電圧で低消費電
力の半導体記憶装置を構成することができる。
【００７８】第２の発明によれば、データ書き込みが終
了した時に、疑似電源線を接地電圧に接続する第３のス
イッチ回路を有している。これにより、第１の発明の効
果に加えて、データ読み出し速度を向上させことができ
る。
了した時に、疑似電源線を接地電圧に接続する第３のス
イッチ回路を有している。これにより、第１の発明の効
果に加えて、データ読み出し速度を向上させことができ
る。
【００７９】第３の発明によれば、データ書き込み時に
書き込み対象のビット線対に対応する疑似電源線だけ
を、電源電位に接続する第２のスイッチ回路を有してい
る。これにより、第１の発明よりも更に消費電力の低減
が可能になる。
書き込み対象のビット線対に対応する疑似電源線だけ
を、電源電位に接続する第２のスイッチ回路を有してい
る。これにより、第１の発明よりも更に消費電力の低減
が可能になる。
【００８０】第４の発明によれば、データ書き込みが終
了した時に、疑似電源線を接地電圧に接続する第３のス
イッチ回路を有している。これにより、第３の発明の効
果に加えて、データ読み出し速度を向上させことができ
る。
了した時に、疑似電源線を接地電圧に接続する第３のス
イッチ回路を有している。これにより、第３の発明の効
果に加えて、データ読み出し速度を向上させことができ
る。
【００８１】第５の発明によれば、制御信号に基づいて
読み出し時にオン状態となって疑似電源線を接地電位に
接続する第１のスイッチ回路と、該制御信号に基づいて
書き込み時にオン状態となって疑似電源線を電源電位に
接続する第２のスイッチ回路を有している。これによ
り、データの読み出し及び書き込み速度を向上させるこ
とができる。
読み出し時にオン状態となって疑似電源線を接地電位に
接続する第１のスイッチ回路と、該制御信号に基づいて
書き込み時にオン状態となって疑似電源線を電源電位に
接続する第２のスイッチ回路を有している。これによ
り、データの読み出し及び書き込み速度を向上させるこ
とができる。
【００８２】第６の発明によれば、読み出し補助回路
を、低閾値電圧のトランジスタで構成しているので、低
電源電圧で低消費電力の半導体記憶装置を構成すること
ができる。
を、低閾値電圧のトランジスタで構成しているので、低
電源電圧で低消費電力の半導体記憶装置を構成すること
ができる。
【００８３】第７の発明によれば、トランジスタをすべ
て電界効果トランジスタで構成しているので、消費電力
を少なくすることができる。
て電界効果トランジスタで構成しているので、消費電力
を少なくすることができる。
【００８４】第８及び第９の発明によれば、隣接するデ
ータ保持回路は１つの疑似電源線またはビット線対を共
有しているので、回路規模を小さくすることができる。
ータ保持回路は１つの疑似電源線またはビット線対を共
有しているので、回路規模を小さくすることができる。
【００８５】第１０の発明によれば、データ保持回路へ
のデータ書き込みが終了した時点で、疑似電源線を一定
時間接地電位に接続する第３のスイッチ回路を有してい
る。これにより、次の読み出し動作の高速化が可能にな
る。
のデータ書き込みが終了した時点で、疑似電源線を一定
時間接地電位に接続する第３のスイッチ回路を有してい
る。これにより、次の読み出し動作の高速化が可能にな
る。
【図１】本発明の第１の実施形態を示すＳＲＡＭの主要
部の構成図である。
部の構成図である。
【図２】従来のＳＲＡＭの構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示すＳＲＡＭの主要
部の構成図である。
部の構成図である。
【図５】本発明の第３の実施形態を示すＳＲＡＭの主要
部の構成図である。
部の構成図である。
【図６】図５の動作を示す信号波形図である。
１１i,j メモリセル
３１ｊ，３３ｊ，４５ｊ トランジスタ
３２ｊ ＮＯＲ回路
３４，３５ｊ インバータ
３６ｊ ＯＲ回路
４０ パルス発生部
ＢＬｊ，／ＢＬｊ ビット線
ＦＦ フリップフロップ
Ｌ１，Ｌ２ インバータ
Ｎ１，Ｎ２ ノード
Ｑ１〜Ｑ６ トランジスタ
ＶＧｊ 疑似グランド線
ＷＬｉ ワード線
Claims (10)
- 【請求項１】 第１及び第２の相補的なビット線からな
るビット線対と、 前記ビット線対に対応して設けられた疑似電源線と、 前記ビット線対に交差して配置されたワード線と、 前記ビット線対と前記ワード線の交差箇所に設けられ、
相補的なデータを保持する第１と第２のノードを有する
データ保持回路と、 前記第１のビット線と前記第１のノードとの間及び前記
第２のビット線と前記第２のノードとの間にそれぞれ接
続され、前記ワード線の電位で駆動される高閾値電圧の
第１及び第２のトランジスタと、 前記第１のビット線と第３のノードとの間及び前記第２
のビット線と第４のノードとの間にそれぞれ接続され、
前記ワード線の電位で駆動される低閾値電圧の第３及び
第４のトランジスタと、 前記第３のノードと前記疑似電源線との間に接続され、
前記第２のノード上のデータで駆動される低閾値電圧の
第５のトランジスタと、 前記第４のノードと前記疑似電源線との間に接続され、
前記第１のノード上のデータで駆動される低閾値電圧の
第６のトランジスタと、 前記疑似電源線と接地電圧との間に接続され、前記デー
タ保持回路からのデータ読み出し時にオン状態となり、
それ以外の時にはオフ状態となる第１のスイッチ回路
と、 前記疑似電源線と電源電圧との間に接続され、前記デー
タ保持回路へのデータ書き込み時にオン状態となり、そ
れ以外の時にはオフ状態となる第２のスイッチ回路と
を、 備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記データ保持回路へのデータ書き込み
が終了した時点で、前記疑似電源線を一定時間接地電圧
に接続する第３のスイッチ回路を設けたことを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 第１及び第２の相補的なビット線からな
る複数のビット線対と、 前記複数のビット線対のそれぞれに対応して設けられた
疑似電源線と、 前記ビット線対に交差して配置された複数のワード線
と、 前記ビット線対と前記ワード線の各交差箇所に設けら
れ、それぞれ相補的なデータを保持する第１と第２のノ
ードを有する複数のデータ保持回路と、 前記各疑似電源線と接地電圧との間に接続され、対応す
る前記データ保持回路からのデータ読み出し時にオン状
態となり、それ以外の時にはオフ状態となる複数の第１
のスイッチ回路と、 前記各疑似電源線と電源電圧との間に接続され、対応す
る前記データ保持回路へのデータ書き込み時にオン状態
となり、それ以外の時にはオフ状態となる複数の第２の
スイッチ回路とを備え、 前記各データ保持回路は、 前記第１のビット線と前記第１のノードとの間及び前記
第２のビット線と前記第２のノードとの間にそれぞれ接
続され、前記ワード線の電位で駆動される高閾値電圧の
第１及び第２のトランジスタと、 前記第１のビット線と第３のノードとの間及び前記第２
のビット線と第４のノードとの間にそれぞれ接続され、
前記ワード線の電位で駆動される低閾値電圧の第３及び
第４のトランジスタと、 前記第３のノードと前記疑似電源線との間に接続され、
前記第２のノード上のデータで駆動される第５のトラン
ジスタと、 前記第４のノードと前記疑似電源線との間に接続され、
前記第１のノード上のデータで駆動される第６のトラン
ジスタとを有する、 ことを特徴とする半導体記憶装置。 - 【請求項４】 前記データ保持回路へのデータ書き込み
が終了した時点で、前記疑似電源線を一定時間接地電圧
に接続する第３のスイッチ回路を設けたことを特徴とす
る請求項３記載の半導体記憶装置。 - 【請求項５】 ワード線と、 第１及び第２のビット線を有し、ビット線選択信号によ
り選択されるビット線対と、 前記ビット線対に対応して設けられる疑似電源線と、 制御信号に基づいて第１及び第２のノードへのデータの
読み出し及び書き込みを行うデータ保持回路と、 前記第１のビット線と前記第１のノードとの間に接続さ
れ、前記ワード線の電位により駆動される第１の制御ト
ランジスタと、 前記第２のビット線と前記第２のノードとの間に接続さ
れ、前記ワード線の電位により駆動される第２の制御ト
ランジスタと、 前記疑似電源線に接続されると共に、前記第１及び第２
の制御トランジスタの閾値電圧よりも低い閾値電圧で駆
動され、かつ、前記データ保持回路からのデータ読み出
し時に動作する読み出し補助回路と、 前記疑似電源線と接地電位との間に接続され、前記制御
信号に基づいて前記読み出し時にオン状態となり前記疑
似電源線を前記接地電位に接続する第１のスイッチ回路
と、 前記疑似電源線と電源電位との間に接続され、前記制御
信号に基づいて前記書き込み時にオン状態となり前記疑
似電源線を電源電位に接続する第２のスイッチ回路と
を、 備えたことを特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、 前記読み出し補助回路は、前記第１のビット線と第３の
ノードとの間及び前記第２のビット線と第４のノードと
の間にそれぞれ接続され、前記ワード線の電位により駆
動される低閾値電圧の第３及び第４のトランジスタと、 前記第３のノードと前記疑似電源線との間に接続され、
前記第２のノード上のデータにより駆動される低閾値電
圧の第５のトランジスタと、 前記第４のノードと前記疑似電源線との間に接続され、
前記第１のノード上のデータにより駆動される低閾値電
圧の第６のトランジスタとから構成されることを特徴と
する半導体記憶装置。 - 【請求項７】 請求項６記載の半導体記憶装置におい
て、前記トランジスタはすべて電界効果トランジスタで
構成されていることを特徴とする半導体記憶装置。 - 【請求項８】 請求項５記載の半導体記憶装置におい
て、隣接する前記データ保持回路は１つの前記疑似電源
線を共有していることを特徴とする半導体記憶装置。 - 【請求項９】 請求項５記載の半導体記憶装置におい
て、隣接する前記データ保持回路は、更に１つの前記ビ
ット線対を共有していることを特徴とする半導体記憶装
置。 - 【請求項１０】 前記データ保持回路へのデータ書き込
みが終了した時点で、前記疑似電源線を一定時間接地電
位に接続する第３のスイッチ回路を設けたことを特徴と
する請求項５記載の半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002105662A JP3517411B2 (ja) | 2002-04-08 | 2002-04-08 | 半導体記憶装置 |
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Family
ID=28672368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002105662A Expired - Fee Related JP3517411B2 (ja) | 2002-04-08 | 2002-04-08 | 半導体記憶装置 |
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| KR100858293B1 (ko) * | 2007-10-01 | 2008-09-11 | 최웅림 | Ｎａｎｄ 메모리 셀 어레이, 상기 ｎａｎｄ 메모리 셀어레이를 구비하는 ｎａｎｄ 플래시 메모리 및 ｎａｎｄ플래시 메모리의 데이터 처리방법 |
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- 2002-04-08 JP JP2002105662A patent/JP3517411B2/ja not_active Expired - Fee Related
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