JPH0745081A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 その所要レイアウト面積の増大を抑え製造プ
ロセスを簡素化しつつ特にライトリカバーリードにおい
て充分な書き込み及び読み出し信号量を得うる高抵抗負
荷型セルを実現する。この結果、キャッシュメモリを構
成する高抵抗負荷型のスタティック型ＲＡＭ等の高速化
を推進し、その信頼性を高める。 【構成】 メモリアレイＭＡＲＹを構成するメモリセル
ＭＣのそれぞれを、Ｎチャンネル型の駆動ＭＯＳＦＥＴ
Ｎ１及びＮ２ならびにこれらの駆動ＭＯＳＦＥＴのドレ
イン側に設けられた高抵抗負荷からなる一対のインバー
タが交差結合されてなるラッチと、このラッチの非反転
入出力ノードｎａ及び反転入出力ノードｎｂと対応する
相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線と
の間に設けられるＰチャンネル型の選択ＭＯＳＦＥＴＰ
１及びＰ２とにより構成し、ワード線Ｗ０〜Ｗｍの選択
レベルを回路の接地電位のようなロウレベルとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、キャッシュメモリを構成する高抵抗負荷型
のスタティック型ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ：ランダムアクセスメモリ）に利用して
特に有効な技術に関する。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ：金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）からなる一対のＣＭＯＳ
（相補ＭＯＳ）インバータが交差結合されてなるラッチ
を基本構成とするいわゆるＣＭＯＳ型セルがあり、この
ＣＭＯＳ型セルが格子状に配置されてなるメモリアレイ
を備えるＣＭＯＳ型のスタティック型ＲＡＭがある。ま
た、ＣＭＯＳ型セルのＰチャンネルＭＯＳＦＥＴを抵抗
等の高抵抗負荷に置き換えることで所要レイアウト面積
の縮小を図ったいわゆる高抵抗負荷型セルがあり、この
高抵抗負荷型セルが格子状に配置されてなるメモリアレ
イを備える高抵抗負荷型のスタティック型ＲＡＭがあ
る。さらに、高抵抗負荷型のスタティック型ＲＡＭから
なり中央処理装置と同一半導体基板内に形成されるオン
チップキャッシュメモリがあり、このようなキャッシュ
メモリを備えるコンピュータがある。

【０００３】高抵抗負荷型のスタティック型ＲＡＭなら
びにその高抵抗負荷型セルについては、例えば、１９８
８年８月、株式会社日立製作所発行の『日立ＩＣメモリ
データブック』第４８頁等に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される高抵
抗負荷型のスタティック型ＲＡＭにおいて、メモリアレ
イＭＡＲＹは、図５に例示されるように、ワード線Ｗ０
〜Ｗｍならびに相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、
例えば非反転ビット線Ｂ０Ｔと反転ビット線Ｂ０Ｂをあ
わせて相補ビット線Ｂ０＊のように＊を付して表す。ま
た、それが有効とされるとき選択的にハイレベルとされ
るいわゆる非反転信号等についてはその名称の末尾にＴ
を付して表し、それが有効とされるとき選択的にロウレ
ベルとされるいわゆる反転信号等についてはその名称の
末尾にＢを付して表す。以下同様）の交点に格子状に配
置される多数のメモリセルＭＣを含み、これらのメモリ
セルＭＣのそれぞれは、Ｎチャンネル型の駆動ＭＯＳＦ
ＥＴＮ１及びＮ２ならびにそのドレイン側に設けられた
高抵抗の負荷抵抗Ｒ１及びＲ２からなる一対の抵抗負荷
型インバータが交差結合されてなるラッチを含む。メモ
リセルＭＣを構成するラッチの非反転入出力ノードｎａ
及び反転入出力ノードｎｂは、Ｎチャンネル型の選択Ｍ
ＯＳＦＥＴＮ５及びＮ６を介して対応する相補ビット線
Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線にそれぞれ結合
され、選択ＭＯＳＦＥＴＮ５及びＮ６のゲートは、対応
するワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。

【０００５】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、図６に例示されるように、ダイナミック
型ＲＡＭが非選択状態とされるとき回路の接地電位のよ
うなロウレベルとされ、ダイナミック型ＲＡＭが選択状
態とされるときＸアドレス信号に従って択一的に電源電
圧ＶＣＣのようなハイレベルとされる。また、相補ビッ
ト線Ｂ０＊〜Ｂｎ＊は、ダイナミック型ＲＡＭが非選択
状態とされるとき、対応するＰチャンネル型の負荷ＭＯ
ＳＦＥＴＰ５及びＰ６を介して電源電圧ＶＣＣのような
ハイレベルにプリチャージされ、ダイナミック型ＲＡＭ
が選択状態とされるき、ＹスイッチＹＳの対応する相補
スイッチＭＯＳＦＥＴＰ３及びＮ３ならびにＰ４及びＮ
４を介して択一的に相補共通データ線ＣＤ＊つまりはラ
イトアンプＷＡ及びセンスアンプＳＡに接続される。

【０００６】選択された相補ビット線には、ライトモー
ドの場合、ライトアンプＷＡから相補共通データ線ＣＤ
＊を介して電源電圧ＶＣＣをハイレベルとし回路の接地
電位をロウレベルとするいわゆるフルスィングの書き込
み信号が伝達されるが、この書き込み信号は、選択され
たワード線に結合される選択ＭＯＳＦＥＴＮ５及びＮ６
を介して指定される１個のメモリセルＭＣに書き込まれ
る。また、リードモードの場合、指定される１個のメモ
リセルＭＣから選択されたワード線に結合される選択Ｍ
ＯＳＦＥＴＮ５及びＮ６を介してその保持データに対応
した微小読み出し信号が出力されるが、この微小読み出
し信号は、相補共通データ線ＣＤ＊を介してセンスアン
プＳＡに伝達され、増幅される。

【０００７】ところが、その電源電圧の低電圧化が進む
にしたがって、上記高抵抗負荷型のスタティック型ＲＡ
Ｍには次のような問題点が生じることが本願発明者等に
よって明らかとなった。すなわち、高抵抗負荷型の従来
のスタティック型ＲＡＭにおいて、メモリセルＭＣを構
成する選択ＭＯＳＦＥＴＮ５及びＮ６は、前述のよう
に、ＮチャンネルＭＯＳＦＥＴからなり、ワード線Ｗ０
〜Ｗｍの選択レベルは、電源電圧ＶＣＣのようなハイレ
ベルとされる。周知のように、ＮチャンネルＭＯＳＦＥ
Ｔは、それをオン状態とするために最小限のゲートソー
ス間電圧つまりしきい値電圧Ｖｔｈｎを必要とする。し
たがって、書き込み時におけるメモリセルＭＣの非反転
入出力ノードｎａ又は反転入出力ノードｎｂのハイレベ
ルは、図６に示されるように、当初選択ＭＯＳＦＥＴＮ
５又はＮ６のしきい値電圧Ｖｔｈｎ分だけ低下し、各ノ
ードの寄生容量と負荷抵抗Ｒ１又はＲ２の抵抗値とによ
って決まる時定数をもって徐々に上昇する。

【０００８】高抵抗負荷型のスタティック型ＲＡＭから
なるキャッシュメモリを備えるコンピュータでは、図６
に例示されるように、同一アドレスに対するライトモー
ドＷＣＹ１及びリードモードＲＣＹ１を連続して実行す
るいわゆるライトリカバーリード（Ｗｒｉｔｅ−Ｒｅｃ
ｏｖｅｒ−Ｒｅａｄ）動作が許される。しかし、上記の
ようにメモリセルＭＣの非反転入出力ノードｎａ及び反
転入出力ノードｎｂのハイレベルが徐々に上昇する従来
のスタティック型ＲＡＭでは、ライトモードＷＣＹ１直
後におけるリードモードＲＣＹ１の実行時、メモリセル
ＭＣの非反転入出力ノードｎａ又は反転入出力ノードｎ
ｂのハイレベルはまだ上昇過程にあるため、相応して相
補ビット線Ｂ０＊〜Ｂｎ＊に出力される微小読み出し信
号のレベルが小さなものとなる。この結果、スタティッ
ク型ＲＡＭの読み出し動作が遅くなり、そのアクセスタ
イムの高速化が制約を受けるとともに、メモリセルＭＣ
としての動作マージンが低下しソフトエラーが発生しや
すくなって、スタティック型ＲＡＭの信頼性が低下する
ものである。

【０００９】この発明の目的は、その所要レイアウト面
積の増大を抑え製造プロセスを簡素化しつつ充分な書き
込み及び読み出し信号量を得うるスタティック型メモリ
セルを実現することにある。この発明の他の目的は、キ
ャッシュメモリを構成する高抵抗負荷型のスタティック
型ＲＡＭ等のアクセスタイムの高速化を推進し、その信
頼性を高めることにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、コンピュータのキャッシュメ
モリ等に供される高抵抗負荷型のスタティック型ＲＡＭ
等において、メモリアレイを構成するメモリセルのそれ
ぞれを、Ｎチャンネル型の駆動ＭＯＳＦＥＴならびにこ
れらの駆動ＭＯＳＦＥＴのドレイン側に設けられた高抵
抗負荷からなる一対の抵抗負荷型インバータが交差結合
されてなるラッチと、このラッチの非反転及び反転入出
力ノードと対応する相補ビット線の非反転及び反転信号
線との間にそれぞれ設けられるＰチャンネル型の一対の
選択ＭＯＳＦＥＴとにより構成し、ワード線の選択レベ
ルを回路の接地電位のようなロウレベルとする。

【００１２】

【作用】上記手段によれば、相補ビット線を介して伝達
される書き込み信号のハイレベルを、選択ＭＯＳＦＥＴ
のしきい値電圧によって低下させることなく、ラッチの
非反転又は反転入出力ノードに伝達し、これらのノード
のハイレベルを急速に所定レベルまで引き上げることが
できるため、その所要ＭＯＳＦＥＴ数を増やすことな
く、つまりはその所要レイアウト面積の増大を抑え製造
プロセスを簡素化しつつ、特にライトリカバーリード動
作時において充分な書き込み及び読み出し信号量を得う
るスタティック型メモリセルを実現することができる。
この結果、コンピュータのキャッシュメモリ等を構成す
る高抵抗負荷型のスタティック型ＲＡＭの読み出し動作
を高速化し、そのアクセスタイムの高速化を推進できる
とともに、高抵抗負荷型セルとしての動作マージンを高
め、ソフトエラーを抑制して、スタティック型ＲＡＭの
信頼性を高めることができる。

【００１３】

【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のスタティック型ＲＡＭに含まれる
メモリアレイ及びＹスイッチの一実施例の回路図が示さ
れている。これらの図をもとに、まずこの実施例のスタ
ティック型ＲＡＭの構成及び動作の概要について説明す
る。なお、この実施例のスタティック型ＲＡＭは、後述
するように、その複数個ならびに他の所定の機能ブロッ
クをもってコンピュータのキャッシュメモリを構成し、
このキャッシュメモリは、コンピュータを構成する中央
処理装置と同一半導体基板上に形成される。図２の各回
路素子ならびに図１の各ブロックを構成する回路素子
は、公知のＣＭＯＳ集積回路の製造技術により、キャッ
シュメモリ及び中央処理装置を構成する他の所定の回路
素子とともに単結晶シリコンのような１個の半導体基板
上に形成される。以下の回路図において、そのチャンネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であって、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。

【００１４】図１において、スタティック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹを備える。このメモリアレイＭＡＲＹは、図２に
示されるように、図の水平方向に平行して配置されるｍ
＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して配
置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含
む。これらのワード線及び相補ビット線の交点には、
（ｍ＋１）×（ｎ＋１）個のスタティック型メモリセル
ＭＣが格子状に配置される。

【００１５】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、Ｎチャンネル型（第１導電型）の
駆動ＭＯＳＦＥＴＮ１及びＮ２とこれらの駆動ＭＯＳＦ
ＥＴのドレイン側に設けられた高抵抗負荷（負荷手段）
つまり抵抗Ｒ１及びＲ２とからなる一対の抵抗負荷型イ
ンバータを含む。これらのインバータは、その入力端子
つまり駆動ＭＯＳＦＥＴＮ１又はＮ２のゲートとその出
力端子つまり駆動ＭＯＳＦＥＴＮ１又はＮ２のドレイン
が互いに交差結合されることで、メモリアレイＭＡＲＹ
の単位記憶素子となるラッチを構成する。また、駆動Ｍ
ＯＳＦＥＴＮ２のゲートつまり駆動ＭＯＳＦＥＴＮ１の
ドレインは、各ラッチの非反転入出力ノードｎａとさ
れ、駆動ＭＯＳＦＥＴＮ１のゲートつまり駆動ＭＯＳＦ
ＥＴＮ２のドレインはその反転入出力ノードｎｂとされ
る。

【００１６】この実施例において、メモリセルＭＣを構
成するラッチの非反転入出力ノードｎａは、Ｐチャンネ
ル型（第２導電型）の選択ＭＯＳＦＥＴＰ１を介して対
応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信号線に結
合され、その反転入出力ノードｎｂは、Ｐチャンネル型
の選択ＭＯＳＦＥＴＰ２を介して対応する相補ビット線
Ｂ０＊〜Ｂｎ＊の反転信号線に結合される。これらの選
択ＭＯＳＦＥＴＰ１及びＰ２のゲートは、対応するワー
ド線Ｗ０〜Ｗｍに共通結合される。

【００１７】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＣＳが供給される。また、Ｘアド
レスバッファＸＢには、アドレス入力端子ＡＸ０〜ＡＸ
ｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され、
タイミング発生回路ＴＧから図示されない内部制御信号
ＡＬが供給される。なお、内部制御信号ＣＳは、スタテ
ィック型ＲＡＭが選択状態とされるとき、チップイネー
ブル信号ＣＥＢのロウレベルを受けて選択的にハイレベ
ルとされる。また、内部制御信号ＡＬは、スタティック
型ＲＡＭが選択状態とされる当初において、選択的にハ
イレベルとされる。

【００１８】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成し、Ｘアドレスデコー
ダＸＤに供給する。ＸアドレスデコーダＸＤは、内部制
御信号ＣＳのハイレベルを受けて選択的に動作状態とさ
れ、内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモ
リアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍを択一
的に選択状態とする。この実施例において、ワード線Ｗ
０〜Ｗｍの選択レベルは、回路の接地電位のようなロウ
レベルとされ、その非選択レベルは、電源電圧ＶＣＣの
ようなハイレベルとされる。なお、この実施例のスタテ
ィック型ＲＡＭは、その電源電圧の低電圧化が図られ、
電源電圧ＶＣＣは、例えば＋３Ｖのような比較的絶対値
の小さい正の電源電圧とされる。

【００１９】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、その一方において、Ｐチ
ャンネル型の一対の負荷ＭＯＳＦＥＴＰ５及びＰ６を介
して電源電圧ＶＣＣにそれぞれ結合され、その他方にお
いて、ＹスイッチＹＳの対応する相補スイッチＭＯＳＦ
ＥＴＰ３及びＮ３ならびにＰ４及びＮ４を介して相補共
通データ線ＣＤ＊に結合される。

【００２０】負荷ＭＯＳＦＥＴＰ５及びＰ６は、比較的
小さなコンダクタンスを持つべく設計され、そのゲート
は回路の接地電位に結合される。これにより、負荷ＭＯ
ＳＦＥＴＰ５及びＰ６は、スタティック型ＲＡＭが非選
択状態とされる間を含めて定常的にオン状態とされ、対
応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信
号線を電源電圧ＶＣＣのようなハイレベルにプリチャー
ジする。

【００２１】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
の相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ
＋１組の相補スイッチＭＯＳＦＥＴＰ３及びＮ３ならび
にＰ４及びＮ４を含む。これらの相補スイッチＭＯＳＦ
ＥＴの一方は、メモリアレイＭＡＲＹの対応する相補ビ
ット線Ｂ０＊〜Ｂｎ＊に結合され、その他方は、相補共
通データ線ＣＤ＊の非反転又は反転信号線にそれぞれ共
通結合される。各相補スイッチＭＯＳＦＥＴを構成する
ＮチャンネルＭＯＳＦＥＴＮ３及びＮ４のゲートはそれ
ぞれ共通結合され、ＹアドレスデコーダＹＤから対応す
るビット線選択信号ＹＳ０〜ＹＳｎが供給される。ま
た、各相補スイッチＭＯＳＦＥＴを構成するＰチャンネ
ルＭＯＳＦＥＴＰ３及びＰ４のゲートはそれぞれ共通結
合され、対応するビット線選択信号ＹＳ０〜ＹＳｎのイ
ンバータＶ１による反転信号が供給される。これによ
り、ＹスイッチＹＳの各相補スイッチＭＯＳＦＥＴは、
対応するビット線選択信号ＹＳ０〜ＹＳｎがハイレベル
とされることで選択的にオン状態とされ、メモリアレイ
ＭＡＲＹの対応する１組の相補ビット線Ｂ０＊〜Ｂｎ＊
と相補共通データ線ＣＤ＊とを選択的に接続状態とす
る。

【００２２】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから上記内
部制御信号ＣＳが供給される。また、Ｙアドレスバッフ
ァＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介して
Ｙアドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング
発生回路ＴＧから上記内部制御信号ＡＬが供給される。

【００２３】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｊを形成し、Ｙアドレスデコー
ダＹＤに供給する。ＹアドレスデコーダＹＤは、内部制
御信号ＣＳのハイレベルを受けて選択的に動作状態とさ
れ、内部アドレス信号Ｙ０〜Ｙｊをデコードして、対応
する上記ビット線選択信号ＹＳ０〜ＹＳｎを択一的に電
源電圧ＶＣＣのようなハイレベルとする。

【００２４】メモリアレイＭＡＲＹの相補ビット線Ｂ０
＊〜Ｂｎ＊が択一的に接続状態とされる相補共通データ
線ＣＤ＊は、ライトアンプＷＡの出力端子に結合される
とともに、センスアンプＳＡの入力端子に結合される。
ライトアンプＷＡの入力端子は、データ入力バッファＩ
Ｂの出力端子に結合され、データ入力バッファＩＢの入
力端子は、データ入力端子ＤＩに結合される。また、セ
ンスアンプＳＡの出力端子は、データ出力バッファＯＢ
の入力端子に結合され、データ出力バッファＯＢの出力
端子は、データ出力端子ＤＯに結合される。ライトアン
プＷＡには、タイミング発生回路ＴＧから内部制御信号
ＷＰが供給され、データ出力バッファＯＢには内部制御
信号ＯＣが供給される。なお、内部制御信号ＷＰは、ス
タティック型ＲＡＭがライトモードで選択状態とされる
とき所定のタイミングでハイレベルとされ、内部制御信
号ＯＣは、スタティック型ＲＡＭがリードモードで選択
状態とされるとき所定のタイミングでハイレベルとされ
る。

【００２５】データ入力バッファＩＢは、スタティック
型ＲＡＭがライトモードで選択状態とされるとき、デー
タ入力端子ＤＩを介して供給される書き込みデータをラ
イトアンプＷＡに伝達する。このとき、ライトアンプＷ
Ａは、内部制御信号ＷＰのハイレベルを受けて選択的に
動作状態とされ、データ入力バッファＩＢから伝達され
る書き込みデータを所定の相補書き込み信号とする。こ
れらの相補書き込み信号は、相補共通データ線ＣＤ＊及
びＹスイッチＹＳを介してメモリアレイＭＡＲＹの選択
された１個のメモリセルＭＣに伝達され、書き込まれ
る。なお、ライトアンプＷＡから出力される相補書き込
み信号のハイレベルは電源電圧ＶＣＣとされ、そのロウ
レベルは回路の接地電位つまり０Ｖとされる。

【００２６】一方、センスアンプＳＡは、スタティック
型ＲＡＭがリードモードで選択状態とされるとき、メモ
リアレイＭＡＲＹの選択された１個のメモリセルＭＣか
らＹスイッチＹＳ及び相補共通データ線ＣＤ＊を介して
出力される微小読み出し信号を増幅して、データ出力バ
ッファＯＢに伝達する。データ出力バッファＯＢは、内
部制御信号ＯＣのハイレベルを受けて選択的に動作状態
とされ、センスアンプＳＡによって増幅された読み出し
信号をさらに増幅して、データ出力端子ＤＯからスタテ
ィック型ＲＡＭの外部に送出する。なお、メモリアレイ
ＭＡＲＹの選択されたメモリセルＭＣから出力される微
小読み出し信号のハイレベルは、後述するように、ほぼ
電源電圧ＶＣＣとされ、そのロウレベルは、電源電圧Ｖ
ＣＣより微小レベルつまり数十ミリボルト程度低いレベ
ルとされる。

【００２７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
及びライトイネーブル信号ＷＥＢをもとに、上記各種の
内部制御信号を選択的に形成し、スタティック型ＲＡＭ
の各部に供給する。

【００２８】図３には、図１のスタティック型ＲＡＭの
一実施例の信号波形図が示されている。同図をもとに、
この実施例のスタティック型ＲＡＭの書き込み及び読み
出し動作の詳細ならびにその特徴について説明する。な
お、以下の説明は、メモリアレイＭＡＲＹの同一アドレ
スつまりワード線Ｗ０及び相補ビット線Ｂ０＊の交点に
配置された１個のメモリセルＭＣに対する書き込み及び
読み出し動作が連続して実行されるライトリカバーリー
ド動作を例に進められる。

【００２９】図３において、この実施例のスタティック
型ＲＡＭは、チップイネーブル信号ＣＥＢがロウレベル
に変化されることで選択的に選択状態とされ、その動作
モードは、図３に例示されるように、チップイネーブル
信号ＣＥＢの立ち下がりエッジにおいてライトイネーブ
ル信号ＷＥＢがロウレベルとされるときライトモードＷ
ＣＹ１又はＷＣＹ２とされ、ライトイネーブル信号ＷＥ
ＢがハイレベルとされるときリードモードＲＣＹ１とさ
れる。アドレス入力端子ＡＸ０〜ＡＸｉには、チップイ
ネーブル信号ＣＥＢのロウレベル変化に先立って、Ｘア
ドレス信号ＡＸ０〜ＡＸｉが例えばワード線Ｗ０を指定
する組み合わせで供給され、アドレス入力端子ＡＹ０〜
ＡＹｊには、Ｙアドレス信号ＡＹ０〜ＡＹｊが例えば相
補ビット線Ｂ０＊を指定する組み合わせで供給される。
また、スタティック型ＲＡＭがライトモードＷＣＹ１又
はＷＣＹ２とされるとき、データ入力端子ＤＩには、チ
ップイネーブル信号ＣＥＢのロウレベル変化に先立っ
て、例えば論理“０”及び“１”の書き込みデータがそ
れぞれ供給される。

【００３０】スタティック型ＲＡＭが非選択状態とされ
るとき、言い換えるならばライトモードＷＣＹ１が実行
される直前において、メモリアレイＭＡＲＹのワード線
Ｗ０〜Ｗｍはすべて電源電圧ＶＣＣのような非選択レベ
ルとされ、ビット線選択信号ＹＳ０〜ＹＳｎはすべて回
路の接地電位のような非選択レベルとされる。したがっ
て、すべてのメモリセルＭＣの選択ＭＯＳＦＥＴＰ１及
びＰ２がオフ状態となり、相補ビット線Ｂ０＊〜Ｂｎ＊
の非反転及び反転信号線は、対応する負荷ＭＯＳＦＥＴ
Ｐ５及びＰ６を介して電源電圧ＶＣＣのようなハイレベ
ルにプリチャージされる。このとき、ワード線Ｗ０及び
相補ビット線Ｂ０＊の交点に配置されるメモリセルＭＣ
は、論理“１”のデータを保持するものとされ、駆動Ｍ
ＯＳＦＥＴＮ１はオフ状態、駆動ＭＯＳＦＥＴＮ２はオ
ン状態とされる。このため、その非反転入出力ノードｎ
ａは電源電圧ＶＣＣのようなハイレベルとされ、反転入
出力ノードｎｂは回路の接地電位のようなロウレベルと
される。

【００３１】チップイネーブル信号ＣＥＢがロウレベル
とされスタティック型ＲＡＭがライトモードＷＣＹ１で
選択状態とされると、タイミング発生回路ＴＧによって
まず図示されない内部制御信号ＡＬがハイレベルとさ
れ、やや遅れて内部制御信号ＣＳが、さらに遅れて内部
制御信号ＷＰがハイレベルとされる。このため、内部制
御信号ＡＬのハイレベルを受けて、ＸアドレスＡＸ０〜
ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｊが対応す
るＸアドレスバッファＸＢ及びＹアドレスバッファＹＢ
に取り込まれ、内部制御信号ＣＳのハイレベルを受けて
ＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに
よる内部アドレス信号Ｘ０〜ＸｉならびにＹ０〜Ｙｊの
デコード動作が開始される。この結果、指定されるワー
ド線Ｗ０が択一的に回路の接地電位のような選択レベル
とされ、ビット線選択信号ＹＳ０が択一的に電源電圧Ｖ
ＣＣのような選択レベルとされる。

【００３２】メモリアレイＭＡＲＹでは、ワード線Ｗ０
が回路の接地電位のような選択レベルとされることで、
このワード線Ｗ０に結合されるｎ＋１個のメモリセルＭ
Ｃの選択ＭＯＳＦＥＴＰ１及びＰ２が一斉にオン状態と
なり、それぞれの保持データに従った微小読み出し信号
が出力される。前述のように、相補ビット線Ｂ０＊〜Ｂ
ｎ＊の非反転及び反転信号線は、対応する負荷ＭＯＳＦ
ＥＴＰ５及びＰ６を介して電源電圧ＶＣＣにプリチャー
ジされ、ワード線Ｗ０及び相補ビット線Ｂ０＊の交点に
配置されたメモリセルＭＣは、論理“１”のデータを保
持する。したがって、相補ビット線Ｂ０＊の非反転信号
線のレベルは、対応するメモリセルＭＣの駆動ＭＯＳＦ
ＥＴＮ１がオフ状態であるためそのまま電源電圧ＶＣＣ
のプリチャージレベルに維持されるが、その反転信号線
のレベルは、駆動ＭＯＳＦＥＴＮ２がオン状態であるた
め、負荷ＭＯＳＦＥＴＰ６と選択ＭＯＳＦＥＴＰ２及び
駆動ＭＯＳＦＥＴＮ２とのコンダクタンス比に応じた所
定のレベルに低下する。しかし、相補ビット線Ｂ０＊に
は比較的大きな寄生容量が結合されることから、その反
転信号線のレベル低下は比較的ゆっくりしたものとな
り、非反転及び反転信号線間のレベル差は数十ミリボル
ト程度の微小なものとなる。

【００３３】一方、ＹスイッチＹＳでは、ビット線選択
信号ＹＳ０のハイレベルを受けて対応する相補スイッチ
ＭＯＳＦＥＴＰ３及びＮ３ならびにＰ４及びＮ４がオン
状態となり、相補ビット線Ｂ０＊と相補共通データ線Ｃ
Ｄ＊との間が接続状態とされる。このため、相補ビット
線Ｂ０＊に出力された論理“１”の微小読み出し信号は
相補共通データ線ＣＤ＊に伝達されるが、スタティック
型ＲＡＭがライトモードとされセンスアンプＳＡが動作
状態にないことから、この微小読み出し信号の増幅動作
は行われない。そして、内部制御信号ＷＰのハイレベル
を受けてライトアンプＷＡが動作状態とされると、この
ライトアンプＷＡから相補共通データ線ＣＤ＊に対して
論理“０”の書き込みデータに対応した相補書き込み信
号が出力され、ＹスイッチＹＳから相補ビット線Ｂ０＊
を介して選択状態にある１個のメモリセルＭＣに伝達さ
れる。前述のように、ライトアンプＷＡから出力される
相補書き込み信号のハイレベルは電源電圧ＶＣＣとさ
れ、そのロウレベルは回路の接地電位とされる。したが
って、それまでハイレベルであったメモリセルＭＣの非
反転入出力ノードｎａは、非反転ビット線Ｂ０Ｔにおけ
る相補書き込み信号のロウレベルつまり回路の接地電位
を受けてロウレベルに変化し、それまでロウレベルであ
ったメモリセルＭＣの反転入出力ノードｎｂは、反転ビ
ット線Ｂ０Ｂのハイレベルつまり電源電圧ＶＣＣを受け
てハイレベルに変化する。

【００３４】この実施例において、メモリセルＭＣの選
択ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴＰ１及びＰ
２からなり、ワード線Ｗ０〜Ｗｍの選択レベルは回路の
接地電位のようなロウレベルとされる。このため、上記
反転ビット線Ｂ０Ｂのハイレベルは選択ＭＯＳＦＥＴＰ
２のしきい値電圧によって低下されることなくメモリセ
ルＭＣの反転入出力ノードｎｂに伝達される。このと
き、非反転ビット線Ｂ０Ｔのロウレベルは、選択ＭＯＳ
ＦＥＴＰ１のしきい値電圧分だけ高くなるが、非反転入
出力ノードｎａの急速なハイレベル変化を受けて駆動Ｍ
ＯＳＦＥＴＮ１が急速にオン状態とされるため、やはり
急速に回路の接地電位まで低下する。したがって、充分
な書き込み信号量を得ることができ、これによってメモ
リセルＭＣの動作マージンを高めることができる。この
結果、スタティック型ＲＡＭのソフトエラーを抑制し、
その信頼性を高めることができるものである。

【００３５】次に、ライトモードＷＣＹ１に引き続いて
リードモードＲＣＹ１が実行されいわゆるライトリカバ
ーリード動作が開始されると、タイミング発生回路ＴＧ
によってまず図示されない内部制御信号ＡＬがハイレベ
ルとされ、やや遅れて内部制御信号ＣＳが、またさらに
遅れて内部制御信号ＯＣがハイレベルとされる。スタテ
ィック型ＲＡＭでは、内部制御信号ＡＬのハイレベルを
受けてＸアドレス信号ＡＸ０〜ＡＸｉならびにＹアドレ
ス信号ＡＹ０〜ＡＹｊがＸアドレスバッファＸＢ及びＹ
アドレスバッファＹＢにそれぞれ取り込まれる。また、
内部制御信号ＣＳのハイレベルを受けてワード線Ｗ０が
再び択一的に回路の接地電位のような選択レベルとさ
れ、ビット線選択信号ＹＳ０が択一的に電源電圧ＶＣＣ
のような選択レベルとされる。これにより、相補ビット
線Ｂ０＊には、ワード線Ｗ０及び相補ビット線Ｂ０＊の
交点に配置された１個のメモリセルＭＣから論理“０”
の保持データに対応した微小読み出し信号が出力され
る。

【００３６】相補ビット線Ｂ０＊に出力された微小読み
出し信号は、ビット線選択信号ＹＳ０が択一的にハイレ
ベルとされることで、ＹスイッチＹＳから相補共通デー
タ線ＣＤ＊を介してセンスアンプＳＡに伝達される。こ
れらの微小読み出し信号は、センスアンプＳＡにより増
幅されて読み出し信号ｄｏとなり、さらに内部制御信号
ＯＣのハイレベルを受けて、データ出力バッファＯＢか
らデータ出力端子ＤＯを介してスタティック型ＲＡＭの
外部に送出される。

【００３７】ところで、ワード線Ｗ０及び相補ビット線
Ｂ０＊の交点に配置されたメモリセルＭＣへの書き込み
動作は、前述のように、Ｐチャンネル型の選択ＭＯＳＦ
ＥＴＰ１及びＰ２を介してフルスィングで高速に行われ
る。このため、ライトリカバーリード動作によるリード
モードＲＣＹ１において同一のメモリセルＭＣが再度選
択状態とされた時点では、このメモリセルＭＣの非反転
入出力ノードｎａのレベルは回路の接地電位のようなロ
ウレベルまで充分に低下し、反転入出力ノードｎｂのレ
ベルは電源電圧ＶＣＣのようなハイレベルまで充分に上
昇している。したがって、相補ビット線Ｂ０＊に出力さ
れる微小読み出し信号のレベルは、リードモードが充分
に長い時間をおいて繰り返される場合と同様に大きくな
り、充分な読み出し信号量を得ることができるものとな
る。この結果、特にスタティック型ＲＡＭのライトリカ
バーリード動作における読み出し動作を高速化し、その
アクセスタイムの高速化を推進することができるもので
ある。

【００３８】図４には、図１のスタティック型ＲＡＭか
らなるキャッシュメモリを含むコンピュータの一実施例
のシステム構成図が示されている。同図をもとに、この
発明が適用されたスタティック型ＲＡＭの応用例である
コンピュータの構成及び動作の概要ならびにその特徴に
ついて説明する。

【００３９】図４において、この実施例のコンピュータ
は、いわゆるストアドプログラム方式の中央処理装置Ｃ
ＰＵと、この中央処理装置ＣＰＵに内部バスＣＢＵＳを
介して結合される補助処理装置ＣＣＰＵ，キャッシュメ
モリＣＭ，バス制御ユニットＢＣＵ及びメモリ制御ユニ
ットＭＣＵを備える。このうち、補助処理装置ＣＣＰＵ
は、中央処理装置ＣＰＵと同様なストアドプログラム方
式の処理装置とされ、中央処理装置ＣＰＵの処理の一部
を補助する。また、キャッシュメモリＣＭは、前記図１
のスタティック型ＲＡＭを複数個含み、これらのスタテ
ィック型ＲＡＭへの書き込み及び読み出し動作を制御す
るＲＡＭ制御部を含む。この実施例のコンピュータはい
わゆる記憶階層形態を採り、キャッシュメモリは、記憶
階層の最高速メモリとして機能する。そして、後述する
低速の主記憶装置ＭＭＥＭからブロック単位で読み出さ
れる記憶データを一時的に保持するとともに、中央処理
装置ＣＰＵとの間でその演算結果や保持データ等を高速
に授受する。

【００４０】次に、メモリ制御ユニットＭＣＵは、メモ
リバスＭＢＵＳを介して主記憶装置ＭＭＥＭならびに拡
張記憶装置ＥＭＥＭ１及びＥＭＥＭ２に結合され、これ
らの記憶装置と内部バスＣＢＵＳとの間のバス制御を行
う。記憶装置のうち、主記憶装置ＭＭＥＭは、例えばダ
イナミック型ＲＡＭを基本に構成され、コンピュータの
記憶階層の中容量・中速メモリとして機能するととも
に、磁気テープ装置等の補助記憶装置ＡＭＥＭとの間で
所定のデータ授受を行う。また、拡張記憶装置ＥＭＥＭ
１及びＥＭＥＭ２は、やはりダイナミック型ＲＡＭを基
本に構成され、コンピュータの記憶容量を拡張するため
に選択的に増設される。

【００４１】一方、バス制御ユニットＢＣＵは、入出力
バスＩＯＢＵＳを介して、リードオンリーメモリＲＯ
Ｍ，ディスプレイ装置アダプタＤＰＹＡ，キーボード制
御部ＫＢＤＣ，フロッピディスク装置ＦＤＤ，ハードデ
ィスク装置バッファＨＤＤＢ，シリアルポートインタフ
ェースＳＰＩＦ及びパラレルポートインタフェースＰＰ
ＩＦに結合され、これらの入出力装置と内部バスＣＢＵ
Ｓとの間のバス制御を行う。なお、入出力装置のうち、
リードオンリーメモリＲＯＭは、中央処理装置ＣＰＵの
ステップ制御に必要なプログラムや固定データ等を格納
する。また、ディスプレイ装置アダプタＤＰＹＡには、
ディスプレイ装置ＤＰＹが結合され、キーボード制御部
ＫＢＤＣ及びハードディスク装置バッファＨＤＤＢに
は、それぞれキーボードＫＢＤ及びハードディスク装置
ＨＤＤが結合される。

【００４２】この実施例において、キャッシュメモリ
は、その役割上、同一アドレスに対する書き込み及び読
み出し動作を連続して実行するいわゆるライトリカバー
リード動作を必要とされる。ところが、この実施例のキ
ャッシュメモリを構成するスタティック型ＲＡＭは、前
述のように、メモリセルＭＣがいわゆる高抵抗負荷型セ
ルからなるとともに、各メモリセルＭＣを構成する選択
ＭＯＳＦＥＴがＰチャンネルＭＯＳＦＥＴＰ１及びＰ２
からなり、書き込み及び読み出し動作に際して充分な書
き込み及び読み出し信号量を得ることができる。このた
め、メモリセルＭＣは、従来の高抵抗負荷型セルと同様
にその所要ＭＯＳＦＥＴ数が４個で済み、所要レイアウ
ト面積の縮小と製造工程の簡素化が図られるとともに、
その動作マージンが拡大され、特にライトリカバーリー
ド動作時における読み出し動作が高速化される。これら
の結果、キャッシュメモリの低コスト化を図りつつアク
セスタイムの高速化を推進できるとともに、キャッシュ
メモリのソフトエラーを抑制し、その信頼性を高めると
ができるものとなる。

【００４３】以上の本実施例に示されるように、この発
明をキャッシュメモリを構成する高抵抗負荷型型のスタ
ティック型ＲＡＭ等の半導体記憶装置に適用すること
で、次のような作用効果が得られる。すなわち、 （１）コンピュータのキャッシュメモリ等に供される高
抵抗負荷型のスタティック型ＲＡＭ等において、メモリ
アレイを構成するメモリセルのそれぞれを、Ｎチャンネ
ル型の駆動ＭＯＳＦＥＴならびにこの駆動ＭＯＳＦＥＴ
のドレイン側に設けられた高抵抗負荷からなる一対の抵
抗負荷型インバータが交差結合されてなるラッチと、こ
のラッチの非反転及び反転入出力ノードと対応する相補
ビット線の非反転及び反転信号線との間にそれぞれ設け
られるＰチャンネル型の一対の選択ＭＯＳＦＥＴとによ
り構成し、ワード線の選択レベルを回路の接地電位のよ
うなロウレベルとすることで、相補ビット線を介して伝
達される書き込み信号のハイレベルを、選択ＭＯＳＦＥ
Ｔのしきい値電圧によって低下させることなく、ラッチ
の非反転又は反転入出力ノードに伝達し、これらのノー
ドのハイレベルを急速に所定レベルまで引き上げること
ができるという効果が得られる。

【００４４】（２）上記（１）項により、その所要ＭＯ
ＳＦＥＴ数を増やすことなく、つまりはその所要レイア
ウト面積の増大を抑え製造工程を簡素化しつつ、特にラ
イトリカバーリード動作において充分な書き込み及び読
み出し信号量を得うることができるという効果が得られ
る。 （３）上記（１）項及び（２）項により、コンピュータ
のキャッシュメモリ等を構成する高抵抗負荷型のスタテ
ィック型ＲＡＭ等の読み出し動作を高速化し、そのアク
セスタイムを高速化することができるという効果が得ら
れる。 （４）上記（１）項及び（２）項により、高抵抗負荷型
セルとしての動作マージンを高め、ソフトエラーを抑制
して、スタティック型ＲＡＭ等の信頼性を高めることが
できるという効果が得られる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、スタティック型ＲＡＭは、複数ビッ
トの記憶データを同時に入出力するいわゆる多ビット構
成を採ることができる。また、そのメモリアレイＭＡＲ
Ｙは複数のサブメモリアレイに分割できるし、そのブロ
ック構成や起動制御信号及びアドレス信号の組み合わせ
等は、この実施例による制約を受けない。

【００４６】図２において、メモリセルＭＣの駆動ＭＯ
ＳＦＥＴＮ１及びＮ２のドレイン側に設けられる高抵抗
負荷は、いわゆるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ：薄膜トランジスタ）によって構成でき
るし、その他の負荷手段を用いることもできる。また、
相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられる負荷
ＭＯＳＦＥＴＰ５及びＰ６には、比較的大きなコンダク
タンスを有しかつライトモードにおいて選択的にオフ状
態とされるもう一対のＰチャンネルＭＯＳＦＥＴをそれ
ぞれ並列形態に付加してもよい。ＹスイッチＹＳの相補
スイッチＭＯＳＦＥＴＰ３及びＮ３ならびにＰ４及びＮ
４は、Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴのみ
により構成することができる。さらに、メモリアレイＭ
ＡＲＹ及びＹスイッチＹＳの具体的構成や電源電圧の極
性及び絶対値ならびにＭＯＳＦＥＴの導電型等は、種々
の実施形態を採りうる。

【００４７】図３において、相補ビット線Ｂ０＊〜Ｂｎ
＊におけるプリチャージレベルや書き込み及び読み出し
信号レベルは、任意に設定することができる。また、内
部制御信号ＷＰは、ライトイネーブル信号ＷＥＢに同期
した形で形成できるし、起動制御信号及び内部制御信号
の名称及び論理レベル等は、この実施例による制約を受
けない。図４において、キャッシュメモリを含むコンピ
ュータのシステム構成は、種々の実施形態を採りうる。

【００４８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、基本構成を同
じくする他の各種のメモリ集積回路やこれらのメモリ集
積回路を含むゲートアレイ集積回路等の論理集積回路装
置にも適用できる。本発明は、少なくともそのメモリア
レイが高抵抗負荷型セルを基本に構成される半導体記憶
装置あるいはこのような半導体記憶装置を含む半導体装
置に広く適用できる。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コンピュータのキャッシュ
メモリ等に供される高抵抗負荷型のスタティック型ＲＡ
Ｍ等において、メモリアレイを構成するメモリセルのそ
れぞれを、Ｎチャンネル型の駆動ＭＯＳＦＥＴならびに
この駆動ＭＯＳＦＥＴのドレイン側に設けられた高抵抗
負荷からなる一対の抵抗負荷型インバータが交差結合さ
れてなるラッチと、このラッチの非反転及び反転入出力
ノードと対応する相補ビット線の非反転及び反転信号線
との間にそれぞれ設けられるＰチャンネル型の一対の選
択ＭＯＳＦＥＴとにより構成し、ワード線の選択レベル
を回路の接地電位のようなロウレベルとすることで、相
補ビット線を介して伝達される書き込み信号のハイレベ
ルを、選択ＭＯＳＦＥＴのしきい値電圧によって低下さ
せることなく、メモリセルを構成するラッチの非反転又
は反転入出力ノードに伝達し、これらのノードのハイレ
ベルを急速に所定レベルまで引き上げることができるた
め、その所要ＭＯＳＦＥＴ数を増やすことなく、つまり
はその所要レイアウト面積の増大を抑え製造工程を簡素
化しつつ、充分な書き込み及び読み出し信号量を得うる
スタティック型メモリセルを実現できる。この結果、コ
ンピュータのキャッシュメモリ等を構成する高抵抗負荷
型のスタティック型ＲＡＭの読み出し動作を高速化し、
そのアクセスタイムの高速化を推進できるとともに、高
抵抗負荷型セルとしての動作マージンを高め、ソフトエ
ラーを抑制して、スタティック型ＲＡＭの信頼性を高め
ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるメモリ
アレイ及びＹスイッチの一実施例を示す回路図である。

【図３】図１のスタティック型ＲＡＭのライトリカバー
リード動作の一実施例を示す信号波形図である。

【図４】図１のスタティック型ＲＡＭからなるキャッシ
ュメモリを含むコンピュータの一実施例を示すシステム
構成図である。

【図５】この発明に先立って本願発明者等が開発したス
タティック型ＲＡＭに含まれるメモリアレイ及びＹスイ
ッチの一例を示す回路図である。

【図６】図５のスタティック型ＲＡＭのライトリカバー
リード動作の一例を示す信号波形図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・・Ｙ
スイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・
Ｙアドレスバッファ、ＷＡ・・・ライトアンプ、ＳＡ・
・・センスアンプ、ＩＢ・・・データ入力バッファ 、
ＯＢ・・・データ出力バッファ、ＴＧ・・・タイミング
発生回路。 ＭＣ・・・メモリセル、Ｗ０〜Ｗｍ・・・ワード線、Ｂ
０＊〜Ｂｎ＊・・・相補ビット線、ＣＤ＊・・・相補共
通データ線、Ｐ１〜Ｐ６・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｎ１〜Ｎ６・・・ＮチャンネルＭＯＳＦＥＴ、Ｒ１
〜Ｒ２・・・抵抗、Ｖ１・・・インバータ。 ＣＰＵ・・・中央処理装置、ＣＢＵＳ・・・内部バス、
ＣＣＰＵ・・・補助処理装置、ＣＭ・・・キャッシュメ
モリ、ＢＣＵ・・・バス制御ユニット、ＩＯＢＵＳ・・
・入出力バス、ＲＯＭ・・・リードオンリーメモリ、Ｄ
ＰＹＡ・・・ディスプレイ装置アダプタ、ＤＰＹ・・・
ディスプレイ装置、ＫＢＤＣ・・・キーボード制御部、
ＫＢ・・・キーボード、ＦＤＤ・・・フロッピディスク
装置、ＨＤＤＢ・・・ハードディスク装置バッファ、Ｈ
ＤＤ・・・ハードディスク装置、ＳＰＩＦ・・・・シリ
アルポートインタフェース、ＰＰＩＦ・・・・パラレル
ポートインタフェース、ＭＣＵ・・・メモリ制御ユニッ
ト、ＭＢＵＳ・・・メモリバス、ＭＭＥＭ・・・主記憶
装置、ＡＭＥＭ・・・補助記憶装置、ＥＭＥＭ１〜ＥＭ
ＥＭ２・・・拡張記憶装置。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型の駆動ＭＯＳＦＥＴならびに
   上記駆動ＭＯＳＦＥＴのドレイン側に設けられる負荷手
   段からなる一対のインバータが交差結合されてなるラッ
   チと、上記ラッチの非反転及び反転入出力ノードと対応
   する相補ビット線の非反転及び反転信号線との間にそれ
   ぞれ設けられる第２導電型の一対の選択ＭＯＳＦＥＴと
   を含むスタティック型メモリセルが格子状に配置されて
   なるメモリアレイを具備することを特徴とする半導体記
   憶装置。
2. 【請求項２】 上記負荷手段は、所定の高抵抗値を有す
   る抵抗からなるものであることを特徴とする請求項１の
   半導体記憶装置。
3. 【請求項３】 上記負荷手段は、所定の高抵抗値を有す
   る薄膜トランジスタからなるものであることを特徴とす
   る請求項１の半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、キャッシュメモ
   リを構成するものであって、上記キャッシュメモリは、
   コンピュータを構成する中央処理装置と同一の半導体基
   板上に形成されるものであることを特徴とする請求項
   １，請求項２又は請求項３の半導体記憶装置。